JP4978184B2 - 半導体装置及び電子機器 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

近年、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体装置（半導体チップ）の寸法とほぼ等しくすることができるチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が知られている。

このように、電子機器の小型化が進む中で、半導体装置に高性能なコンデンサ及びインダクタを集積化することが求められている。半導体基板上に形成されるインダクタの多くはスパイラル形状をなしている。また、このインダクタの特性を現すパラメータとしては、Ｑ値（インダクタンスと抵抗値との比）がある。

インダクタのＱ値を向上させるため、従来から種々の構造上の工夫がなされている。例えば、特許文献１には、フェライト薄膜上に渦状の第１層配線を形成し、層間膜を介して形成された第２層配線を、その中央部に形成されたコンタクト部により接続し、インダクタを積層形成している構成が開示されている。また、特許文献２には、半導体基板に第一及び第二の配線金属層を、層間絶縁層を間に挟んで積層形成するとともに、基板上に溝を形成することで第二の配線金属層の線間容量を低減する構成が記載されている。
特開平５−８２７３６号公報 特開平８−２２２６９５号公報

しかしながら、上述したような従来技術には以下のような問題が存在する。
インダクタを積層形成することで、インダクタンス値を大幅に向上させることができるが、一方で、インダクタの積層枚数を増加させる毎に、層間膜を介してインダクタを製造する製造工程が追加されてしまう。そのため、製造プロセス及び製造コストが増加してしまうという問題がある。

本発明は、上記課題を解決するためになされたものであって、電気的特性に優れるとともに、製造プロセスの簡略化および製造コストの削減が可能な、半導体装置を提供することを目的とする。

上記目的を達成するため、本発明に係る半導体装置は、可撓性を有する基板上に、渦巻状の配線を有し相互に電気的接続された複数のインダクタ素子が形成され、前記各インダクタ素子は、前記基板を折り曲げることにより積層配置されるとともに、隣接配置される前記インダクタ素子の前記配線に同方向の電流が流れるように形成されていることを特徴とする。
また、可撓性を有する基板上に、渦巻状の配線を有し相互に電気的接続された複数のインダクタ素子が形成され、前記基板が折り曲げられて、前記各インダクタ素子が積層配置され、隣接配置された前記インダクタ素子の前記配線に同方向の電流が流れるようになっていることが望ましい。
この構成によれば、隣接配置されるインダクタ素子の配線に同方向の電流が流れるので、各配線から同方向の磁力線を生じさせて、磁束密度を増加させることが可能になる。これにより、インダクタ素子が単層で形成されているものに比べ、インダクタンス値およびＱ値を大幅に向上させることができる。しかも、基板を折り曲げることにより、複数のインダクタ素子による積層構造を得ることができるので、製造プロセスを簡略化し、製造コストを削減することができる。

また、前記基板の折り曲げ部分の両側には、前記折り曲げ部分より前記基板を折れ曲がりにくくした補強部が形成されていることが望ましい。
この構成によれば、所定の折り曲げ部分において基板を折り曲げることができるので、各インダクタ素子を位置精度よく積層させることが可能になり、インダクタンス値およびＱ値を大幅に向上させることができる。

一方、前記基板は、インターポーザとして機能することが望ましい。
この構成によれば、インダクタ素子が積層配置され、電気的特性に優れた小型のインターポーザを提供することができる。

一方、本発明に係る半導体装置の製造方法は、可撓性を有する基板上に、渦巻き状の配線を有し相互に電気的接続された複数のインダクタ素子を形成する工程と、前記基板を折り曲げることにより、隣接配置される前記各インダクタ素子の前記配線に同方向の電流が流れるように、前記各インダクタ素子を積層配置する工程とを有することを特徴とする。
この構成によれば、基板上に複数のインダクタ素子を形成し、その基板を折り曲げるという簡単な工法でインダクタ素子の積層構造を製造することができるため、製造プロセス及び製造コストを抑えた上で、半導体装置の電気的特性を向上させることができる。

以下、本発明の実施形態を、図１，２を参照して説明する。
図１（ａ）は、本実施形態における電子基板の構成を示す平面図であって、図１（ｂ）は、図１（ａ）におけるＡ−Ａ線の断面図である。また、図２は、本実施形態における電子基板の展開図であって、図２（ｂ）は、図２（ａ）におけるＢ−Ｂ線の断面図である。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。

（第一実施形態）
ここでは、本発明の電子基板（半導体装置）として、インダクタ内蔵型基板（基板）を、各種電子機器のマザーボードに実装する際の中継基板（インターポーザ）として利用する場合を例にして説明する。
図１に示すように、本実施形態の電子基板１は、インダクタ内蔵型基板１０と、ＩＣチップ１２（図１（ａ）では図示せず、図１（ｂ）参照）とを備えている。インダクタ内蔵型基板１０における第一面（表面）１０ａの第１領域にはＩＣチップ１２が実装され、第２領域にはインダクタ素子４０Ａが形成されている。またインダクタ内蔵型基板１０における第二面（裏面）１０ｂの第１領域にはインダクタ素子４０Ｃが形成され、第２領域にはインダクタ素子４０Ｂが形成されている。

インダクタ内蔵型基板１０は、平面視矩形状を呈し、可撓性を有するＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）基板等から構成され、折り曲げられた状態でＩＣチップ１２と接続されている。

折り曲げられたインダクタ内蔵型基板１０には、その一方の面の略中央に、能動面１２ａ側を対向させたＩＣチップ１２が実装されている。ＩＣチップ１２は、Ｗ−ＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）技術により形成されている。ＩＣチップ１２は、平面視矩形状を呈しており、その能動面１２ａ上にパッシベーション膜８が形成されている。

ＩＣチップ１２は、上述したように、その能動面１２ａをインダクタ内蔵型基板１０と対向させた状態で電極１３においてフリップチップ実装されている。つまり、能動面１２ａ及びインダクタ内蔵型基板１０間に介在するバンプ１５を介して、インダクタ内蔵型基板１０の主面を形成する第一面１０ａの第１領域へと実装されている。なお、ＩＣチップ１２と電極１３との間に、樹脂材料等からなる応力緩和層等を形成してもよい。

図２に示すように、ＩＣチップ１２のバンプ１５と対向するように、インダクタ内蔵型基板１０の第一面１０ａに複数の接続端子２３（図２（ｂ）参照）が形成されている。その接続端子２３から放射状に連結配線２１，２５が形成されている。連結配線２１の端部には接続端子２２が形成されており、それぞれの接続端子２２上にはバンプ７８を複数（ここでは、図２（ａ）中、左右方向にそれぞれ４つ）有している。このバンプ７８は、電子基板１の外部接続端子として機能することになる。

インダクタ内蔵型基板１０の第一面１０ａの第二領域には、インダクタ素子４０Ａが設けられている。なお、インダクタ素子４０Ａ及び後述するインダクタ素子４０Ｂ，４０Ｃは平面視において略矩形の渦巻状（スパイラル状）に形成されているが、略円形や略多角形の渦巻状に形成されていてもよい。また、図２（ｂ）に示すように、インダクタ素子４０Ｂ，４０Ｃは側面視において同一平面状にそれぞれ形成されている。すなわち、本実施形態のインダクタ素子４０Ａ，４０Ｂ，４０Ｃとしては、平面型インダクタ素子（スパイラルインダクタ素子）が採用されている。

インダクタ素子４０Ａは、その外側端部において連結配線２５を介してＩＣチップ１２に接続されている。インダクタ素子４０Ａの巻き線（配線）４１Ａは、銅箔等をパターニングして形成され、厚さが例えば３０μｍで形成されている。また、巻き線４１Ａとして必要な抵抗レンジや耐許容電流値等の特性に応じて、銅箔上に電解メッキ法等によりＣｕめっきを形成してもよい。

一方、インダクタ内蔵型基板１０の第二面１０ｂ（裏面）の第一領域には、インダクタ素子４０Ｃが設けられ、第二領域にはインダクタ素子４０Ｂが設けられている。各インダクタ素子４０Ｂ，４０Ｃの巻き線４１Ｂ，４１Ｃは、第一面１０ａに形成されたインダクタ素子４０Ａと同様の材料で構成されている。インダクタ素子４０Ｂ，４０Ｃは、その外側端部において連結配線２７を介して接続されており、平面視で互いに逆回りの電流が流れるようになっている。

インダクタ素子４０Ｃは、インダクタ内蔵型基板１０を挟んで、第一面１０ａの第一領域に形成されたＩＣチップ１２と平面視で重なるように配置されている。また、インダクタ素子４０Ｂは、インダクタ内蔵型基板１０を挟んで第二領域に形成されたインダクタ素子４０Ａと平面視で面対称になるように配置されている。なお、図２においては、各インダクタ素子４０Ａ，４０Ｂ，４０Ｃを平面視でわかり易くするため、位置をずらして記載している。

ここで、インダクタ内蔵型基板１０の第一面１０ａに形成されたインダクタ素子４０Ａの内側端部には、インダクタ内蔵型基板１０を貫通する貫通配線３１が形成されている。この貫通配線３１を介して、第一面１０ａに形成されたインダクタ素子４０Ａの内側端部と、第二面１０ｂに形成されたインダクタ素子４０Ｂの内側端部とが接続されている。これにより、インダクタ素子４０Ａ，４０Ｂには、平面視で互いに同回りの電流が流れるようになっている。

また、インダクタ内蔵型基板１０の第二面１０ｂに形成されたインダクタ素子４０Ｃの内側端部には、インダクタ内蔵型基板１０を貫通する貫通配線３３が形成されている。この貫通配線３３を介して、第二面１０ｂに形成されたインダクタ素子４０Ｃの内側端部と、ＩＣチップ１２とが接続されている。このように、各インダクタ素子４０Ａ，４０Ｂ，４０Ｃ及びＩＣチップ１２は、接続端子２３及び各配線２５，２７，３１，３３を介して相互に接続されることとなる。そして、電子基板１は、インダクタ内蔵型基板１０の接続端子２２及びバンプ７８を介して外部基板に接続されることになる。

各インダクタ素子４０Ａ，４０Ｂ，４０Ｃの表面には、インダクタ素子４０Ａ，４０Ｂ，４０Ｃを各々覆うように絶縁膜３９Ａ，３９Ｂ，３９Ｃが形成されている。この絶縁膜３９Ａ，３９Ｂ，３９Ｃは、絶縁性を有する樹脂シートや、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂をレジストコートすることにより形成されている。

ところで、インダクタ内蔵型基板１０の第一面１０ａ及び第二面１０ｂであって、インダクタ内蔵型基板１０の長辺の各中点を結ぶ位置（第１領域と第２領域の境）は、曲げ部５０（折り曲げ部分）が設定されている。この曲げ部５０は、インダクタ内蔵型基板１０を折り曲げるために、脆弱形成されていてもよい。インダクタ内蔵型基板１０の曲げ部５０の両側には、補強部材５１が設けられている。この補強部材５１は、インダクタ内蔵型基板１０を補強部材５１間に設定された曲げ部５０において折り曲げる際（図１（ｂ）参照）に、位置精度よく折り曲げるためのものである。

このようなインダクタ内蔵型基板１０を曲げ部５０において、第一面１０ａが外側になるように折り曲げることで、インダクタ内蔵型基板１０は、インダクタ素子４０Ａ，４０Ｂ，４０Ｃが積層配置される。さらに、平面視で互いに逆回りの電流が流れるように形成されたインダクタ素子４０Ｂとインダクタ素子４０Ｃとが対向することとなる。そのため、各インダクタ素子４０Ａ，４０Ｂ，４０Ｃの巻き線４１Ａ，４１Ｂ，４１Ｃには同回りの電流が流れる。したがって、インダクタ内蔵型基板１０を折り曲げることにより隣接配置された各インダクタ素子４０Ａ，４０Ｂ，４０Ｃの配線には同方向の電流が流れるようになっている。

（電子基板の製造方法）
次に、本実施形態における電子基板の製造方法について説明する。
図３は、図２（ｂ）に相当する正面断面図であって、電子基板の工程図である。

まず、インダクタ内蔵型基板１０に対してエッチング等により貫通配線３１，３３の貫通孔を形成する。次に、図３（ａ）に示すように、第二面１０ｂにインダクタ素子４０Ｂ，４０Ｃ及び連結配線２７、貫通配線３１，３３（図２（ａ）参照）を形成する。具体的には、第二面１０ｂの全面に銅箔を成膜し、パターニングすることで、インダクタ素子４０Ｂ，４０Ｃ及び連結配線２７、貫通配線３１，３３を同時に形成する。ここで、形成された銅箔上に電解めっき法などにより、めっきを形成してもよい。

続いて、インダクタ素子４０Ｂ，４０Ｃを覆うように絶縁膜３９Ｂ，３９Ｃを形成する。具体的には、樹脂性のシートをインダクタ素子４０Ｂ，４０Ｃ上に貼着する。また、前述した感光性樹脂を絶縁膜３９Ｂ，３９Ｃとして用いる場合には、感光性樹脂を第二面１０ｂの全面にコーティングしたのちにフォトリソグラフィ技術を用いてパターニングする。
そして、第二面１０ｂの曲げ部５０の両側に補強部材５１を配置する。

次に、図３（ｂ）に示すように、第一面１０ａにインダクタ素子４０Ａ及び連結配線２１，２５及び接続端子２２，２３を形成する。具体的には、前述した第二面１０ｂのインダクタ素子４０Ｂ，４０Ｃ及び連結配線２７の形成方法と同様の方法で形成する。続いて、絶縁膜３９Ｂ，３９Ｃと同様の方法でインダクタ素子４０Ａを覆うように絶縁膜３９Ａを形成する。そして、第一面１０ａの曲げ部５０の両側に補強部材５１を配置する。

そして、図３（ｃ）に示すように、インダクタ内蔵型基板１０を、曲げ部５０において折り曲げ、貼り合わせる。具体的には、第二面１０ｂのインダクタ素子４０Ｂ，４０Ｃの各々中央部または周辺部に図示しないアライメントマークを形成する。このアライメントマークに合わせて第二面１０ｂの第一領域と第二領域が重なるようにインダクタ内蔵型基板１０を折り曲げる。この時、第二面１０ｂの表面に樹脂等からなる図示しない接着剤を塗布し、この接着剤を介してインダクタ内蔵型基板１０を貼り合わせる。

次に、図３（ｄ）に示すように、インダクタ内蔵型基板１０とＩＣチップ１２とを接続する。具体的には、インダクタ内蔵型基板１０の第一面１０ａの接続端子２３とＩＣチップ１２の電極１３とを、電極１３上に形成されたバンプ１５を介して接合する。このインダクタ内蔵型基板１０とＩＣチップ１２との接合においては、バンプ１５が、リフロー等により溶解されて、インダクタ内蔵型基板１０の接続端子２３に連結されるようになっている。

次に、はんだ等により、第一面１０ａの接続端子２２上にバンプ７８を形成する。
以上により、インダクタ内蔵型基板１０にインダクタ素子４０Ａ，４０Ｂ，４０Ｃが積層された電子基板１を形成することができる。

したがって、上述の実施形態によれば、可撓性を有するインダクタ内蔵型基板１０上に各配線２１，２５，３１，３３により相互に接続された複数のインダクタ素子４０Ａ，４０Ｂ，４０Ｃが形成されている構成とした。そして、インダクタ内蔵型基板１０を折り曲げることにより、インダクタ素子４０Ａ，４０Ｂ，４０Ｃが積層配置されるとともに、隣接配置されるインダクタ素子４０Ａ，４０Ｂ，４０Ｃの巻き線４１Ａ，４１Ｂ，４１Ｃには、同回りの電流が流れることになる。
そのため、隣接配置された各インダクタ素子４０Ａ，４０Ｂ，４０Ｃの巻き線４１Ａ，４１Ｂ，４１Ｃに同方向の磁力線を生じさせることができるため、磁束密度を増加させることが可能になる。これにより、インダクタ素子が単層で形成されているものに比べ、インダクタンス値およびＱ値を大幅に向上させることができる。なお、このインダクタ内蔵型基板１０の特性は、例えば２のインダクタ素子の層数乗で向上する。

また、各インダクタ素子４０Ａ，４０Ｂ，４０Ｃ間には、透磁率が低いインダクタ内蔵型基板１０または絶縁膜３９Ａ，３９Ｂ，３９Ｃが介在しているため、巻き線４１Ａ，４１Ｂ，４１Ｃ間における磁力線の通過を抑制することが可能になる。これにより、隣接する配線から発生した逆方向の磁力線が短絡することを抑制でき、積層配置されたインダクタ素子の周囲に、より磁力線を集中させることが可能になることから、より高いインダクタンス値を得ることができる。
さらに、インダクタ内蔵型基板１０の曲げ部５０の両側には、補強部材５１が形成されているため、曲げ部５０においてインダクタ内蔵型基板１０を確実に折り曲げることができる。そのため、各インダクタ素子４０Ａ，４０Ｂ，４０Ｃを位置精度よく積層配置させることが可能になる。すなわち、各インダクタ素子４０Ａ，４０Ｂ，４０Ｃの巻き線４１Ａ，４１Ｂ，４１Ｃを正確に隣接配置して、同方向の磁力線を生じさせることができるため、磁束密度を増加させることが可能になる。したがって、インダクタンス値およびＱ値を大幅に向上させることができる。

さらに、本発明に係る電子基板１の製造方法によれば、第二面１０ｂ上にインダクタ素子４０Ｂ，４０Ｃ及び連結配線２７、貫通配線３１，３３を同時形成するとともに、第一面１０ａ上にインダクタ素子４０Ａ及び連結配線２１，２５、接続端子２２、２３を同時形成することができる。つまり、インダクタ内蔵型基板１０の同一面上のインダクタ素子及び各配線を同時形成し、そのインダクタ内蔵型基板１０を折り曲げるという簡単な工法でインダクタ素子の積層構造を製造することができる。したがって、インダクタ素子を積層する毎に層間膜を介してインダクタ素子を形成する場合と比べ、製造プロセスを簡略化し、製造コストを削減した上で、電気的特性に優れた電子基板１を製造することができる。

（第２実施形態）
次に、図４に基づいて本発明の第２実施形態について説明する。なお、本実施形態において、第１実施形態と同一構成には同一符号を付して説明を省略する。図４（ａ）は、第２実施形態に係る電子基板２の展開図であって、図４（ｂ）は、図４（ａ）におけるＣ−Ｃ線の断面図である。
本実施形態では、インダクタ内蔵型基板１００の第一面１００ａ及び第二面１００ｂに、合わせて５つのインダクタ素子が形成されている点で第１実施形態と相違している。

本実施形態におけるインダクタ内蔵型基板１００は、第一実施形態におけるインダクタ内蔵型基板１０よりも長辺が長く形成されたものであり、その第一面１００ａの第１領域にはＩＣチップ１２が実装され、第２領域にはインダクタ素子１４０Ａが形成され、第３領域にはインダクタ素子１４０Ｂが形成されている。またインダクタ内蔵型基板１００における第二面（裏面）１００ｂの第１領域にはインダクタ素子１４０Ｅが形成され、第２領域にはインダクタ素子１４０Ｄが形成され、第３領域にはインダクタ素子１４０Ｃが形成されている。また、インダクタ内蔵型基板１００を挟んで対向するインダクタ素子は、互いに面対称になるように形成されている。

第二面１００ｂであって、第１領域に形成されたインダクタ素子１４０Ｅの外側端部は、連結配線６１を介してインダクタ素子１４０Ｄの外側端部に接続されている。そして、第２領域に形成されたインダクタ素子１４０Ｄの内側端部は、インダクタ内蔵型基板１００を貫通する貫通配線７１を介して、第一面１００ａの第２領域に形成されたインダクタ素子１４０Ａの内側端部に接続されている。

インダクタ素子１４０Ａの外側端部は、連結配線６２を介して第３領域に形成されたインダクタ素子１４０Ｂの外側端部に接続されている。インダクタ素子１４０Ｂの内側端部は、インダクタ内蔵型基板１００を貫通する貫通配線７２を介して、第二面１００ｂの第３領域に形成されたインダクタ素子１４０Ｃに接続されている。

そして、インダクタ素子１４０Ｃの外側端部は、連結配線６３を介して、第１領域に形成されインダクタ内蔵型基板１００を貫通する貫通配線７３に接続されている。貫通配線７３は、第一面１００ａに形成された連結配線６４に接続され、この連結配線６４を介して、第一領域においてＩＣチップ１２の電極１３に接続されている。このように、インダクタ内蔵型基板１００に形成された各インダクタ素子１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄ，１４０Ｅは、インダクタ内蔵型基板１００の同一面で隣接するインダクタ素子には逆回りの電流が流れるとともに、インダクタ内蔵型基板１００を挟んで対向するインダクタ素子には同回りの電流が流れるように、相互に接続されることとなる。

各インダクタ素子１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄ，１４０Ｅの表面には、前述した第１実施形態と同様の構成材料からなる絶縁膜１３９Ａ，１３９Ｂ，１３９Ｃ，１３９Ｄ，１３９Ｅが形成されている。

インダクタ内蔵型基板１００の第一面１００ａ及び第二面１００ｂには、インダクタ素子１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄ，１４０Ｅを平面視重なるように折り曲げる、曲げ部１５０Ａ，１５０Ｂが設定されている。さらに、各曲げ部１５０Ａ，１５０Ｂの両側には補強部材１５１Ａ，１５１Ｂが形成されている。そして、曲げ部１５０Ａを第二面１００ｂが内側、つまり、第２領域のインダクタ素子１４０Ｄと第一領域のインダクタ素子１４０Ｅが隣接するように折り曲げる。次に、曲げ部１５０Ｂを第一面１００ａが内側、つまり、第２領域のインダクタ素子１４０Ａと第３領域のインダクタ素子１４０Ｂが隣接するように折り曲げる。この時、インダクタ内蔵型基板１００の貼り合わせは、図示しない接着剤を介して貼り合わされる。これにより、５つのインダクタ素子１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄ，１４０Ｅが積層配置された電子基板２を形成することができる。

したがって、本実施形態によれば、上述の第１実施形態と同様の効果を奏することに加えて、インダクタ内蔵型基板１００の両面１００ａ、１００ｂにインダクタ素子１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄ，１４０Ｅが形成され、インダクタ内蔵型基板１００を折り曲げることにより、インダクタ素子１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄ，１４０Ｅによって５層の積層構造を得ることができる。したがって、磁束密度をさらに増加させ、インダクタンス値およびＱ値をより向上させることができる。

（電子機器）
次に、上述した電子基板を備えた電子機器の例について説明する。
図５は、携帯電話の斜視図である。上述した電子基板は、携帯電話１３００の筐体内部に配置されている。この構成によれば、高いインダクタンス値を有し、またコスト増が抑制された電子基板を備えているので、低コストで高品質の携帯電話を提供することができる。

なお、上述した電子基板は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの場合でも、低コスト、高品質の電子機器を提供することができる。

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。

例えば、上記実施形態では、インダクタ内蔵型基板の両面にインダクタ素子を設ける構成としたが、これに限られるものではなく、いずれか一方の面のみに設ける構成であってもよい。さらに、本実施形態においては、インダクタ内蔵型基板の１つの領域毎に単層のインダクタ素子を形成し、折り曲げることでインダクタ素子が積層配置される構成としたが、１つの領域にインダクタ素子を積層形成してもよい。また、インダクタ素子の周囲を覆うように磁性体材料を形成し、閉磁路を形成する構成にしてもよい。

また、各インダクタ素子の連結配線は、インダクタ内蔵型基板を折り曲げた際に、隣接配置されたインダクタ素子の配線に同方向の電流が流れるように接続されていればよい。さらに、インダクタ素子はさらに多層に形成してもよい。

電子基板の説明図である。 第１実施形態に係るインダクタ内蔵型基板の説明図である。 第１実施形態に係る電子基板の製造方法の工程図である。 第２実施形態に係るインダクタ内蔵型基板の説明図である。 携帯電話の斜視図である。

符号の説明

１，２…電子基板 １０、１００…インダクタ内蔵型基板（基板） ４０Ａ，４０Ｂ，４０Ｃ，１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄ，１４０Ｅ…インダクタ素子 ４１Ａ，４１Ｂ，４１Ｃ…巻き線（配線） ５０，１５０Ａ，１５０Ｂ…曲げ部（折り曲げ部分） ５１，１５１Ａ，１５１Ｂ…補強部材（補強部）

Claims (5)

1. 可撓性を有する基板上に、渦巻状の配線を有し相互に電気的接続された複数のインダクタ素子が形成され、
   前記基板は、前記各インダクタ素子の間に曲げ部を含み、
   前記各インダクタ素子は、重なるように配置され、隣り合って配置される前記インダクタ素子の前記配線に同方向の電流が流れるように形成され、
   前記基板の曲げ部の両側には、前記曲げ部の補強部が形成されていることを特徴とする半導体装置。
2. 可撓性を有する基板と、
   前記基板上に形成された渦巻状の配線を含む第一及び第二のインダクタ素子とを有し、
   前記第一及び第二のインダクタ素子は、前記基板上で相互に電気的に接続されており、
   前記基板は、前記第一及び第二のインダクタ素子の間の位置に前記基板を曲がりにくくした補強部を二つ有し、
   前記基板は、前記補強部の間の位置にて曲げられており、
   前記第一のインダクタ素子の配線と前記第二のインダクタ素子の配線とが重なるように、前記第一及び第二のインダクタ素子が重なるように配置されていることを特徴とする半導体装置。
3. 前記第一及び第二のインダクタ素子の配線は、同じ方向に電流が流れるように配置されていることを特徴とする請求項２記載の半導体装置。
4. 前記基板は、インターポーザとして機能することを特徴とする請求項１ないし請求項３の何れか１項に記載の半導体装置。
5. 請求項１ないし４のいずれか一項に記載の半導体装置を備えたことを特徴とする電子機器。

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