JP4929905B2

JP4929905B2 - 半導体モジュール

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Publication number: JP4929905B2
Application number: JP2006206418A
Authority: JP
Inventors: 知永小林; 雄三滝田; 伸晃橋元
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-07-28
Filing date: 2006-07-28
Publication date: 2012-05-09
Anticipated expiration: 2026-07-28
Also published as: JP2008034632A

Description

本発明は、半導体モジュールに関するものである。

近年、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体基板（半導体チップ）の寸法とほぼ等しくすることができるチップサイズパッケージ（Chip Size Package）が知られている。

このように、電子機器の小型化が進む中で、半導体装置に高性能なコンデンサ及びインダクタを集積化することが求められている。半導体基板上に形成されるインダクタの多くはスパイラル形状をなしている。また、このインダクタの特性を現すパラメータとしては、Ｑ値（インダクタンスと抵抗値との比）がある。

半導体装置に複数回周回された、例えば、スパイラル状のインダクタを用いるとＱ値が低下してしまうため、従来から種々の構造上の工夫がなされている。例えば、特許文献１には、強磁性金属と絶縁性化合物とを交互に積層して磁性膜層を形成する技術が開示され、特許文献２には磁性膜の下に積層された無機絶縁膜の下面がコイルの上面のみで保持される技術が開示されている。また、特許文献３には、導電性金属膜が絶縁膜を挟んで積層され、積層された導電性金属膜の両端がそれぞれ互いに接続される技術が開示されている。さらに、特許文献４には、積層磁性膜層の構成が開示されている。
また、特許文献５には、層間絶縁膜を介して一対のコイル配線がプラグで電気的に接続されて形成され、コイル配線の中央部及び外周部に軟磁性体粒子を接着性材料で固化して形成された磁気コアが配置されるオンチップ・コイルの構成が開示されている。
特開２００３−２４９４０８号公報特開平７−２４９５２３号公報特許第３５８００５４号公報特許第３７３０３６６号公報特開２００１−２８４５３３号公報

しかしながら、上述したような従来技術には、以下のような問題が存在する。
インダクタをＩＣ表面上に形成する場合、材料や構造の制約から大容量のインダクタを形成することが困難であることが判明している。
そこで、インダクタを形成したインターポーザーをＩＣに接続することが考えられており、そのため、大容量のインダクタを低コストで形成する技術の開発が強く望まれていた。

本発明は、以上のような点を考慮してなされたもので、大容量のインダクタを低コストで形成できるインターポーザーとその製造方法及び半導体モジュール並びにその製造方法を提供することを目的とする。

上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の半導体モジュールは、基板の一方の面に渦巻き状に第１インダクタ素子が設けられ、前記基板の他方の面に渦巻き状に第２インダクタ素子が設けられ、前記第１インダクタ素子と前記第２インダクタ素子とが、中心側端部において電気的に接続されたインターポーザーと、前記基板の一方の面で接続端子により前記インターポーザーと接続された半導体素子とを備え、前記第１インダクタ素子の外側端部は、前記半導体素子に電気的に接続され、前記第２インダクタ素子の外側端部は、前記基板の他方の面に設けられた外部接続端子に電気的に接続され、前記基板の一方の面に前記接続端子の厚さよりも薄く成膜され前記第１インダクタ素子を封止する第１膜部と、前記基板の他方の面に前記外部接続端子の厚さよりも薄く成膜され前記第２インダクタ素子を封止する第２膜部と、前記第１膜部及び前記第２膜部を接続する接続部とを有し、前記第１膜部、前記第２膜部及び前記接続部は、粉末状の磁性体が分散された樹脂材で形成されることを特徴とするものである。
例えば、上述した特許文献５の技術では、磁力線に関して閉磁路が形成できていないが、本発明のインターポーザーでは、インダクタ素子から発生する磁力線の磁路が磁性体分散樹脂体内で閉じることになるため、磁束密度を大きくすることが可能になり、大容量のインダクタンス値（Ｌ値）を得ることができる。逆に、本発明では、少ない巻数でインダクタ素子を形成することが可能になるため、占有面積の削減できるという効果も奏する。
また、本発明では、粉末状の磁性体が分散された樹脂材を印刷法、スピンコート法、液滴吐出法等により塗布するという簡単な工法で磁性樹脂体を形成できるため、コストの増加を回避することができる。

前記インダクタ素子が、スパイラル状にパターニングされた配線を有し、前記接続部が、前記インダクタ素子の周囲と、前記インダクタ素子の中心部とに設けられる構成も好適に採用できる。
これにより、本発明では、インダクタ素子から発生する磁力線が閉ループを形成して集中させやすくなるため、磁束密度が向上し、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。

前記接続部としては、前記基板を貫通して設けられる構成を採用できる。
これにより、本発明では、基板の所望位置（所定位置）に貫通孔を形成し、この貫通孔に磁性体分散樹脂材を充填することにより、当該接続部を介して第１膜部及び第２膜部において磁力線を閉ループを形成することができる。また、基板に貫通孔を形成することにより、容易に接続部を設定することが可能になる。

前記インダクタ素子が、前記基板に貼設された金属箔配線で形成される場合、前記金属箔配線は１２μｍ以上の厚さを有することが好ましい。
これにより、本発明では、金属箔を安定して基板に貼り合わせることができ、高品質のインターポーザーを形成することができる。

また、本発明では、前記基板の他方の面に、前記第２膜部に封止された第２インダクタ素子が設けられる構成を好適に採用できる。
これにより、本発明では、インダクタ素子及び第２インダクタ素子の双方で磁力線を生じさせることができ、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。

そして、本発明の半導体モジュールは、先に記載のインターポーザーと、半導体素子とが接続されてなることを特徴とするものである。
従って、本発明の半導体モジュールでは、ＩＣチップ等の半導体素子に、コスト増を招くことなく、大容量のインダクタンス値が得られるインターポーザーが接続されているため、コストダウンに寄与できる高品質の半導体モジュールを得ることができる。

一方、本発明のインターポーザーの製造方法は、基板の一方の面にインダクタ素子が設けられるインターポーザーの製造方法であって、前記基板の一方の面に、前記インダクタ素子を封止する第１膜部を成膜する工程と、前記基板の他方の面に、第２膜部を成膜する工程と、前記第１膜部及び前記第２膜部を接続する接続部を形成する工程とを有し、前記第１膜部、前記第２膜部及び前記接続部を、粉末状の磁性体が分散された樹脂材で形成することを特徴とするものである。
従って、本発明のインターポーザーの製造方法では、インダクタ素子から発生する磁力線の磁路が磁性体分散樹脂体内で閉じることになるため、磁力線に関して閉磁路が形成できていない上述した特許文献５の技術と比較して、磁束密度を大きくすることが可能になり、大容量のインダクタンス値（Ｌ値）を得ることができる。逆に、本発明では、少ない巻数でインダクタ素子を形成することが可能になるため、占有面積の削減できるという効果も奏する。
また、本発明では、粉末状の磁性体が分散された樹脂材を印刷法、スピンコート法、液滴吐出法等により塗布するという簡単な工法で磁性樹脂体を形成できるため、コストの増加を回避することができる。

前記インダクタ素子が、スパイラル状にパターニングされた配線を有する場合、前記接続部を、前記インダクタ素子の周囲と、前記インダクタ素子の中心部とに設けることが好適である。
これにより、本発明では、インダクタ素子から発生する磁力線が閉ループを形成して集中させやすくなるため、磁束密度が向上し、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。

前記接続部としては、前記基板を貫通して設けられることが好ましい。
これにより、本発明では、基板の所望位置（所定位置）に貫通孔を形成し、この貫通孔に磁性体分散樹脂材を充填することにより、当該接続部を介して第１膜部及び第２膜部において磁力線を閉ループを形成することができる。また、基板に貫通孔を形成することにより、容易に接続部を設定することが可能になる。

また、本発明のインターポーザーの製造方法では、前記インダクタ素子は、前記基板に貼設された金属箔配線で形成される場合には前記金属箔配線を１２μｍ以上の厚さで形成することが好ましい。
これにより、本発明では、金属箔を安定して基板に貼り合わせることができ、高品質のインターポーザーを形成することができる。

また、本発明のインターポーザーの製造方法では、前記基板の他方の面に、前記第２膜部に封止される第２インダクタ素子を設ける工程を有する手順も好適に採用できる。
これにより、本発明では、インダクタ素子及び第２インダクタ素子の双方で磁力線を生じさせることができ、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。

そして、本発明の半導体モジュールの製造方法は、先に記載の製造方法でインターポーザーを製造する工程と、製造した前記インターポーザーと半導体素子とを接続する工程とを有することを特徴とするものである。
従って、本発明の半導体モジュールでは、ＩＣチップ等の半導体素子に、コスト増を招くことなく、大容量のインダクタンス値が得られるインターポーザーが接続されているため、コストダウンに寄与できる高品質の半導体モジュールを得ることができる。

以下、本発明のインターポーザーとその製造方法及び半導体モジュール並びにその製造方法の実施の形態を、図１ないし図４を参照して説明する。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
ここでは、例えば、インターポーザーがＩＣチップに接続された半導体モジュールについて説明する。

図１（ａ）は、本実施の形態における半導体モジュールの構成を示す平面図であって、図１（ｂ）は、半導体モジュールの概略構成を示す正面断面図である。
本実施形態の半導体モジュール（半導体装置）１は、図１に示すように、インターポーザー１０と、ＩＣチップ（半導体素子）１２（図１（ａ）では図示せず、図１（ｂ）参照）と、ＩＣチップ１２を埋め込むようにして、インターポーザー１０の主面１０ａ全体に形成されるモールド材１６とからなるシステムインパッケージ（ＳｉＰ）の構成をなすものである。

インターポーザー１０は平面視矩形状を呈し、その主面（一方の面）１０ａの略中央に、能動面側を対向させたＩＣチップ１２が実装されている。ＩＣチップ１２は、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術により形成され、インターポーザー１０の長辺より短い長辺を有する平面視矩形状を呈しており、その長辺をインターポーザー１０の長辺に沿わせた方向で搭載されている。ＩＣチップ１２は、上述したように、その能動面をインターポーザー１０の主面１０ａと対向させた状態でフリップチップ実装され、能動面１２ａ及び主面１０ａ間に介在する接続端子１５によって、インターポーザー１０上へと実装されている。

インターポーザー１０は、ここでは例えばガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような汎用樹脂を主体として構成された配線基板であって、各種電子機器のマザーボードに実装する際の中継基板として機能するものである。なお、インターポーザー１０としては、フレキシブル基板であってもよい。

また、インターポーザー１０の裏面（他方の面）１０ｂ側には、主面１０ａ側における所定のインターポーザー側接続パッド部に接続された電極部が形成されており、それぞれの電極部上にバンプボール等を接続することで構成される電極端子２６を複数（ここでは、図１中、左右方向の端縁近傍にそれぞれ４つ）有している。このインターポーザー１０の電極端子２６が、半導体モジュール１の外部接続端子として機能することになる。

また、インターポーザー１０の主面１０ａには、配線を平面視スパイラル状に形成することにより、インダクタ素子４０が設けられている。さらに、インターポーザー１０の裏面１０ｂには、インダクタ素子４０と平面視で同一形状にインダクタ素子８０が形成されている。インダクタ素子４０、８０は平面視において略矩形の渦巻状（スパイラル状）に形成されているが、略円形や略多角形の渦巻状に形成されていてもよい。また、図１（ｂ）に示すように、インダクタ素子４０、８０は側面視において同一平面状にそれぞれ形成されている。すなわち、本実施形態のインダクタ素子４０、８０としては、平面型インダクタ素子（スパイラルインダクタ素子）が採用されている。

これらインダクタ素子４０、８０は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の導電性材料の単体または複合材料により、単層もしくは複数層に形成されている。なお電解メッキ法によりインダクタ素子４０、８０を形成する場合には、インダクタ素子４０、８０は下地層の表面に形成されることが多いが、図１では下地層の記載を省略している。

インダクタ素子４０、８０の周囲には、インターポーザー１０の長辺及び短辺と平行に延び、インターポーザー１０を貫通する平面視矩形の貫通孔１７、１８がそれぞれ形成されている。また、インダクタ素子４０、８０の中心部には平面視円形状の貫通孔１９が形成されている。インダクタ素子４０の外側端部（配線の外側端部）は、図示しない電極を介して、例えばＩＣチップ１２と接続されている。また、インダクタ素子８０の外側端部（配線の外側端部）は上記の電極部を介して電極端子２６と接続されている。
また、インダクタ素子４０、８０の中心側の端部は、貫通孔１９の壁面に形成された配線（図示せず）により接続されている。

また、インターポーザー１０には、インダクタ素子４０及び貫通孔１７〜１９を覆う領域に磁性樹脂層（第１膜部）３０が主面１０ａに形成されている。この磁性樹脂層３０は、ポリイミド樹脂やエポキシ樹脂等の非磁性樹脂材にアモルファス磁石やフェライト等の粉末状の磁性体が、導電性を有さない程度の量で添加され分散されたものであり、透磁率としては１０Ｈ／ｍ以上であることが好ましい。この磁性樹脂層３０の厚さは、ＩＣチップ１２と接触しないように、接続端子１５の厚さ（例えば３０〜５０μｍ）よりも薄く（例えば２０〜３０μｍ）成膜される。

また、インターポーザー１０の裏面１０ｂには、インダクタ素子８０及び貫通孔１７〜１９を覆う領域に磁性樹脂層（第２膜部）６０が形成されている。この磁性樹脂層６０は、磁性樹脂層３０と同一の材料で形成されている。この磁性樹脂層６０の厚さは、電極端子２６を介して接続される外部基板と接触しないように、電極端子２６の厚さよりも薄く成膜される。
また、これら磁性樹脂層３０、６０は、当該磁性樹脂層３０、６０を形成する磁性樹脂材料を貫通孔１７〜１９に装填することで設けられた接続部２７〜２９によって、互いに接続されている。

モールド材１６としては、例えば所定の粒径のシリカを分散させた熱硬化型エポキシ系樹脂からなるものが使用される。このように、モールド材１６によって、ＩＣチップ１２、インターポーザー１０を封止することにより、これらＩＣチップ１２、インターポーザー１０に対する機械的又は化学的な保護を得ることができる。

次に、本実施形態の半導体モジュールの製造方法について、図２を参照して説明する。
まず、図２（ａ）に示すように、インターポーザー１０に対してエッチング等により貫通孔１７〜１９（図２（ａ）では貫通孔１７は図示せず、図１（ａ）参照）を形成するとともに、電解メッキ法等により、インダクタ素子４０、８０や上述した電極、電極部、貫通孔１９内の配線等を形成する。

続いて、図２（ｂ）に示すように、印刷法やスピンコート法、液滴吐出法、フォトリソグラフィ等を用いて磁性樹脂材料を貫通孔１７〜１９に装填する。この後、磁性樹脂材料を乾燥・焼成して硬化させることにより、接続部２７〜２９が形成される。

続いて、図２（ｃ）に示すように、インターポーザー１０の裏面１０ｂ上でインダクタ素子８０及び貫通孔１７〜１９を覆う領域に磁性樹脂層６０を形成する。この磁性樹脂層６０も、印刷法やスピンコート法、液滴吐出法、フォトリソグラフィ等を用いて形成することができる。

そして、磁性樹脂層６０を硬化させた後に、図２（ｄ）に示すように、インターポーザー１０の主面１０ａ上でインダクタ素子４０及び貫通孔１７〜１９を覆う領域に磁性樹脂層３０を形成する。この磁性樹脂層３０も、印刷法やスピンコート法、液滴吐出法、フォトリソグラフィ等を用いて形成することができる。
この後、インターポーザー１０の主面１０ａ上の電極部に、図２（ｅ）に示すように、電極端子２６をはんだ等により形成する。

この後、図１（ｂ）に示すように、Ｗ−ＣＳＰ技術を用いて形成されたＩＣチップ１２と、上記のインターポーザー１０とを接続端子１５において接続する。この接続端子１５としては、例えば異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）、異方性導電ペースト（ＡＣＰ：Anisotropic Conductive Paste）及び非導電性ペースト（ＮＣＰ：Non-Conductive Paste）、アンダーフィル材等を用いることができる。

次に、モールド金型を用いて、ＩＣチップ１２を埋め込むようにして、インターポーザーの主面１０ａ上をモールド材１６で封止する。モールド金型へモールド材１６を注入させる方法は、サイドゲートとよばれる通路から溶融しながら流し込むトランスファモールド方式が一般的であって、このような方式を用いてＩＣチップ１２をモールド材１６で封止してパッケージ化する。モールド材１６としては、所定の粒径のシリカを分散させた熱硬化型エポキシ系樹脂からなるものを使用する。
モールド材１６の形成方法としては、上記したモールド金型によるものではなく、スピンコートによる成膜やドライフィルム等を貼着することによっても可能である。
以上により、本実施形態に係る半導体モジュール１が完成する。

上記の構成の半導体モジュール１においては、インターポーザー１０の両面１０ａ、１０ｂに配置された磁性樹脂層３０、６０に磁性体が分散されて磁性層として機能するため、インダクタ素子４０、８０が通電されたときに発生する、図３に矢印で示す磁力線が磁性樹脂層３０、６０で閉磁路を形成することになる。特に、上記実施形態では、インダクタ素子４０、８０の外側及び中心部に磁性樹脂層３０、６０を接続する接続部１７〜１９が形成されることから、磁力線が集中する閉ループを形成しやすくなる。

従って、本実施形態では、インダクタ素子４０、８０が少ない巻き数であっても磁束密度を大きくすることが可能になり、高いインダクタンス値（Ｌ値）を有する大容量のインダクタ素子を容易、且つ小さい占有面積で得ることができる。加えて、本実施形態では、接続部１７〜１９を除いて、磁性樹脂層３０、６０間に透磁率が低いインターポーザー１０が介在しているため、磁力線が短絡することを抑制でき、より磁力線を集中させることが可能になることから、より高いインダクタンス値を得ることができる。

特に、本実施形態では、インターポーザー１０の両面１０ａ、１０ｂにインダクタ素子４０、８０を形成しているので、双方のインダクタ素子４０、８０で磁力線を生じさせることができ、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。加えて、本実施形態では、磁力線が磁性樹脂層３０、６０で閉じることから、電磁界がＩＣチップ１２におけるＩＣ回路（電子回路）に及ぼす悪影響を低減することができるとともに、外界への放射を抑制することが可能になり、高品質の半導体モジュール１を得ることが可能になる。

また、本実施形態では、磁性体が分散された樹脂材を塗布するという簡単な工法で磁性樹脂層３０、６０（及び接続部１７〜１９）を形成できるため、コストの増加を回避することができるとともに、厚さの大きい磁性層を容易、且つ短時間に形成することが可能になり、高いインダクタ特性が得られるとともに、生産性の向上に寄与できる。

（電子機器）
次に、上述した電子基板を備えた電子機器の例について説明する。
図４は、携帯電話の斜視図である。上述した電子基板は、携帯電話１３００の筐体内部に配置されている。この構成によれば、高いインダクタンス値を有し、またコスト増が抑制された電子基板を備えているので、低コストで高品質の携帯電話を提供することができる。

なお、上述した電子基板は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの場合でも、低コスト、高品質の電子機器を提供することができる。

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。

例えば、上記実施形態では、インダクタ素子４０、８０をめっきにより形成する構成としたが、これに限定されるものではなく、金属箔の配線を貼設する構成としてもよい。この場合、金属箔配線の厚さ、すなわちインダクタ素子４０、８０の配線厚さを１２μｍ以上とすることで安定した素子形成（配線形成）が可能となる。

また、上記実施形態では、インターポーザー１０の両面にインダクタ素子を設ける構成としたが、これに限られるものではなく、いずれか一方の面のみに設ける構成であってもよい。この場合、磁力線に閉ループを形成するために、インダクタ素子４０が設けられていない側の面にも磁性樹脂層を形成することが好ましい。

本実施の形態における半導体モジュールの構成を示す図である。半導体モジュールの製造方法の工程図である。磁力線が磁性樹脂層で閉じていることを説明するための図である。携帯電話の斜視図である。

符号の説明

１…半導体モジュール（半導体装置）、１０…インターポーザー、１０ａ…主面（一方の面）、１０ｂ…裏面（他方の面）、１２…ＩＣチップ（半導体素子）、３０…磁性樹脂層（第１膜部）、４０、８０…インダクタ素子、６０…磁性樹脂層（第２膜部）、１３００…携帯電話（電子機器）

Claims

基板の一方の面に渦巻き状に第１インダクタ素子が設けられ、前記基板の他方の面に渦巻き状に第２インダクタ素子が設けられ、前記第１インダクタ素子と前記第２インダクタ素子とが、中心側端部において電気的に接続されたインターポーザーと、
前記基板の一方の面で接続端子により前記インターポーザーと接続された半導体素子とを備え、
前記第１インダクタ素子の外側端部は、前記半導体素子に電気的に接続され、
前記第２インダクタ素子の外側端部は、前記基板の他方の面に設けられた外部接続端子に電気的に接続され、
前記基板の一方の面に前記接続端子の厚さよりも薄く成膜され前記第１インダクタ素子を封止する第１膜部と、
前記基板の他方の面に前記外部接続端子の厚さよりも薄く成膜され前記第２インダクタ素子を封止する第２膜部と、
前記第１膜部及び前記第２膜部を接続する接続部とを有し、
前記第１膜部、前記第２膜部及び前記接続部は、粉末状の磁性体が分散された樹脂材で形成されることを特徴とする半導体モジュール。
請求項１記載の半導体モジュールにおいて、
前記第１、第２インダクタ素子は、スパイラル状にパターニングされた配線を有し、
前記接続部は、前記第１、第２インダクタ素子の周囲と、前記第１、第２インダクタ素子の中心部とに設けられていることを特徴とする半導体モジュール。
請求項１または２記載の半導体モジュールにおいて、
前記接続部は、前記基板を貫通して設けられることを特徴とする半導体モジュール。
請求項１から３のいずれかに記載の半導体モジュールにおいて、
前記第１、第２インダクタ素子は、前記基板に貼設された金属箔配線で形成され、
前記金属箔配線は１２μｍ以上の厚さを有することを特徴とする半導体モジュール。
請求項１から４のいずれかに記載の半導体モジュールにおいて、
前記第１、第２インダクタ素子は、平面視において前記半導体素子よりも小さく形成されていることを特徴とする半導体モジュール。