KR102250825B1 - Ｃｏｆ 패키지 - Google Patents

Ｃｏｆ 패키지 Download PDF

Info

Publication number
KR102250825B1
KR102250825B1 KR1020190050563A KR20190050563A KR102250825B1 KR 102250825 B1 KR102250825 B1 KR 102250825B1 KR 1020190050563 A KR1020190050563 A KR 1020190050563A KR 20190050563 A KR20190050563 A KR 20190050563A KR 102250825 B1 KR102250825 B1 KR 102250825B1
Authority
KR
South Korea
Prior art keywords
electrode line
base film
disposed
layer
chip
Prior art date
Application number
KR1020190050563A
Other languages
English (en)
Other versions
KR20200126657A (ko
Inventor
박기범
Original Assignee
스테코 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스테코 주식회사 filed Critical 스테코 주식회사
Priority to KR1020190050563A priority Critical patent/KR102250825B1/ko
Publication of KR20200126657A publication Critical patent/KR20200126657A/ko
Application granted granted Critical
Publication of KR102250825B1 publication Critical patent/KR102250825B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 실시예는 ＣＯＦ 패키지에 관한 것이다. 일 측면에 따른 COF 패키지는, 베이스 필름; 상기 베이스 필름의 상면에 배치되는 전극라인; 상기 전극라인의 상면에 배치되는 보호막; 상기 전극라인과 전도성 범프의 개재에 결합되는 칩; 상기 칩과 베이스 필름 사이에 충진된 충진제; 상기 베이스 필름의 하면에 결합되는 금속층; 및 상기 금속층의 하면에 배치되는 플라스틱층을 포함한다.

Description

ＣＯＦ 패키지{COF PACKAGE}
본 실시예는 ＣＯＦ 패키지에 관한 것이다.
최근, 디스플레이와 같은 전자 제품은 경박화 및 단소화를 요구하는 추세에 있다.
그리고, 전자 제품들은 다양한 기능이 추가되고 있어 입출력 단자가 증가됨과 동시에 박형화가 더욱 요구되고 있다.
이러한 요구를 충족하기 위해, 집적회로(Intergrated Circuit, IC) 칩을 테이프 형태의 패키지로 형성한 테이프 캐리어 패키지(Tape Carrier Package, TCP) 기술이 개발되었다.
그리고, 테이프 자동 본딩(Tape Automated Bonding, TAB) 패키지와 칩 온 필름(Chip on Film, COF) 패키지가 있다.
TAB 패키지는 베이스 필름으로 이용되는 테이프 위에 접착제를 도포하고, 접착제에 의해 동박을 접착시킨다.
따라서, 접착된 동박은 설계된 패턴으로 배선되며, 테이프 위에 배선된 리드와 칩이 연결된다.
이러한 TAB 패키지는 디스플레이가 부착되는 노트북 컴퓨터, 핸드폰, 시계 및 계측기 등 여러 분야에서 많이 사용되고 있다.
또한, COF 패키지는 플렉서블(Flexible)한 고분자 필름을 이용하기 때문에, 굽힘성이 향상시킬 수 있다.
도 1a와 1b는 종래 기술에 따른 COF 패키지를 도시한 개략적인 단면도 및 저면도로서, COF 패키지(20)는 베이스 필름(10)과; 상기 베이스 필름(10) 상부에 형성되어 있고, 상기 베이스 필름(10) 양단에 배열되어 있는 복수개의 전극라인들(11,12)과; 상기 복수개의 전극라인들(11,12)의 양단을 노출시키며, 상기 베이스 필름(10) 상부에 형성되어 있는 보호막(13)과; 상기 보호막(13)에 노출된 복수개의 전극라인들(11,12)의 일단에 범프(16a,16b)로 본딩되어 있는 칩(15)과; 상기 칩(15)과 베이스 필름(10) 사이에 충진된 언더필 충진제(17)로 구성된다.
상술한 COF 패키지(20)는 도 1b에 도시된 바와 같이, 복수개의 전극라인들(11,12)의 타단이 COF 패키지(20)의 하부에 노출된다.
COF 패키지는 칩(15)의 동작으로 많은 열이 발생되고, 이 열은 칩(15)에서 베이스 필름(10) 방향으로도 전달되는데, 베이스 필름(10)에서 열 방출이 원활하지 않아, 패키지의 동작 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 개선하기 위하여 제안된 것으로서, 구조를 개선하여 방열 효율을 향상시킬 수 있는 ＣＯＦ를 제공하는 것에 있다.
본 실시예에 따른 COF 패키지는, 베이스 필름; 상기 베이스 필름의 상면에 배치되는 전극라인; 상기 전극라인의 상면에 배치되는 보호막; 상기 전극라인과 전도성 범프의 개재에 결합되는 칩; 상기 칩과 베이스 필름 사이에 충진된 충진제; 상기 베이스 필름의 하면에 결합되는 금속층; 및 상기 금속층의 하면에 배치되는 플라스틱층을 포함한다.
본 실시예에 따르면 일정 두께를 가지는 금속층을 통해 칩으로부터 발생된 열이 베이스 필름에 대한 수직 방향뿐 만 아니라 수평 방향으로도 방출될 수 있어, 방열 면적이 증가될 수 있는 장점이 있다.
또한, 열전도도가 높은 Carbon 코팅층을 통해 플라스틱층의 열전도도를 보완하게 되므로, 종래 대비 방열 효율이 향상되는 장점이 있다.
도 1a는 종래 기술에 따른 COF 패키지를 도시한 개략적인 단면도.
도 1b는 종래 기술에 따른 COF 패키지를 도시한 개략적인 저면도.
도 3은 본 발명의 실시예에 따른 COF 패키지의 단면도.
도 4는 본 발명의 실시예에 따른 COF 패키지의 방열 구조를 설명하기 위한 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 설명한다. 각 도면의 구성요소들에 참조부호를 기재함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표시한다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속될 수 있지만, 그 구성 요소와 그 다른 구성요소 사이에 또 다른 구성 요소가 '연결', '결합' 또는 '접속'될 수도 있다고 이해되어야 할 것이다.
도 3은 본 발명의 실시예에 따른 COF 패키지의 단면도 이다.
도 3을 참조하면, 본 발명의 실시예에 따른 COF 패키지(100)는, 베이스 필름(160)과; 상기 베이스 필름(160) 상부에 배치되는 전극라인(110)과; 상기 전극라인(110)의 상부에 배치되어 상기 전극라인(110)을 노출시키는 보호막(120)과; 상기 보호막(120)에 의해 노출된 전극라인(110)의 일단에 전도성 범프(143)로 본딩되어 있는 칩(150)과; 상기 칩(150)과 베이스 필름(100) 사이에 충진된 충진제(130)와; 상기 베이스 필름(160)의 하부에 점착층(170)을 통해 상기 베이스 필름(160)과 결합되는 금속층(180)과; 상기 금속층(180)의 하부에 배치되는 플라스틱층(Plastic Layer)(190)을 포함할 수 있다.
베이스 필름(160)은 판 형상으로 형성되며, 상면에 상기 전극라인(110)이 형성되고, 하면에 상기 점착층(170)을 통해 상기 금속층(180)이 결합될 수 있다. 상기 베이스 필름(160)은 열팽창 계수(CTE: coefficient of thermal expansion) 및 내구성이 우수한 재질인 폴리이미드(polyimide)를 포함하는 플렉시블(flexible) 필름일 수 있다. 그러나 베이스 필름(201)의 재질이 상기 폴리이미드에 한정되는 것은 아니다. 예컨대, 베이스 필름(201)은 에폭시계 수지나 아크릴(acrylic), 폴리에테르니트릴(polyether nitrile), 폴리에테르술폰(polyether sulfone), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리에틸렌 나프탈레이드(polyethylene naphthalate) 등의 합성수지로 형성될 수 있다.
상기 전극라인(110)은 상기 베이스 필름(160)의 상면에 형성될 수 있다. 상기 전극라인(110)은 복수로 구비될 수 있다. 상기 전극라인(110)은 제1전극라인(113)과, 제2전극라인(115)을 포함할 수 있다. 상기 베이스 필름(160)의 상부에는 상기 제1전극라인(113)의 일단과 상기 제2전극라인(115)의 일단에 의해 형성되는 이격부(112)가 구비될 수 있다. 다시 말하면, 상기 제1전극라인(113)의 일단과 상기 제2전극라인(115)의 일단은 상기 이격부(112)에 의해 상호 소정거리 이격될 수 있다. 상기 이격부(112)는 상기 칩(150)과 상, 하 방향으로 오버랩(overlab)되는 영역에 배치될 수 있다. 상기 전극라인(110)은 도전성을 갖는 금속 물질일 수 있다.
상기 보호막(120)은 상기 전극라인(110)의 상부에 배치될 수 있다. 상기 보호막(120)은 상기 전극라인(110)의 상면에 결합될 수 있다. 일 예로, 상기 보호막(120)은 솔더 레지스트(Solder Resist)와 같은 보호막일 수 있다. 이로 인해, 상기 전극라인(110)이 보호될 수 있다.
상기 보호막(120) 또한 상기 제1전극라인(113)의 상면에 배치되는 제1보호막(도면부호 미도시)과, 상기 제2전극라인(115)의 상면에 배치되는 제2보호막(도면부호 미도시)를 포함할 수 있다. 상기 제1보호막의 일단과 상기 제2보호막의 일단도 상호 이격되게 배치될 수 있다.
상기 전극라인(110)의 적어도 일부는 상기 보호막(120)의 상방으로 노출될 수 있다. 상기 제1전극라인(113)의 일단과 상기 제2전극라인(115)의 일단은 상방으로 노출될 수 있다. 상기 노출되는 상기 제1전극라인(113)의 일단과, 상기 제2전극라인(115)의 일단은 상기 보호막(120)이 배치되지 않는 영역일 수 있다.
상기 칩(150)은 전도성 범프(143)를 통해 상기 전극라인(110)에 결합될 수 있다. 상기 보호막(120)의 상방으로 노출되는 상기 제1전극라인(113)의 일단 상면과 상기 제2전극라인(115)의 일단 상면에는 상기 전도성 범프(143)가 결합될 수 있다. 상기 전도성 범프(143)는 상기 제1전극라인(113)의 상면에 결합되는 제1전도성 범프(141)와, 상기 제2전극라인(115)의 상면에 결합되는 제2전도성 범프(142)를 포함할 수 있다.
상기 칩(150)은 상기 제1전도성 범프(141)와 상기 제2전도성 범프(142)의 상면에 하면이 결합될 수 있다. 상기 칩(150)은 디스플레이의 구동을 위한 디스플레이 구동 칩(Display Driver IC: DDI)일 수 있다. 물론, 본 실시예의 칩(150)이 DDI에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 칩(150)은 메모리 칩, 또는 DDI를 제외한 비메모리 칩일 수 있다
상기 충진제(130)는 상기 칩(150)과 상기 베이스 필름(160) 사이에 충진될 수 있다. 상기 충진제(130)는 상기 제1보호막과 상기 제2보호막의 사이 영역, 상기 제1전극라인(113)과 상기 제2전극라인(115)의 사이 영역, 상기 베이스 필름(160)의 상면 및 상기 칩(150)의 하부로 구획되는 영역에 충진될 수 있다. 상기 충진제(130)는 언더필 충진제를 포함할 수 있다. 이로 인해, 상기 COF 패키지(100)를 형성하는 구성들 간에 물리적 화학적 손상이 방지될 수 있다.
한편, 상기 베이스 필름(160)의 하면에는 금속층(180)이 결합될 수 있다. 상기 금속층(180)은 접착층(170)을 통해 상기 베이스 필름(160)의 하면에 결합될 수 있다. 상기 접착층(170)은 접착 물질로 채워진 영역일 수 있다. 따라서, 상기 접착층(170)의 접착성에 의해, 상기 금속층(180)이 상기 베이스 필름(160)의 하면에 결합될 수 있다.
상기 금속층(180)은 상기 베이스 필름(160)의 단면적 보다 작게 형성될 수 있다. 상기 금속층(180)은 상기 칩(150)과 상, 하 방향으로 오버랩되는 영역에 배치될 수 있다. 상기 금속층(180)은 중심이 상기 이격부(112)와 상, 하 방향으로 오버랩되도록 배치될 수 있다.
상기 금속층(180)은 일정 두께를 가지는 플레이트 형상으로 형성될 수 있다. 상기 금속층(180)은 금속 재질일 수 있다. 상기 금속층(180)의 재질은 구리(Cu)일 수 있다.
상기 플라스틱층(190)은 상기 금속층(180)의 하면에 결합된다. 상기 플라스틱층(190)의 단면 형상은 상기 금속층(180)의 단면 형상에 대응될 수 있다. 상기 플라스틱(190)은 플레이트 형상으로 형성될 수 있다. 상기 플라스틱층(190)의 재질은 플라스틱 또는 수지를 포함할 수 있다. 상기 플라스틱층(190)은 경화성 수지막 내부에 열전도도가 우수한 금속 분말이 분산되어 형성될 수 있다. 그러나, 이를 한정하는 것은 아니며, 상기 플라스틱층(190)은 플라스틱 또는 수지의 단일 재질로 형성될 수 있다. 상기 플라스틱층(190)은 잉크젯 공정 또는 스크린 프린트 공정으로 인쇄되어 형성될 수 있다.
상기 플라스틱층(190)의 두께는 상기 금속층(160)의 두께보다 얇게 형성될 수 있다. 여기서, 상기 두께는 상면과 하면 사이의 직선거리로 정의될 수 있다.
상기 플라스틱층(190)의 외면에는 Carbon 코팅층(195)이 형성될 수 있다. 일 예로, 상기 플라스틱층(190)의 하면에 상기 Carbon 코팅층(195)이 배치될 수 있다. 상기 Carbon 코팅층(195)은 잉크젯 공정 또는 스크린 프린트 공정으로 인쇄되어 형성될 수 있다.
상기 Carbon 코팅층(195)은 상기 플라스틱층(190)의 외면에 Carbon이 코팅되어 형성되는 영역으로서 이해될 수 있다. Carbon의 경우 열전도도가 우수하므로, 상기 플라스틱층(190)의 외면에 형성되어 상기 COF 패키지(100)의 방열 효율을 향상시킬 수 있다.
상기 플라스틱층(190), 상기 금속층(180)은 중앙부가 상기 칩(150)과 상, 하 방향으로 오버랩(overlab)되게 배치된다.
도 4는 본 발명의 실시예에 따른 COF 패키지의 방열 구조를 설명하기 위한 도면이다.
종래기술에 따른 COF 패키지는, 베이스 필름에서 열 방출이 원활하지 않아 패키지의 동작 신뢰성을 저하시키는 문제점이 있었다. 또한, 베이스 필름의 하면에 별도의 방열필름을 부착하더라도, 칩으로부터 발생된 열이 단일 방향인 하방으로만 방출되어 방열 효율이 떨어지는 문제점이 있었다.
본 실시예에 따른 COF 패키지(100)는, 일정 두께를 가지는 상기 금속층(180)을 통해 상기 칩(100)으로부터 발생된 열이 베이스 필름(160)에 대한 수직 방향뿐 만 아니라 수평 방향으로도 방출될 수 있어, 방열 면적이 증가될 수 있는 장점이 있다.
또한, 열전도도가 높은 Carbon 코팅층(195)을 통해 플라스틱층(190)의 열전도도를 보완하게 되므로, 종래 대비 방열 효율이 향상되는 장점이 있다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 이상에서 기재된 '포함하다', '구성하다' 또는 '가지다' 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

  1. 베이스 필름;
    상기 베이스 필름의 상면에 배치되는 전극라인;
    상기 전극라인의 상면에 배치되는 보호막;
    상기 전극라인과 전도성 범프의 개재하에 결합되는 칩;
    상기 칩과 베이스 필름 사이에 충진된 충진제;
    상기 베이스 필름의 하면에 배치되는 접착층;
    상기 접착층의 하면에 결합되는 금속층;
    상기 금속층의 하면에 배치되는 플라스틱층; 및
    상기 플라스틱층의 하면에 코팅되는 Carbon 코팅층을 포함하고,
    상기 플라스틱층의 두께는 상기 금속층의 두께 보다 얇게 형성되고,
    상기 플라스틱층은, 경화성 수지막 내부에 금속 분말이 분산되어 형성되는 COF 패키지.
  2. 제 1 항에 있어서,
    상기 전극라인은, 상기 베이스 필름의 상부에 배치되는 제1전극라인과, 제2전극라인을 포함하고,
    상기 제1전극라인과 상기 제2전극라인 사이에는 이격부가 배치되며,
    상기 이격부는 상기 칩과 상하 방향으로 오버랩되게 배치되고,
    상기 금속층의 중심은 상기 이격부와 상하 방향으로 오버랩되게 배치되는 COF 패키지.
  3. 제 1 항에 있어서,
    상기 금속층의 재질은 구리(Cu)인 COF 패키지.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 플라스틱층과 상기 금속층은, 중앙부가 상기 칩과 상, 하 방향으로 오버랩(overlab)되게 배치되는 COF 패키지.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 칩은 디스플레이의 구동을 위한 디스플레이 구동 칩(Display Driver IC: DDI)인 COF 패키지.


KR1020190050563A 2019-04-30 2019-04-30 Ｃｏｆ 패키지 KR102250825B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190050563A KR102250825B1 (ko) 2019-04-30 2019-04-30 Ｃｏｆ 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190050563A KR102250825B1 (ko) 2019-04-30 2019-04-30 Ｃｏｆ 패키지

Publications (2)

Publication Number Publication Date
KR20200126657A KR20200126657A (ko) 2020-11-09
KR102250825B1 true KR102250825B1 (ko) 2021-05-12

Family

ID=73429566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190050563A KR102250825B1 (ko) 2019-04-30 2019-04-30 Ｃｏｆ 패키지

Country Status (1)

Country Link
KR (1) KR102250825B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100658442B1 (ko) * 2006-02-14 2006-12-19 삼성전자주식회사 열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치
KR100785950B1 (ko) * 2006-11-09 2007-12-14 스테코 주식회사 Ｃｏｆ 패키지 및 그의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101635835B1 (ko) * 2009-08-11 2016-07-05 한국세라믹기술원 그래핀 산화물의 코팅방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100658442B1 (ko) * 2006-02-14 2006-12-19 삼성전자주식회사 열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치
KR100785950B1 (ko) * 2006-11-09 2007-12-14 스테코 주식회사 Ｃｏｆ 패키지 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20200126657A (ko) 2020-11-09

Similar Documents

Publication Publication Date Title
JP5179014B2 (ja) デュアル金属層を有するテープ配線基板及びそれを用いたチップオンフィルムパッケージ
KR100475618B1 (ko) 반도체 장치
US7589421B2 (en) Heat-radiating semiconductor chip, tape wiring substrate and tape package using the same
TWI681519B (zh) 半導體裝置
CN101692443B (zh) 薄膜覆晶型半导体封装及显示装置
US20110204497A1 (en) Semiconductor integrated circuit and method for manufacturing the same
US20180049324A1 (en) Semiconductor packages and display devices including the same
US20100044880A1 (en) Semiconductor device and semiconductor module
KR100658442B1 (ko) 열분산형 테이프 패키지 및 그를 이용한 평판 표시 장치
TWI509756B (zh) 薄膜覆晶封裝結構
KR102250825B1 (ko) Ｃｏｆ 패키지
US20190287931A1 (en) Chip on film package
KR102514310B1 (ko) Ｃｏｆ 패키지
CN105321895A (zh) 薄膜倒装芯片封装结构及其可挠性线路载板
KR102508828B1 (ko) Ｃｏｆ 패키지
US11282818B2 (en) Semiconductor device
US7601561B2 (en) Heat-radiating tape carrier package and method for manufacturing the same
KR101040737B1 (ko) 연성 회로 기판, 패키지, 및 평판 표시 장치
KR102616317B1 (ko) Cof 패키지
JP3867796B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP5078631B2 (ja) 半導体装置
US11682633B2 (en) Semiconductor package
KR20240067492A (ko) Ｃｏｆ 패키지
US11830803B2 (en) Chip-on-film package having redistribution pattern between semiconductor chip and connection terminal
KR20240096063A (ko) Cof 패키지

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant