JP3265197B2 - 半導体装置 - Google Patents
半導体装置Info
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- bumps
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、実装後の信頼性確
保に寄与できる半導体装置に関する。
保に寄与できる半導体装置に関する。
【０００２】
【従来の技術】周知のように、最近では半導体装置を実
装したあらゆる機器の高機能化および多機能化が進んで
いる。これに伴って半導体チップの高集積化、大規模化
が一層進み、この半導体チップを搭載した半導体パッケ
ージと回路基板とを接続する電気的接続部の数が大幅に
増加する傾向にある。
装したあらゆる機器の高機能化および多機能化が進んで
いる。これに伴って半導体チップの高集積化、大規模化
が一層進み、この半導体チップを搭載した半導体パッケ
ージと回路基板とを接続する電気的接続部の数が大幅に
増加する傾向にある。
【０００３】ところで、半導体パッケージを回路基板に
実装する形態としては、ピン挿入実装形と表面実装形と
に大別される。表面実装形の半導体パッケージはリード
形状によって幾つかに分類される。最近では、半導体パ
ッケージを回路基板に対して電気接続用はんだバンプを
用いて直接実装するＢＧＡ（Ball Grid Array)型半導体
パッケージが広く用いられつつある。ＢＧＡ型半導体パ
ッケージは実装面積の低減に有効であり、半導体装置の
小形化に適している。
実装する形態としては、ピン挿入実装形と表面実装形と
に大別される。表面実装形の半導体パッケージはリード
形状によって幾つかに分類される。最近では、半導体パ
ッケージを回路基板に対して電気接続用はんだバンプを
用いて直接実装するＢＧＡ（Ball Grid Array)型半導体
パッケージが広く用いられつつある。ＢＧＡ型半導体パ
ッケージは実装面積の低減に有効であり、半導体装置の
小形化に適している。
【０００４】図５(a) には従来のＢＧＡ型の半導体パッ
ケージ１を回路基板２に実装した半導体装置３の模式的
な断面図が示されている。半導体パッケージ１は、内部
に半導体チップ４を搭載している。半導体パッケージ１
は偏平に形成されており、一方の表面に複数の外部電極
５を格子状に露出させている。これら外部電極５は、多
いものでは1000個程度の数となる。そして、これら外部
電極５と半導体チップ４とはパッケージ内において電気
的に接続されている。
ケージ１を回路基板２に実装した半導体装置３の模式的
な断面図が示されている。半導体パッケージ１は、内部
に半導体チップ４を搭載している。半導体パッケージ１
は偏平に形成されており、一方の表面に複数の外部電極
５を格子状に露出させている。これら外部電極５は、多
いものでは1000個程度の数となる。そして、これら外部
電極５と半導体チップ４とはパッケージ内において電気
的に接続されている。
【０００５】半導体パッケージ１は、一般的に、プラス
チック樹脂あるいはアルミナなどのセラミックを主材料
にして形成されている。勿論、単一材料で形成されてい
るとは限らず、異種材料の組合せで形成されている場合
も多い。たとえば、放熱特性改善などの目的で、金属材
料とプラスチック樹脂とを組合せて形成されることもあ
る。
チック樹脂あるいはアルミナなどのセラミックを主材料
にして形成されている。勿論、単一材料で形成されてい
るとは限らず、異種材料の組合せで形成されている場合
も多い。たとえば、放熱特性改善などの目的で、金属材
料とプラスチック樹脂とを組合せて形成されることもあ
る。
【０００６】このように構成された半導体パッケージ１
が、たとえばエポキシ系樹脂材料などによって形成され
た回路基板２の上に搭載され、各外部電極５の下に形成
された電気接続用のはんだバンプ６を用いて回路基板２
に接続されている。
が、たとえばエポキシ系樹脂材料などによって形成され
た回路基板２の上に搭載され、各外部電極５の下に形成
された電気接続用のはんだバンプ６を用いて回路基板２
に接続されている。
【０００７】各はんだバンプ６は、図５(b) に示すよう
に、外部電極５の表面に、たとえばはんだペーストを印
刷した後にリフローして形成されている。そして、半導
体パッケージ１を回路基板２に対して位置決め搭載した
後に、リフロー処理によって各はんだバンプ６を溶融さ
せて各外部電極５と回路基板２に対応して設けられた電
極とをはんだ付けしたものとなっている。
に、外部電極５の表面に、たとえばはんだペーストを印
刷した後にリフローして形成されている。そして、半導
体パッケージ１を回路基板２に対して位置決め搭載した
後に、リフロー処理によって各はんだバンプ６を溶融さ
せて各外部電極５と回路基板２に対応して設けられた電
極とをはんだ付けしたものとなっている。
【０００８】しかしながら、上記のようにＢＧＡ型の半
導体パッケージ１を回路基板２に実装した従来の半導体
装置３にあっては次のような問題があった。すなわち、
半導体装置３には、自身で発生した熱や環境温度の変動
に起因して、温度変動が繰り返し生じる。このとき、半
導体パッケージ１と回路基板２との間には、両者の線膨
張率差に起因した相対変位が生じる。その結果、接続部
であるはんだバンプ６に熱応力が繰り返し生じ、これら
はんだバンプ６が熱疲労破壊する虞があった。因みに、
たとえばエポキシ系樹脂の回路基板の線膨張率は13〜18
×10-6／℃程度であり、プラスチック樹脂系の半導体パ
ッケージの線膨張率はエポキシ系樹脂の回路基板の線膨
張率に比較的近い値をもつことが多いが、両者が完全に
一致することは極めて希である。また、セラミック系材
料の半導体パッケージの線膨張率は4 〜6 ×10-6／℃程
度であり、エポキシ系樹脂の回路基板の線膨張率との差
が著しく大きい。
導体パッケージ１を回路基板２に実装した従来の半導体
装置３にあっては次のような問題があった。すなわち、
半導体装置３には、自身で発生した熱や環境温度の変動
に起因して、温度変動が繰り返し生じる。このとき、半
導体パッケージ１と回路基板２との間には、両者の線膨
張率差に起因した相対変位が生じる。その結果、接続部
であるはんだバンプ６に熱応力が繰り返し生じ、これら
はんだバンプ６が熱疲労破壊する虞があった。因みに、
たとえばエポキシ系樹脂の回路基板の線膨張率は13〜18
×10-6／℃程度であり、プラスチック樹脂系の半導体パ
ッケージの線膨張率はエポキシ系樹脂の回路基板の線膨
張率に比較的近い値をもつことが多いが、両者が完全に
一致することは極めて希である。また、セラミック系材
料の半導体パッケージの線膨張率は4 〜6 ×10-6／℃程
度であり、エポキシ系樹脂の回路基板の線膨張率との差
が著しく大きい。
【０００９】
【発明が解決しようとする課題】上述の如く、半導体パ
ッケージを電気接続用のバンプを介して回路基板に直接
実装するようにした従来の半導体装置にあっては、温度
変動によって接続部であるバンプに熱応力が繰り返し生
じ、これらバンプが熱疲労破壊する虞があり、機械的お
よび電気的な接続の信頼性低下を招く問題があった。
ッケージを電気接続用のバンプを介して回路基板に直接
実装するようにした従来の半導体装置にあっては、温度
変動によって接続部であるバンプに熱応力が繰り返し生
じ、これらバンプが熱疲労破壊する虞があり、機械的お
よび電気的な接続の信頼性低下を招く問題があった。
【００１０】そこで本発明は、半導体パッケージと回路
基板との間の機械的および電気的な接続の信頼性低下が
重大な局面に至る前にこれを検知可能とし、もって保守
・交換時期の遅れによって生じる弊害発生の未然防止に
寄与でき、結果として実装後の信頼性確保に寄与できる
半導体装置を提供することを目的としている。
基板との間の機械的および電気的な接続の信頼性低下が
重大な局面に至る前にこれを検知可能とし、もって保守
・交換時期の遅れによって生じる弊害発生の未然防止に
寄与でき、結果として実装後の信頼性確保に寄与できる
半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を解決するため
に、本発明は、半導体チップを搭載した半導体パッケー
ジと、この半導体パッケージが電気接続用バンプを介し
て実装される回路基板とを備えた半導体装置において、
前記半導体パッケージの前記回路基板に対する電気的な
接続信頼性低下を検出するための検出手段を備えてい
る。
に、本発明は、半導体チップを搭載した半導体パッケー
ジと、この半導体パッケージが電気接続用バンプを介し
て実装される回路基板とを備えた半導体装置において、
前記半導体パッケージの前記回路基板に対する電気的な
接続信頼性低下を検出するための検出手段を備えてい
る。
【００１２】なお、前記検出手段は、電気接続用バンプ
とは別に、半導体パッケージ側と回路基板側とを電気的
に接続し、該接続経路の電気抵抗値の検出を可能に設け
られたセンサーバンプを含んでいることが好ましい。
とは別に、半導体パッケージ側と回路基板側とを電気的
に接続し、該接続経路の電気抵抗値の検出を可能に設け
られたセンサーバンプを含んでいることが好ましい。
【００１３】また、前記検出手段は、前記半導体チップ
に組込まれて前記接続経路の電気抵抗値を自動検出し、
該電気抵抗値が所定レベルを越えたときに出力する機能
回路をさらに備えていることが好ましい。
に組込まれて前記接続経路の電気抵抗値を自動検出し、
該電気抵抗値が所定レベルを越えたときに出力する機能
回路をさらに備えていることが好ましい。
【００１４】また、前記センサーバンプは、半導体パッ
ケージの回路基板に対向する面の周縁部に設けられてい
ることが好ましい。この場合、半導体パッケージの回路
基板に対向する面の周縁部に沿ってセンサーバンプを複
数設け、これらのうちの少なくとも２個を上記回路基板
に設けられた配線を介して電気的に直列に接続してもよ
い。
ケージの回路基板に対向する面の周縁部に設けられてい
ることが好ましい。この場合、半導体パッケージの回路
基板に対向する面の周縁部に沿ってセンサーバンプを複
数設け、これらのうちの少なくとも２個を上記回路基板
に設けられた配線を介して電気的に直列に接続してもよ
い。
【００１５】また、前記センサーバンプは、前記電気接
続用バンプと同一の材料および製法で設けられていても
よいし、共にはんだで形成されていてもよい。上記のよ
うに、半導体パッケージの回路基板に対する電気的な接
続信頼性低下を検出するための検出手段を備えている
と、信頼性低下が重大な局面に至る前にこれを検知する
ことが可能となり、保守・交換の適切な時期を知ること
ができる。
続用バンプと同一の材料および製法で設けられていても
よいし、共にはんだで形成されていてもよい。上記のよ
うに、半導体パッケージの回路基板に対する電気的な接
続信頼性低下を検出するための検出手段を備えている
と、信頼性低下が重大な局面に至る前にこれを検知する
ことが可能となり、保守・交換の適切な時期を知ること
ができる。
【００１６】特に、電気接続用バンプとは別に、半導体
パッケージ側と回路基板側とを電気的に接続し、該接続
経路の電気抵抗値の検出を可能にセンサーバンプを設け
ておくと、定期的あるいは不定期的に上記接続経路の電
気抵抗値をチェックすることによって信頼性低下の程度
を知ることができる。この場合、半導体パッケージと回
路基板との線膨張率の差に起因する熱応力を電気接続用
バンプとセンサーバンプとの両方で受けることになるの
で、センサーバンプがない場合に比べて電気接続用バン
プに生じる熱応力そのものを軽減でき、結果的に機械
的、電気的接続の信頼性低下に至るまでの時間を引き延
ばすことができる。
パッケージ側と回路基板側とを電気的に接続し、該接続
経路の電気抵抗値の検出を可能にセンサーバンプを設け
ておくと、定期的あるいは不定期的に上記接続経路の電
気抵抗値をチェックすることによって信頼性低下の程度
を知ることができる。この場合、半導体パッケージと回
路基板との線膨張率の差に起因する熱応力を電気接続用
バンプとセンサーバンプとの両方で受けることになるの
で、センサーバンプがない場合に比べて電気接続用バン
プに生じる熱応力そのものを軽減でき、結果的に機械
的、電気的接続の信頼性低下に至るまでの時間を引き延
ばすことができる。
【００１７】また、上述した接続経路の電気抵抗値を自
動検出し、該電気抵抗値が所定レベルを越えたときに出
力する機能回路を前記半導体チップに組込んでおくと、
完全な自己チェック機能を発揮させることができる。
動検出し、該電気抵抗値が所定レベルを越えたときに出
力する機能回路を前記半導体チップに組込んでおくと、
完全な自己チェック機能を発揮させることができる。
【００１８】また、半導体パッケージの回路基板に対向
する面の周縁部にセンサーバンプを設けておくと、この
位置では応力状態が最も厳しいので、検出感度を向上さ
せることができる。この場合、半導体パッケージの回路
基板に対向する面の周縁部に沿ってセンサーバンプを複
数設け、これらのうちの少なくとも２個を上記回路基板
に設けられた配線を介して電気的に直列に接続する構成
を採用すると、検出感度を一層向上させることができ
る。
する面の周縁部にセンサーバンプを設けておくと、この
位置では応力状態が最も厳しいので、検出感度を向上さ
せることができる。この場合、半導体パッケージの回路
基板に対向する面の周縁部に沿ってセンサーバンプを複
数設け、これらのうちの少なくとも２個を上記回路基板
に設けられた配線を介して電気的に直列に接続する構成
を採用すると、検出感度を一層向上させることができ
る。
【００１９】また、電気接続用バンプをはんだで形成す
るとともにセンサーバンプもはんだで形成すると、これ
らの形成に際してはんだペースト印刷法やはんだボール
とフラックスとを組合せた方法等が採用できるととも
に、一度の加熱処理工程でこれらのバンプの接続を実現
できるので、実装工程の容易化も図ることができる。
るとともにセンサーバンプもはんだで形成すると、これ
らの形成に際してはんだペースト印刷法やはんだボール
とフラックスとを組合せた方法等が採用できるととも
に、一度の加熱処理工程でこれらのバンプの接続を実現
できるので、実装工程の容易化も図ることができる。
【００２０】
【発明の実施の形態】以下、図面を参照しながら発明の
実施形態を説明する。図１(a) には本発明の一実施形態
に係る半導体装置１１の模式的断面図が示されており、
図１(b) には同半導体装置１１をＢ−Ｂ線に沿って切断
し矢印方向に見た図が示されている。
実施形態を説明する。図１(a) には本発明の一実施形態
に係る半導体装置１１の模式的断面図が示されており、
図１(b) には同半導体装置１１をＢ−Ｂ線に沿って切断
し矢印方向に見た図が示されている。
【００２１】半導体装置１１は、ＢＧＡ型の半導体パッ
ケージ１２を回路基板１３に実装した構成となってい
る。半導体パッケージ１２は、プラスチック樹脂等で偏
平（たとえば厚さ1mm 以下、縦横の幅20〜30mm）に形成
されており、内部に半導体チップ１４を搭載し、一方の
表面に複数の外部電極１５を格子状に露出させている。
これら外部電極１５と半導体チップ１４とはパッケージ
内において電気的に接続されている。また、半導体パッ
ケージ１２は、その四隅位置で、外部電極１５の露出し
ている側の表面に外部電極１５の径より大きい径の外部
電極１６ａ〜１６ｄを露出させている。これら外部電極
１６ａ〜１６ｄのうちの外部電極１６ａ，１６ｂは、パ
ッケージ内において半導体チップ１４の一部に組込まれ
た後述する抵抗値検出回路の入力端に電気的に接続され
ている。
ケージ１２を回路基板１３に実装した構成となってい
る。半導体パッケージ１２は、プラスチック樹脂等で偏
平（たとえば厚さ1mm 以下、縦横の幅20〜30mm）に形成
されており、内部に半導体チップ１４を搭載し、一方の
表面に複数の外部電極１５を格子状に露出させている。
これら外部電極１５と半導体チップ１４とはパッケージ
内において電気的に接続されている。また、半導体パッ
ケージ１２は、その四隅位置で、外部電極１５の露出し
ている側の表面に外部電極１５の径より大きい径の外部
電極１６ａ〜１６ｄを露出させている。これら外部電極
１６ａ〜１６ｄのうちの外部電極１６ａ，１６ｂは、パ
ッケージ内において半導体チップ１４の一部に組込まれ
た後述する抵抗値検出回路の入力端に電気的に接続され
ている。
【００２２】このように構成された半導体パッケージ１
２が、たとえばエポキシ系樹脂などによって形成された
回路基板１３の上に搭載され、各外部電極１５、１６ａ
〜１６ｄの下に形成された電気接続用のはんだバンプ１
７、１８ａ〜１８ｄを用いて回路基板１３上の対応する
電極に電気的に接続され、同時にこれらはんだバンプ１
７、１８ａ〜１８ｄによって機械的にも固定されてい
る。
２が、たとえばエポキシ系樹脂などによって形成された
回路基板１３の上に搭載され、各外部電極１５、１６ａ
〜１６ｄの下に形成された電気接続用のはんだバンプ１
７、１８ａ〜１８ｄを用いて回路基板１３上の対応する
電極に電気的に接続され、同時にこれらはんだバンプ１
７、１８ａ〜１８ｄによって機械的にも固定されてい
る。
【００２３】各はんだバンプ１７は、図１(b) に示すよ
うに、外部電極１５の表面に、たとえばはんだペースト
を印刷した後にリフローしてたとえば直径0.3mm 、厚さ
0.2mm 程度の大きさに形成されている。また、はんだバ
ンプ１８ａ〜１８ｄもはんだバンプ１７と同一かつ同時
工程で、この例の場合、はんだバンプ１７の直径の数倍
の直径に形成されている。そして、半導体パッケージ１
２を回路基板１３に対して位置決め搭載した後に、リフ
ロー処理によって各はんだバンプ１７、１８ａ〜１８ｄ
を溶融させ、これによって各外部電極１５、１６ａ〜１
６ｄとこれに対応させて回路基板１３に設けられた図示
しない電極とをはんだ付けしたものとなっている。
うに、外部電極１５の表面に、たとえばはんだペースト
を印刷した後にリフローしてたとえば直径0.3mm 、厚さ
0.2mm 程度の大きさに形成されている。また、はんだバ
ンプ１８ａ〜１８ｄもはんだバンプ１７と同一かつ同時
工程で、この例の場合、はんだバンプ１７の直径の数倍
の直径に形成されている。そして、半導体パッケージ１
２を回路基板１３に対して位置決め搭載した後に、リフ
ロー処理によって各はんだバンプ１７、１８ａ〜１８ｄ
を溶融させ、これによって各外部電極１５、１６ａ〜１
６ｄとこれに対応させて回路基板１３に設けられた図示
しない電極とをはんだ付けしたものとなっている。
【００２４】ここで、はんだダンプ１８ａと１８ｂと
は、回路基板１３に形成されている配線１９によって接
続されている。また、半導体チップ１４の一部に組込ま
れた抵抗値検出回路は、定常動作時において、外部電極
１６ａ〜はんだバンプ１８ａ〜配線１９〜はんだバンプ
１８ｂ〜外部電極１６ｂからなる直列回路の電気抵抗値
を常に監視し、電気抵抗値が所定レベルを越えたときに
出力を送出する。この出力は、はんだバンプ１７のうち
の特定のバンプを介して回路基板１３を装填している機
器の報知系にアラーム信号として与えられる。なお、上
記信号経路にはんだバンプ１８ｃ，１８ｄを使うように
構成することもできる。
は、回路基板１３に形成されている配線１９によって接
続されている。また、半導体チップ１４の一部に組込ま
れた抵抗値検出回路は、定常動作時において、外部電極
１６ａ〜はんだバンプ１８ａ〜配線１９〜はんだバンプ
１８ｂ〜外部電極１６ｂからなる直列回路の電気抵抗値
を常に監視し、電気抵抗値が所定レベルを越えたときに
出力を送出する。この出力は、はんだバンプ１７のうち
の特定のバンプを介して回路基板１３を装填している機
器の報知系にアラーム信号として与えられる。なお、上
記信号経路にはんだバンプ１８ｃ，１８ｄを使うように
構成することもできる。
【００２５】前述の如く、ＢＧＡ型の半導体パッケージ
１２を回路基板１３に実装した半導体装置１１では、半
導体パッケージ１２と回路基板１３との線膨張率の差に
起因した熱応力がはんだバンプに繰り返し生じ、これら
はんだバンプが熱疲労し、ついには破断（断線）するこ
とがある。
１２を回路基板１３に実装した半導体装置１１では、半
導体パッケージ１２と回路基板１３との線膨張率の差に
起因した熱応力がはんだバンプに繰り返し生じ、これら
はんだバンプが熱疲労し、ついには破断（断線）するこ
とがある。
【００２６】しかし、この例では、各はんだバンプ１７
が破断する前に、破断が近付いていることを確実に知る
ことができ、迅速な対応が可能である。すなわち、この
例では、半導体チップ１４の一部に組込まれた抵抗値検
出回路が外部電極１６ａ〜はんだバンプ１８ａ〜配線１
９〜はんだバンプ１８ｂ〜外部電極１６ｂからなる直列
回路の電気抵抗値を常に監視している。そして、電気抵
抗値が所定レベルを越えたとき、つまりはんだバンプ１
８ａ，１８ｂが破断もしくはそれに近い状態に至ったと
きに出力を送出し、この出力がはんだバンプ１７のうち
の特定のバンプを介して回路基板１３を装填している機
器の報知系にアラーム信号として与えられる。
が破断する前に、破断が近付いていることを確実に知る
ことができ、迅速な対応が可能である。すなわち、この
例では、半導体チップ１４の一部に組込まれた抵抗値検
出回路が外部電極１６ａ〜はんだバンプ１８ａ〜配線１
９〜はんだバンプ１８ｂ〜外部電極１６ｂからなる直列
回路の電気抵抗値を常に監視している。そして、電気抵
抗値が所定レベルを越えたとき、つまりはんだバンプ１
８ａ，１８ｂが破断もしくはそれに近い状態に至ったと
きに出力を送出し、この出力がはんだバンプ１７のうち
の特定のバンプを介して回路基板１３を装填している機
器の報知系にアラーム信号として与えられる。
【００２７】ここで、はんだバンプ１８ａ，１８ｂは、
各はんだバンプ１７が設けられている領域より外側、つ
まり半導体パッケージ１１の回路基板１３に対向する面
の周縁部に設けられている。この領域での熱応力は、各
はんだバンプ１７が設けられている領域よりはるかに大
きい。したがって、熱応力によってはんだバンプが破断
するときには、まずはんだバンプ１８ａ，１８ｂが破断
し、しばらく経過した時点ではんだバンプ１７が破断す
るという経過を辿る。すなわち、この例では、各はんだ
バンプ１７の破断が近付いているのを予知するためのセ
ンサとして、はんだバンプ１８ａ，１８ｂを用いている
のである。したがって、この例では、はんだバンプ１７
が破断する前に、アラーム信号によって各はんだバンプ
１７の破断が近付いていることを知ることができ、保守
・交換のタイミング遅れによって起こる弊害の発生を未
然に防止することができる。
各はんだバンプ１７が設けられている領域より外側、つ
まり半導体パッケージ１１の回路基板１３に対向する面
の周縁部に設けられている。この領域での熱応力は、各
はんだバンプ１７が設けられている領域よりはるかに大
きい。したがって、熱応力によってはんだバンプが破断
するときには、まずはんだバンプ１８ａ，１８ｂが破断
し、しばらく経過した時点ではんだバンプ１７が破断す
るという経過を辿る。すなわち、この例では、各はんだ
バンプ１７の破断が近付いているのを予知するためのセ
ンサとして、はんだバンプ１８ａ，１８ｂを用いている
のである。したがって、この例では、はんだバンプ１７
が破断する前に、アラーム信号によって各はんだバンプ
１７の破断が近付いていることを知ることができ、保守
・交換のタイミング遅れによって起こる弊害の発生を未
然に防止することができる。
【００２８】また、この例では、半導体パッケージ１２
を回路基板１３に電気的に接続するためのバンプとは別
に、はんだバンプ１８ａ〜１８ｄを設けているので、半
導体パッケージ１２と回路基板１３との線膨張率の差に
起因した熱応力を各はんだバンプ１７とはんだバンプ１
８ａ〜１８ｄとの両方で受止めることが可能となる。こ
のため、はんだバンプ１８ａ〜１８ｄが存在しない場合
に比較して、各はんだバンブ１７に生じる熱応力そのも
のを大幅に低減できる。
を回路基板１３に電気的に接続するためのバンプとは別
に、はんだバンプ１８ａ〜１８ｄを設けているので、半
導体パッケージ１２と回路基板１３との線膨張率の差に
起因した熱応力を各はんだバンプ１７とはんだバンプ１
８ａ〜１８ｄとの両方で受止めることが可能となる。こ
のため、はんだバンプ１８ａ〜１８ｄが存在しない場合
に比較して、各はんだバンブ１７に生じる熱応力そのも
のを大幅に低減できる。
【００２９】特に、この例では半導体パッケージ１２に
おいて反りの大きい四隅の位置にそれぞれはんだバンプ
１８ａ〜１８ｄを配置しているので、熱応力低減効果が
極めて顕著である。このため、はんだバンプ１８ａ〜１
８ｄを含めて各はんだバンプ１７が破断に近付くまでの
時間を大幅に延ばすことができ、機械的、電気的接続の
信頼性を大幅に向上させることができる。
おいて反りの大きい四隅の位置にそれぞれはんだバンプ
１８ａ〜１８ｄを配置しているので、熱応力低減効果が
極めて顕著である。このため、はんだバンプ１８ａ〜１
８ｄを含めて各はんだバンプ１７が破断に近付くまでの
時間を大幅に延ばすことができ、機械的、電気的接続の
信頼性を大幅に向上させることができる。
【００３０】図２にははんだバンプ１８ａ〜１８ｄを設
けた場合と、設けない場合との変位量の測定例が示され
ている。図中実線は四隅にはんだバンプ１８ａ〜１８ｄ
を設けた場合の相対変位量を示し、図中破線ははんだバ
ンプ１８ａ〜１８ｄを設けない場合の相対変位量を示し
ている。
けた場合と、設けない場合との変位量の測定例が示され
ている。図中実線は四隅にはんだバンプ１８ａ〜１８ｄ
を設けた場合の相対変位量を示し、図中破線ははんだバ
ンプ１８ａ〜１８ｄを設けない場合の相対変位量を示し
ている。
【００３１】このように、センサ用のはんだバンプ１８
ａ，１８ｂを設けることによって、各はんだバンプ１７
の破断が近付いているのを予知することができる。ま
た、センサ用を含めたはんだバンプ１８ａ〜１８ｄを設
けることによって、各はんだバンプ１７に生じる熱応力
そのものを低減でき、はんだバンプ１８ａ〜１８ｄを含
めて各はんだバンプ１７が熱疲労破壊に近付くまでの時
間を大幅に延ばすことができるので、機械的、電気的接
続の信頼性を確保することができる。
ａ，１８ｂを設けることによって、各はんだバンプ１７
の破断が近付いているのを予知することができる。ま
た、センサ用を含めたはんだバンプ１８ａ〜１８ｄを設
けることによって、各はんだバンプ１７に生じる熱応力
そのものを低減でき、はんだバンプ１８ａ〜１８ｄを含
めて各はんだバンプ１７が熱疲労破壊に近付くまでの時
間を大幅に延ばすことができるので、機械的、電気的接
続の信頼性を確保することができる。
【００３２】また、この例の場合には、各はんだバンプ
１７およびはんだバンプ１８ａ〜１８ｄをはんだで形成
しているので、これらの形成に際してはんだペースト印
刷法やはんだボールとフラックスとを組合せた方法など
を採用することができるとともに、一度の加熱（リフロ
ー）処理で電気的な接続を実現できる。したがって、実
装工程の容易化も図ることができる。
１７およびはんだバンプ１８ａ〜１８ｄをはんだで形成
しているので、これらの形成に際してはんだペースト印
刷法やはんだボールとフラックスとを組合せた方法など
を採用することができるとともに、一度の加熱（リフロ
ー）処理で電気的な接続を実現できる。したがって、実
装工程の容易化も図ることができる。
【００３３】図３には本発明の別の実施形態に係る半導
体装置１１ａの模式的断面図が示されている。なお、こ
の図では図１(a) と同一機能部分が同一符号で示してあ
る。したがって、重複する部分の詳しい説明は省略す
る。
体装置１１ａの模式的断面図が示されている。なお、こ
の図では図１(a) と同一機能部分が同一符号で示してあ
る。したがって、重複する部分の詳しい説明は省略す
る。
【００３４】この例に係る半導体装置１１ａが図１に示
した半導体装置１１と異なる点は、はんだバンプ１８ａ
〜１８ｄ（ただし、はんだバンプ１８ｃ，１８ｄは図示
せず）の設け方にある。すなわち、はんだバンプ１８ａ
〜１８ｄは、一部が半導体パッケージ１２を貫通するよ
うに半導体パッケージ１２の周縁部に沿って配置されて
いる。この例においても、はんだバンプ１８ａ，１８ｂ
が回路基板１３に設けられた配線１９によって直列に接
続されている。また、この例では、はんだバンプ１８
ａ，１８ｂのうちの半導体パッケージ１２より突出して
いる部分２０ａ，２０ｂにテスター等を適宜当てがって
はんだバンプ１８ａ〜配線１９〜はんだバンプ１８ｂか
らなる直列回路の電気抵抗値を測定可能とし、この電気
抵抗値の増加から各はんだバンプ１７の破断が近付いて
いることを知ることができるようにしている。
した半導体装置１１と異なる点は、はんだバンプ１８ａ
〜１８ｄ（ただし、はんだバンプ１８ｃ，１８ｄは図示
せず）の設け方にある。すなわち、はんだバンプ１８ａ
〜１８ｄは、一部が半導体パッケージ１２を貫通するよ
うに半導体パッケージ１２の周縁部に沿って配置されて
いる。この例においても、はんだバンプ１８ａ，１８ｂ
が回路基板１３に設けられた配線１９によって直列に接
続されている。また、この例では、はんだバンプ１８
ａ，１８ｂのうちの半導体パッケージ１２より突出して
いる部分２０ａ，２０ｂにテスター等を適宜当てがって
はんだバンプ１８ａ〜配線１９〜はんだバンプ１８ｂか
らなる直列回路の電気抵抗値を測定可能とし、この電気
抵抗値の増加から各はんだバンプ１７の破断が近付いて
いることを知ることができるようにしている。
【００３５】このような構成であると、図１に示される
例とは違って、各はんだバンプ１７の破断が近付いてい
るのを自動予知することはできないが、既存の半導体パ
ッケージに若干の加工を施すだけで予知への対応が可能
である。また、はんだバンプ１８ａ〜１８ｄを設けたこ
とによって、はんだバンプ１８ａ〜１８ｄを含めて各は
んだバンプ１７が熱疲労破壊に近付くまでの時間を大幅
に延ばすことがきるので、機械的、電気的接続の信頼性
を確保することができる。
例とは違って、各はんだバンプ１７の破断が近付いてい
るのを自動予知することはできないが、既存の半導体パ
ッケージに若干の加工を施すだけで予知への対応が可能
である。また、はんだバンプ１８ａ〜１８ｄを設けたこ
とによって、はんだバンプ１８ａ〜１８ｄを含めて各は
んだバンプ１７が熱疲労破壊に近付くまでの時間を大幅
に延ばすことがきるので、機械的、電気的接続の信頼性
を確保することができる。
【００３６】図４(a) には本発明のさらに別の実施形態
に係る半導体装置１１ｂの模式的断面図が示されてい
る。なお、この図では図３と同一機能部分が同一符号で
示してある。したがって、重複する部分の詳しい説明は
省略する。
に係る半導体装置１１ｂの模式的断面図が示されてい
る。なお、この図では図３と同一機能部分が同一符号で
示してある。したがって、重複する部分の詳しい説明は
省略する。
【００３７】この例に係る半導体装置１１ｂが図３に示
した半導体装置と異なる点は、半導体パッケージ１２ａ
が長方形である点およびはんだバンプ１８ａ〜１８ｄの
設け方にある。
した半導体装置と異なる点は、半導体パッケージ１２ａ
が長方形である点およびはんだバンプ１８ａ〜１８ｄの
設け方にある。
【００３８】すなわち、はんだバンプ１８〜１８ｄは、
図４(b) にも示すように、一部が半導体パッケージ１２
ａにおける短手辺の側面および図中下面に接触するよう
に、一短手辺当り２個の割合に設けられている。この例
においても、はんだバンプ１８ａ，１８ｂが回路基板１
３に設けられた配線１９によって直列に接続されてい
る。また、この例では、はんだバンプ１８ａ，１８ｂの
外面で半導体パッケージ１２の側方に位置している部分
２１ａ，２１ｂにテスター等を適宜当てがってはんだバ
ンプ１８ａ〜配線１９〜はんだバンプ１８ｂからなる直
列回路の電気抵抗値を測定可能とし、この電気抵抗値の
増加から各はんだバンプ１７の破断が近付いていること
を知ることができるようにしている。
図４(b) にも示すように、一部が半導体パッケージ１２
ａにおける短手辺の側面および図中下面に接触するよう
に、一短手辺当り２個の割合に設けられている。この例
においても、はんだバンプ１８ａ，１８ｂが回路基板１
３に設けられた配線１９によって直列に接続されてい
る。また、この例では、はんだバンプ１８ａ，１８ｂの
外面で半導体パッケージ１２の側方に位置している部分
２１ａ，２１ｂにテスター等を適宜当てがってはんだバ
ンプ１８ａ〜配線１９〜はんだバンプ１８ｂからなる直
列回路の電気抵抗値を測定可能とし、この電気抵抗値の
増加から各はんだバンプ１７の破断が近付いていること
を知ることができるようにしている。
【００３９】このような構成であると、図１に示される
例とは違って、各はんだバンプ１７の破断が近付いてい
ることを自動予知することはできないが、既存の半導体
パッケージに加工を施すことなく対応することができ
る。また、この例では、半導体パッケージ１２ａと回路
基板１３との線膨張率差に起因して半導体パッケージ１
２ａの周辺部に生じる相対変位の大きさが特に大きくな
る長手辺方向と直交する短手辺の側面に接触するように
はんだバンプ１８ａ〜１８ｄを設けているので、半導体
パッケージ１２ａの長手辺方向に生じる大きな熱応力の
うちの大部分をはんだバンプ１８ａ〜１８ｄで受止めさ
せることが可能となる。この結果、はんだバンプ１８ａ
〜１８ｄを含めて各はんだバンプ１７が熱疲労破壊に近
付くまでの時間を大幅に延ばすことができ、機械的、電
気的接続の信頼性を確保することができる。
例とは違って、各はんだバンプ１７の破断が近付いてい
ることを自動予知することはできないが、既存の半導体
パッケージに加工を施すことなく対応することができ
る。また、この例では、半導体パッケージ１２ａと回路
基板１３との線膨張率差に起因して半導体パッケージ１
２ａの周辺部に生じる相対変位の大きさが特に大きくな
る長手辺方向と直交する短手辺の側面に接触するように
はんだバンプ１８ａ〜１８ｄを設けているので、半導体
パッケージ１２ａの長手辺方向に生じる大きな熱応力の
うちの大部分をはんだバンプ１８ａ〜１８ｄで受止めさ
せることが可能となる。この結果、はんだバンプ１８ａ
〜１８ｄを含めて各はんだバンプ１７が熱疲労破壊に近
付くまでの時間を大幅に延ばすことができ、機械的、電
気的接続の信頼性を確保することができる。
【００４０】なお、上記した各例では電気接続用のバン
プをはんだで形成しているが、たとえば他のろう材や導
電性の樹脂等、はんだ以外の材料でバンプを形成しても
よい。また、上記した各例では、いわゆるセンサーバン
プを２個直列に接続し、この直列回路の電気抵抗値を測
定可能としているが、１個のセンサーバンプの接続経路
の電気抵抗値を測定するようにしてもよい。
プをはんだで形成しているが、たとえば他のろう材や導
電性の樹脂等、はんだ以外の材料でバンプを形成しても
よい。また、上記した各例では、いわゆるセンサーバン
プを２個直列に接続し、この直列回路の電気抵抗値を測
定可能としているが、１個のセンサーバンプの接続経路
の電気抵抗値を測定するようにしてもよい。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
温度変動に起因して電気的接続部であるバンプに生じる
熱応力でバンプが破断するのを予知する機能を備えると
ともに、熱応力そのものを低減でき、実装後の機械的お
よび電気的な接続の信頼性確保および向上を図ることが
できる。
温度変動に起因して電気的接続部であるバンプに生じる
熱応力でバンプが破断するのを予知する機能を備えると
ともに、熱応力そのものを低減でき、実装後の機械的お
よび電気的な接続の信頼性確保および向上を図ることが
できる。
【図１】(a) は本発明の一実施形態に係る半導体装置の
模式的断面図で、(b) は同半導体装置を(a) におけるＢ
−Ｂ線に沿って切断し矢印方向に見た概略図
模式的断面図で、(b) は同半導体装置を(a) におけるＢ
−Ｂ線に沿って切断し矢印方向に見た概略図
【図２】本発明の有利な点を従来例と比較して示す図
【図３】本発明の別の実施形態に係る半導体装置の模式
的断面図
的断面図
【図４】(a) は本発明のさらに別の実施形態に係る半導
体装置の模式的断面図で、(b)は同半導体装置を(a) に
おけるＣ−Ｃ線に沿って切断し矢印方向に見た概略図
体装置の模式的断面図で、(b)は同半導体装置を(a) に
おけるＣ−Ｃ線に沿って切断し矢印方向に見た概略図
【図５】(a) は従来の半導体装置の模式的断面図で、
(b) は同半導体装置を(a) におけるＡ−Ａ線に沿って切
断し矢印方向に見た概略図
(b) は同半導体装置を(a) におけるＡ−Ａ線に沿って切
断し矢印方向に見た概略図
１１，１１ａ，１１ｂ…半導体装置 １２，１２ａ…半導体パッケージ １３…回路基板 １４…半導体チップ １５，１６ａ〜１６ｄ…外部電極 １７…電気接続用のはんだバンプ １８ａ〜１８ｄ…センサー用を含むはんだバンプ １９…配線 ２０ａ，２０ｂ，２１ａ，２１ｂ…テスター等を当てが
う部分
う部分
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 13/08 H01L 21/66 H05K 1/11 H05K 3/34 512
Claims (4)
- 【請求項１】半導体チップを搭載した半導体パッケージ
と、この半導体パッケージが電気接続用バンプを介して
実装される回路基板と、前記半導体パッケージの前記回
路基板に対する電気的な接続信頼性低下を検出するため
の検出手段とを備えた半導体装置において、 前記検出手段は、前記電気接続用バンプとは別に、前記
半導体パッケージ側と前記回路基板側とを電気的に接続
するように複数個設けられ、且つ少なくとも２個が前記
回路基板に設けられた配線を介して電気的に直列接続さ
れたセンサーバンプと、前記半導体チップに組込まれ
て、前記配線により直列接続されたセンサーバンプを含
む接続経路の電気抵抗値を自動検出し、該電気抵抗値が
所定レベルを越えたときに出力を送出する機能回路とを
具備してなることを特徴とする半導体装置。 - 【請求項２】前記センサーバンプは、前記半導体パッケ
ージの前記回路基板に対向する面の周縁部に設けられて
いることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記センサーバンプは、前記電気接続用バ
ンプと同一の材料および製法で設けられていることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】前記センサーバンプおよび前記電気接続用
バンプは、共にはんだで形成されていることを特徴とす
る請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24208596A JP3265197B2 (ja) | 1996-09-12 | 1996-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24208596A JP3265197B2 (ja) | 1996-09-12 | 1996-09-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093297A JPH1093297A (ja) | 1998-04-10 |
| JP3265197B2 true JP3265197B2 (ja) | 2002-03-11 |
Family
ID=17084077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24208596A Expired - Fee Related JP3265197B2 (ja) | 1996-09-12 | 1996-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265197B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8054640B2 (en) | 2007-06-12 | 2011-11-08 | Kabushiki Kaisha Toshiba | Electronic apparatus having self-diagnosis capability |
| US9451709B2 (en) | 2008-09-17 | 2016-09-20 | Kabushiki Kaisha Toshiba | Damage index predicting system and method for predicting damage-related index |
| US9500693B2 (en) | 2011-11-16 | 2016-11-22 | Kabushiki Kaisha Toshiba | Electronic apparatus, measuring method, and monitoring apparatus |
| US10234413B2 (en) | 2015-03-27 | 2019-03-19 | Kabushiki Kaisha Toshiba | Electronic device, abnormality determination method, and computer program product |
| US11257725B2 (en) | 2019-12-06 | 2022-02-22 | Samsung Electronics Co., Ltd. | Semiconductor package including test bumps |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5034781B2 (ja) * | 2007-08-27 | 2012-09-26 | 富士通株式会社 | 半田バンプの高感度抵抗測定装置及び監視方法 |
| JP4956450B2 (ja) | 2008-01-16 | 2012-06-20 | 株式会社東芝 | 電子機器の回路基板支持構造 |
| JP4825235B2 (ja) * | 2008-04-25 | 2011-11-30 | 三菱電機株式会社 | 接続異常検知装置およびその装置を用いた車載用電子機器 |
| US20090310320A1 (en) * | 2008-06-16 | 2009-12-17 | Weston Roth | Low profile solder grid array technology for printed circuit board surface mount components |
| JP4621780B2 (ja) | 2009-02-27 | 2011-01-26 | 株式会社東芝 | プリント回路板、電子機器 |
| JP5152099B2 (ja) | 2009-05-18 | 2013-02-27 | 富士通株式会社 | 基板構造 |
| JP5615282B2 (ja) * | 2009-09-24 | 2014-10-29 | 株式会社東芝 | 電子機器および損傷検出方法 |
| JP4648505B1 (ja) | 2010-03-30 | 2011-03-09 | 株式会社東芝 | 電子装置および電子システム |
| JP5739705B2 (ja) * | 2011-03-28 | 2015-06-24 | 株式会社東芝 | 半導体モジュール、電子機器及び状態判定方法 |
-
1996
- 1996-09-12 JP JP24208596A patent/JP3265197B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8054640B2 (en) | 2007-06-12 | 2011-11-08 | Kabushiki Kaisha Toshiba | Electronic apparatus having self-diagnosis capability |
| US8582310B2 (en) | 2007-06-12 | 2013-11-12 | Kabushiki Kaisha Toshiba | Electronic apparatus having circuit board |
| US9451709B2 (en) | 2008-09-17 | 2016-09-20 | Kabushiki Kaisha Toshiba | Damage index predicting system and method for predicting damage-related index |
| US9500693B2 (en) | 2011-11-16 | 2016-11-22 | Kabushiki Kaisha Toshiba | Electronic apparatus, measuring method, and monitoring apparatus |
| US10234413B2 (en) | 2015-03-27 | 2019-03-19 | Kabushiki Kaisha Toshiba | Electronic device, abnormality determination method, and computer program product |
| US11257725B2 (en) | 2019-12-06 | 2022-02-22 | Samsung Electronics Co., Ltd. | Semiconductor package including test bumps |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1093297A (ja) | 1998-04-10 |
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