JP3990679B2

JP3990679B2 - 半導体実装用回路基板を備えた半導体装置

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Publication number: JP3990679B2
Application number: JP2004110855A
Authority: JP
Inventors: 昌浩東口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-11-08
Filing date: 2004-04-05
Publication date: 2007-10-17
Anticipated expiration: 2017-11-05
Also published as: JP2004214699A

Description

本発明は、ＢＧＡ（Ball Grid Array）、ＣＳＰ（Chip Scale Package）等のパッケージにおける基板、及びＭＣＭ（Multi Chip Modules）などの基板に好適に用いられ、半導体チップとプリント配線基板との間に介在される半導体実装用回路基板およびそれを備えた半導体装置に関する。

図８は、従来の半導体実装用回路基板、半導体チップ、およびプリント配線基板（以下、ＰＣＢと称する）の位置関係を概略的に示す斜視図である。ウェハをダイシング（切断）して半導体チップ１０１を生成すると、その半導体チップ１０１は半導体実装用回路基板１０２の半導体実装面１０６の所定位置に載置される。半導体チップ１０１の電極パッドには半田バンプがそれぞれ形成されており、そのバンプを前記半導体実装面１０６上に形成されるリード配線にボンディングすることで、半導体チップ１０１は前記リード配線に電気的に接続される。ボンディング後、半導体チップ１０１が載置された半導体実装面１０６を覆うように樹脂封止などによりパッケージ（図示しない）を行なう。

また前記半導体実装用回路基板１０２は、前記半導体実装面１０６とは反対側にＰＣＢ対向面１０５を備える。このＰＣＢ対向面１０５は、接続用パッドを備える。この接続用パッドは、スルーホールを介して前記リード配線に接続されている。そして、前記接続用パッドをＰＣＢ１０３上に形成された配線パターンにバンプ接続することで、ＰＣＢ１０３上の配線パターンと半導体チップ１０１とが電気的に接続される。

上述のＰＣＢ対向面１０５とＰＣＢ１０３との間において、従来から上述のように実装されたＰＣＢ１０３は、接続時のＰＣＢ１０３への加熱および冷却による温度変化によって固有の曲げやねじれを発生する。このＰＣＢ１０３固有の曲げ等によって、接続用パッドと配線パターンとの間の半田バンプに亀裂が生じ、断線するという問題が生じている。

前述の問題について、特開昭５８−５３８３７号公報に示される従来技術は、半田バンプを亀裂させる力が大きく作用する半導体実装用回路基板の４隅に電気的に通電がなされない補強用パッドを形成し、ＰＣＢ上のパッドとバンプ接続することで、断線を防止している。また特開昭６１−２２４４４４号公報に示される従来技術は、半導体実装用回路基板の接続用パッドから０．５ｍｍ程突出する電極リードを形成し、この電極リードをＰＣＢに設けた半田溜めの孔に挿入して半田で接続している。これによって、前記半田バンプを亀裂させるような力が生じても、電極リードが変形するので、前記力が緩和され、断線が防止されている。なお米国特許５３８１３０７に示される従来技術は、半導体実装用回路基板の接続パッドとＰＣＢ上の配線パターンとのずれを半田バンプの表面張力によって補正する目的で半導体実装用回路基板の４隅に他の接続用パッドよりも接触面積の大きい接続用パッドを設けているが、結果的に４隅の接続強度が増加して断線を防止している。

しかしながら、特開昭５８−５３８３７号公報および米国特許５３８１３０７に開示される従来技術は、半田バンプを亀裂させる力が大きく作用する半導体実装用回路基板の４隅の補強はしているけれども、電気的にバンプ接続されている接続パッドと配線パターンとの間は、前述の半田バンプを亀裂させる力に十分耐えうるものではない。また、特開昭６１−２２４４４４号公報に示される従来技術は、半導体実装用回路基板の電極パッドに電極リードを設ける必要があり、さらにＰＣＢには前記電極パッドに対応する半田溜めを作成する必要があるので、別の製造工程が必要であり、コストアップの原因になっている。

ところで、従来から半導体実装面１０６には、基板認識用パターンが形成されている。そして、半導体チップ１０１を載置するときに、その基板認識用パターンの位置を認識することで、半導体実装用回路基板１０２の向きを検出している。半導体実装用回路基板１０２の向きの検出に基づいて、半導体チップ１０１を規定の方向に合わせて所定位置に載置している。なお上述の従来技術が、特開平１−３０２８２４および特開昭６４−７３７３３に開示されている。

しかしながら、半導体実装面１０６にパッケージを設けると、前記基板認識用パターンは隠れてしまう。したがって、半導体実装用回路基板１０２をＰＣＢ１０３に載置するときおよび載置後の検査を行うときに、半導体実装用回路基板１０２の向きおよびＰＣＢ１０３上の半導体実装用回路基板１０２の載置状態などを把握することができない。

なお、高周波信号が供給される半導体チップも上述のように半導体実装用回路基板に載置されＰＣＢに接続される。前記高周波信号にはノイズが混入しやすく信号レベルが不安定になることが多い。これによって、ＰＣＢ上に前記半導体実装用回路基板にコンデンサを併設し、ノイズの混入した高周波の信号からノイズを除去している。したがって、高周波信号が入力される半導体チップを実装するときには、前記半導体実装用回路基板の外部にコンデンサを設ける必要があるので、回路規模が増大するという問題も生じている。

本発明の目的は、容易に半導体実装用回路基板自体の向きなどを認識することができる半導体実装用回路基板を提供することである。さらにまた、回路規模の縮小化を図ることができる半導体実装用回路基板およびそれを備えた半導体装置を提供することである。

本発明の半導体装置は、半導体実装用回路基板の一主面が半導体チップの載置された領域よりも大きく形成され、前記半導体実装用回路基板の一主面の前記半導体チップの載置された領域以外に複数のパッケージ禁止領域が設けられるとともに、前記パッケージ禁止領域の少なくとも１つの形状が他のパッケージ禁止領域の形状とは異なるように形成されており、前記半導体チップを被覆するパッケージが前記半導体実装用回路基板の一主面の前記パッケージ禁止領域以外の全ての領域に設けられたことを特徴とする。

上述の構成によれば、基板の一主面に半導体チップが載置した後、前記半導体チップを被覆するパッケージを前記基板の一主面の前記パッケージ禁止領域以外の全ての領域に行なう。これによって、半導体装置をパターン配線基板に載置するときの検査時に、前記パッケージ禁止領域の位置を認識することで、半導体装置の向きを検出することができる。また実装後のパターン配線基板の検査時にも、前記パッケージ禁止領域を認識することで、半導体装置の実装状態を検出している。そして、前記パッケージ禁止領域は複数個形成され、その中の１つのパッケージ禁止領域の形状を他のパッケージ禁止領域の形状と異なるように形成することで、容易に半導体装置の向き等を検出することができる。なお、前記基板認識用パターンを前記パッケージ禁止領域内に形成し、前記基板認識用パターンを認識するようにしてもよい。

上述したように、本発明は、前記パッケージ禁止領域は複数個形成され、その中の１つのパッケージ禁止領域の形状を他のパッケージ禁止領域の形状と異なるように形成することで、容易に半導体装置の向き等を検出することができる。

以下、図を用いつつ本発明に用いられる半導体実装用回路基板について説明する。

本発明の半導体実装用回路基板は、矩形の平らな基板で構成されており、主面である半導体実装面には半導体チップが載置される。また半導体実装用回路基板は、前記半導体実装面の反対側の裏面であるプリント配線基板対向面（以下、ＰＣＢ対向面と称する）が配線パターンが形成されたプリント配線基板（以下、ＰＣＢと略称する）に対向するように載置される。以下に、第１にＰＣＢ対向面について説明を行い、第２に半導体実装面について説明を行い、第３に半導体実装回路基板の基板内について説明を行う。

（ＰＣＢ対向面に関する説明）
図１は、半導体実装用回路基板２のＰＣＢ対向面５を示す平面図であり、図２は図１に示される半導体実装用回路基板２の側面図である。

半導体実装用回路基板２は、ＰＣＢ対向面５に、複数の電極パッド１２および４つの補強用パッド１３ａ〜１３ｄを備える。各電極パッド１２は、直径０．５ｍｍ、厚さ３０〜４０μｍの半田バンプで構成され、載置される半導体チップの電極数に対応して形成される。補強用パッド１３ａ〜１３ｄは、直径０．６〜１．０ｍｍであり、前記電極パッド１２の厚さよりは所定の厚さ（例えば、１０μｍ）だけ大きい厚さ４０〜５０μｍの半田バンプで構成される。

電極パッド１２および補強用パッド１３ａ〜１３ｄは、たとえば図１に示されるように縦６列、横６列に配列され、４隅の部分が補強用パッド１３ａ〜１３ｄに相当する。補強用パッド１３ａ，１３ｂは、図面上の右端の縦１列の両端に、その間に配列される４つの電極パッド１２の図面上の共通接線である点線１６に接するように配置される。補強用パッド１３ａ，１３ｄは、図面上の上端の横１列の両端に、その間に４つの電極パッド１２の図面上の下側の共通接線である点線１６に接するように配置される。このようにして、補強用パッド１３ａは、その中心が基板外側よりに設けられるように配置されている。なお他の補強用パッド１３ｂ〜１３ｄについても同様に配置されるので、説明を省略する。

次に上述の構成の半導体実装用回路基板２が、ＰＣＢに接続された状態について説明を行う。半導体実装用回路基板２は、ＰＣＢ対向面５が配線パターンおよびパッドが形成されるＰＣＢ上の所定位置に対向するように載置される。

図３は、半導体実装用回路基板２がＰＣＢ３上の所定位置に載置されたときの概略的な断面図を示す。半導体実装用回路基板２の補強用パッド１３ａはＰＣＢ３に構成されるパッド２４にバンプ接続される。各電極パッド１２はＰＣＢ３上に形成された配線パターン２５にバンプ接続される。なお他の補強用パッド１３ｂ〜１３ｄについても同様であり、以下説明を省略する。

補強用パッド１３ａ〜１３ｄの厚さは、各電極パッド１２の厚さよりも大きい。またＰＣＢ３上に形成されるパッド２４の厚さと配線パターン２５の厚さは、ほぼ同一である。したがって、補強用パッド１３ａとパッド２４とを接続すると、電極パッド１２と配線パターン２５との間にはある程度大きい隙間（例えば、１０μｍ）が形成される。

このある程度大きな隙間において、バンプ接続を行うと、中央部分３３が凹んだ鼓状の半田バンプ２７が形成される。この鼓状の半田バンプ２７は、電極パッド１２と配線パターン２５との間が狭小なときに形成される中央部分が凸状の半田バンプよりも、半田バンプ部にかかる歪等の力を軽減しやすい。即ち、電極パッド１２と配線パターン２５との間のバンプ接続の信頼性は、ある程度大きい隙間に形成された半田バンプ２７の方が狭小な隙間に形成された中央部分が凸状の半田バンプよりも大きい。上述の内容は、「ＣＯＢ，ＴＡＢ実装を中心とするベアチップ実装」Ｐ４３〜４４，Ｐ１４４〜１４６に記載されている。

上述のように、電極パッド１２と配線パターン２５との間にある程度の隙間を形成し、その隙間に鼓状の半田バンプ２７を形成することで、実装後の温度変化によるＰＣＢ３固有の曲げによって半田バンプに亀裂を生じさせる力が作用しても、電極パッド１２と配線パターン２５との間の断線を防止することができる。

また補強用パッド１３ａ〜１３ｄと４つパッド２４との接触面は、前記電極パッド１２と配線パターン２５との接触面よりも大きいので、半導体実装用回路基板２をＰＣＢ３に載置するときに、電極パッド１２と配線パターン２５との位置関係がずれても、補強用パッド１３ａ〜１３ｄと４つのパッド２４とは重なり合うこととなる。この補強用パッド１３ａ〜１３ｄと４つのパッド２４とを接続するときの半田バンプ２６の液体状になった半田の表面張力によって、半導体実装用回路基板２は正常な位置に設置されるように移動し、電極パッド１２と配線パターン２５とが重なり合うようになる。さらに、この移動が不十分であっても重なり合うようになった電極パッド１２と配線パターン２５とを接続する半田バンプ２７の液体状になった半田の表面張力によって、半導体実装用回路基板２は正常な位置に設置されるように移動する。これによって、半導体実装用回路基板２をＰＣＢ３に載置するときに多少のずれが生じても、半導体実装用回路基板２自体が自動的に移動して正確な位置に載置される。

また接触面の大きい補強用パッド１３ａ〜１３ｄを前記半田バンプに亀裂を生じさせる力の作用の受けやすい半導体実装用回路基板２の４隅に設けられるので、前記半田バンプに亀裂を生じさせる力を受けても半導体実装用回路基板２とＰＣＢ３との間の接続状態を保つことができ、より接続信頼性を向上することができる。なお、半導体実装用回路基板２とＰＣＢ３との間の接続強度が十分な強さになるのであれば、半導体実装用回基板２の対角の２隅以上に設ける構成にしてもよい。

（半導体実装面についての説明）
図４は、半導体実装用回路基板２の半導体チップが実装される半導体実装面６を示す平面図である。

半導体実装用回路基板２の半導体実装面６は、載置される半導体チップよりも大きい面積を有する。そして半導体実装面６は、４隅に配線パターンの形成されないパッケージ禁止領域５１ａ〜５１ｄを備え、中央部に半導体チップが実装されるチップ実装領域５０を備える。

前記パッケージ禁止領域５１ａ〜５１ｃは、例えば一辺が１．０ｍｍの正方形の領域である。パッケージ禁止領域５１ａには円形（直径０．２〜０．３ｍｍ）の基板認識用パターン４１が形成される。半導体実装面の対角に形成されるパッケージ禁止領域５１ｃには、前記基板認識用パターン４１よりも大きい円形（直径０．４〜０．５ｍｍ）の基板認識用パターン４２が形成される。またパッケージ禁止領域５１ｂには、例えば基板認識用パターン４２と同一の形状の基板認識用パターン４３が形成される。なお、基板認識用パターン４１〜４３は円形に限定されない。

パッケージ禁止領域５１ｄは、上述のパッケージ禁止領域５１ａ〜５１ｃの形状とは相違するような領域、例えば図４に示されるような５角形の領域に形成される。なお図４に示さないが、この領域に基板認識用パターンを形成してもよい。

図５（ａ）はチップ実装領域５０の４隅の縁に沿って形成された精度算出パターン５５を示し、図５（ｂ）は連続の十字状に形成された精度算出パターン５６を示し、図５（ｃ）は中央部分が取り除かれた十字状に形成された精度算出パターン５７を示す。半導体実装面６のチップ実装領域５０の４隅の外側には、図５（ａ）〜（ｃ）に示されるような精度算出パターン５５〜５７が形成され、このチップ実装領域５０に載置された半導体チップの位置精度の測定が行われる。

図６は、半導体チップの電極用パッドがバンプ接続される半導体実装面６の配線パターンを示す図である。半導体実装用回路基板２のチップ実装領域５０近傍には、前述の精度算出パターン５５〜５７以外にリード配線６１が半導体チップの電極用パッド数と同じ数だけ形成される。各リード配線６１は、幅０．１ｍｍ、長手方向０．５ｍｍの導体で構成されおり、各リード配線６１の長手方向一端部にはＰＣＢ対向面に形成される電極パッド１２に接続するためのスルーホール６２が形成されている。また前記各リード配線６１は、長手方向が半導体実装用回路基板２の外縁の辺と垂直、かつ長手方向他端部が、チップ実装領域５０に正確に半導体チップが配置されたときの半導体チップの電極用パッドに形成された半田バンプ（直径０．１ｍｍ）の位置を示す仮想電極位置５３よりも内側および外側に０．２〜０．３ｍｍ程長くなるように配置される。

次に上述の半導体実装面６に半導体チップを載置するときおよび半導体実装用回路基板２をＰＣＢに載置するときについて説明を行う。

半導体実装用回路基板２のチップ実装領域５０に半導体チップが載置される前に、半導体実装面６の基板認識用パターン４１および基板認識用パターン４２を認識することによって、半導体実装用回路基板２の位置角度を検出する。

半導体実装用回路基板２の位置角度が検出されると、その位置角度に基づいて規定の方向に合わせられた半導体チップがチップ実装領域５０に載置される。半導体チップがチップ実装領域５０に載置されると、載置された半導体チップの４隅と４つの精度算出パターンとの距離を測定することによって、半導体チップの位置精度が正確測定される。正確な位置に載置されていない場合はこの測定された位置精度に基づいて、半導体チップの載置位置が調整される。そして、半導体チップの電極用パッドに形成された半田バンプは前記リード配線６１に接続される。

なお、調整が行われてもまだ誤差などによって、半導体チップの載置位置がずれることによって電極用パッドに形成された半田バンプが前記仮想電極用パッド位置５３からずれたとしても、リード配線６１の長手方向は仮想電極用パッド位置５３よりもチップは実装領域５０の内側または外側に０．２〜０．３ｍｍ程長くなるように配置されているので、前記半田バンプを所望のリード配線６１に接続することができる。半導体チップの電極用パッドがリード配線６１にバンプ接続されると、半導体実装面６のパッケージ禁止領域５１ａ〜５１ｄ以外の領域に樹脂封止などによりパッケージがなされる。

パッケージが成された半導体実装用回路基板２をＰＣＢ上に載置するときに、他のパッケージ禁止領域５１ａ〜５１ｃとは形状の異なるパッケージ禁止領域５１ｄの位置を確認することで、半導体実装用回路基板２の向きを検出する。そして、規定方向に合わせて半導体実装用回路基板２をＰＣＢ上に載置する。

したがって、半導体実装用回路基板２をＰＣＢ上の規定方向に正確に設置することができる。また載置後の検査時における半導体実装用回路基板２の載置状態も、前記パッケージ禁止領域５１ｄの位置を認識することで容易に検出することができる。なお、パッケージがなされていないパッケージ禁止領域５１ａの基板認識用パターン４１とパッケージ禁止領域５１ｃの基板認識用パターン４２とを認識しても、半導体実装用回路基板２の向き等を検出することができる。

また、パッケージ禁止領域５１ａ〜５１ｃとパッケージ禁止領域５１ｄとは、基板認識用パターンだけで半導体実装用回路基板２の位置角度が検出できる場合は、同一形状でもよい。さらに、半導体実装用回路基板２の位置方向が検出できる位置に前記パッケージ禁止領域を形成する場合、前記パッケージ禁止領域を形成する数は限定されない。即ち、４隅の中の１つに形成するだけでもよい。

（ノイズを除去するための半導体実装用回路基板の構成の説明）
図７（ａ）（ｂ）は、半導体実装用回路基板２をＰＣＢ対向面５から半導体実装面６までの厚み方向の構成を概略的に示す断面図である。半導体実装用回路基板２は、一主面が半導体実装面６となる絶縁層８１および一主面がＰＣＢ対向面５となる絶縁層８５と、その間に形成される第１導体層８２、誘電体層８３および第２導体層８４とで構成される。

第１導体層８２は、例えば０．１ｍｍのアルミナ基板などから成る絶縁層８１の他面に形成される電源電圧（Ｖｄｄ）が印加される配線パターンである。即ち、前記配線パターンは電源電圧（Ｖｄｄ）が印加されるリード配線６１および電極パッド１２の少なくともいずれか一方にスルーホールを介して或いは前記配線パターンを延在させることにより接続されている。また第２導体層８４は、上述の絶縁層８１と同一の絶縁層８５の他面に形成される接地（ＧＮＤ）用の配線パターンである。即ち、前記配線パターンは、接地（ＧＮＤ）用のリード配線６１および電極パッド１２の少なくともいずれか一方にスルーホールを介して或いは前記配線パターンを延在させることにより接続されている。第１導体層８２と第２導体層８４とを対向させて、チタン酸バリウム等から成る誘電層８３を挟み接合することによって、図７（ａ）に示すような半導体実装用回路基板２が形成される。

これによって、半導体実装用回路基板２は、第１導体層８２、第２導体層８４および誘電体層８３から構成されるコンデンサを備えることとなる。このコンデンサの容量は、第１導体層８２および第２導体層８４を構成する配線パターンの形状および厚さと、前記誘電体層８３の材料および厚さとを選択することで決定される。

パッケージされた半導体実装用回路基板２がＰＣＢに載置されて実際に電子部品として使用される場合に、回路構成によって高周波の信号が入力される場合がある。この高周波の信号はノイズが混入しやすく電圧レベルが不安定であるが、前記コンデンサで前記高周波の信号に混入されたノイズを除去することで、安定な電圧レベルの高周波の信号を半導体チップに供給することができる。したがって、従来技術のようにノイズを除去するために半導体実装用回路基板の外部にコンデンサを併設する必要がないので、全体の回路規模を縮小することができる。またコンデンサは半導体実装用回路基板２内部の信号線を用いるので、容易に形成することができる。

なお、上述のように第１導体層８２および第２導体層８４が互いに対向し、その間に誘電体層８３が介在する構成であれば、これらが基板内部のどの位置に構成されてもよい。また、第１導体層８２を前記配線パターンを用いずに基板内部に別途構成し、前記第２導体層８４も前記配線パターンを用いずに基板内部に別途構成してもよい。

図７（ｂ）は、このような構成の一例を示している。この図では、前記絶縁層８１の下層には電源側の配線パターン８７（部分的にＧＮＤ側の配線パターンが混在することもある）が存在し、更にその下層側には絶縁膜８６を介して第１導体層８２（配線パターンではなく、例えば、べた塗りの金属膜から成る）が存在している。第１導体層８２は例えば絶縁膜８６に形成されたコンタクトホール（図示せず）を介して前記配線パターン８７（ＧＮＤ側の部分が混在する場合には電源側部分）に接続されている。

一方、前記絶縁層８５の上層にはＧＮＤ側の配線パターン８８（部分的に電源側の配線パターンが混在することもある）が存在し、更にその上層側には絶縁膜８６を介して第２導体層８４（配線パターンではなく、例えば、べた塗りの金属膜から成る）が存在する。第２の導体層８４は例えば絶縁膜８６に形成されたコンタクトホール（図示せず）を介して前記配線パターン８８（電源側の部分が混在する場合にはＧＮＤ側部分）に接続されている。そして、第１導体層８４と第２導体層８４との間に誘電体層８３を介在させてある。なお、第１導体層８２と第２導体層８４の配置関係を逆にしてもよい。この場合には、第１導体層８２を配線パターンのうち電源側の部分に接続し、第２導体層８４を配線パターンのうちＧＮＤ側に接続すればよい。

本発明の半導体実装用回路基板のＰＣＢ対向面を示す平面図である。図１に示される半導体実装用回路基板における側面図である。半導体実装用回路基板がＰＣＢ上の所定位置に載置された状態を概略的に示す断面図である。本発明の半導体実装用回路基板の半導体チップが載置される半導体実装面を示す平面図である。半導体実装用回路基板の半導体実装面に形成された精度算出パターンの例を示す図である。実装される半導体チップの電極に形成された半田バンプに接続される半導体実装用回路基板上の配線パターン示す図である。同図（ａ）は半導体実装用回路基板の半導体実装面からの厚み方向の構成を概略的に示す断面図であり、同図（ｂ）は同変形例を示す断面図である。従来からの半導体実装用回路基板、半導体チップおよびプリント配線基板の接続関係を概略的に示した斜視図である。

符号の説明

２半導体実装用回路基板
１２接続パッド
１３ａ〜１３ｄ補強パッド
２７半田バンプ
２５配線パターン
４１〜４３基板認識用パターン
５０半導体チップ実装領域
５１ａ〜５１ｄパッケージ禁止領域
５３仮想電極パッド位置
６１リード配線
８２第１導体層
８３誘電体層
８４第２導体層

Claims

半導体実装用回路基板の一主面が半導体チップの載置された領域よりも大きく形成され、前記半導体実装用回路基板の一主面の前記半導体チップの載置された領域以外に複数のパッケージ禁止領域が設けられるとともに、前記パッケージ禁止領域の少なくとも１つの形状が他のパッケージ禁止領域の形状とは異なるように形成されており、前記半導体チップを被覆するパッケージが前記半導体実装用回路基板の一主面の前記パッケージ禁止領域以外の全ての領域に設けられたことを特徴とする半導体装置。