JP4687340B2

JP4687340B2 - 半導体装置

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Publication number: JP4687340B2
Application number: JP2005254470A
Authority: JP
Inventors: 恵充原田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-09-02
Filing date: 2005-09-02
Publication date: 2011-05-25
Anticipated expiration: 2025-09-02
Also published as: JP2007067315A

Description

本発明は、半導体装置に関し、特に、半導体チップを実装基板や他の半導体チップにマウントして構成された半導体装置に関する。

デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の高性能化、小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるため、ＬＳＩの高集積化と高性能化に伴ってチップサイズは増加の一途を辿り、歩留まりの低下、実装面積の増大、高コスト化といった課題が深刻となっている。

近年、上記の課題とＬＳＩ性能の両立が可能なＳＩＰ（システムインパッケージ）が注目されている。ＳＩＰは、複数のチップを高密度に接続することにより、個々のチップの機能を統合し、低コスト化、高機能化、小型軽量化などを実現することが可能である。

ＳＩＰは、パッケージ積層型、チップスタック型、チップオンチップ型など様々な構造を有するが、なかでもチップオンチップ型は、短い配線長でチップ同士を接続できることから、高速化、低消費電力化に有利である。

チップオンチップ型ＳＩＰは、例えば、特許文献１などに記載されているように、下バンプ付きチップ（あるいはバンプ付き実装基板）に、上バンプ付きチップを対向させ、バンプ同士を位置合わせして接触させ、ローカルリフロー、圧着、超音波などによりバンプ同士を接合することで上バンプ付きチップを下バンプ付きチップにマウントして製造する。

接合された２つのチップの位置ズレをモニターするための位置ズレモニター用パターンをチップのアクティブ面または裏面に配置し、これらを観察することで、向かいあう２チップの接合後の位置ずれ量をモニターすることが可能である。

上記の位置ズレモニター用パターンを両チップのアクティブ面にそれぞれ設ける場合、位置ズレ量の測定のためには、一方のチップを透過して両チップの位置ズレモニター用パターンを認識する必要がある。例えば、両チップのアクティブ面に金属材料で位置ズレモニター用パターンを形成して、位置ズレモニター用パターンの領域に赤外光を照射し、その反射像を観測することで位置ズレ量をモニターすることが可能である。

また、同様に、両チップの表面に設けられたパターン同士の赤外光反射像を用いることにより、チップ間距離（ギャップ）をモニターすることも可能である。

チップ間距離のモニターと、位置ズレ量のモニターにより、安定した品質のチップオンチップ構造の半導体装置を製造することが可能である。

しかし、上記のように赤外光の透過を用いて位置ズレ量やチップ間距離をモニターするため、赤外光を透過する側のチップの位置ズレモニター用パターンの形成領域においては、赤外光の反射や透過を妨げるパターン、即ち、金属配線、ゲート電極及び不純物拡散層のパターンを配置することを禁止する必要がある。

ところが、上記のパターンの配置が禁止された領域の隣接領域では、金属配線、ゲート電極、不純物拡散層などのパターンを形成した場合、位置ズレモニター用パターンから十分離れた位置における金属配線、ゲート電極及び不純物拡散層と比較して、露光やエッチング不良等に起因した局所的な形状異常やバラツキが大きくなってしまい、これにより回路動作が不安定となり、信頼性劣化の原因となっていた。
特開２０００−３４９１２３号公報

本発明が解決しようとする問題は、赤外光の透過を用いて位置ズレ量をモニターするための位置ズレモニター用パターンの隣接領域に設けられた金属配線パターンなどの形状異常やバラツキなどにより、回路動作が不安定となって信頼性が劣化していたことである。

上記の課題を解決するため、本発明の半導体装置は、チップ回路を内蔵し、少なくとも一主面に前記チップ回路に接続してバンプが形成され、かつ、チップ位置モニター用パターンが形成された半導体チップと、実装基板回路を内蔵し、少なくとも一主面に前記実装基板回路に接続して接続電極が形成され、かつ、前記チップ位置モニター用パターンに対応する位置に実装基板位置モニター用パターンが形成されており、前記バンプと前記接続電極が接合されて前記半導体チップがマウントされた実装基板と、を有し、少なくとも前記チップ位置モニター用パターンの形成領域における前記半導体チップまたは前記実装基板位置モニター用パターンの形成領域における前記実装基板において、パターン禁止領域が設けられており、前記パターン禁止領域に隣接する領域にダミーパターン領域が設けられている。

上記の本発明の半導体装置は、半導体チップと、半導体チップがマウントされた実装基板とを有して構成されている。
上記の半導体チップは、チップ回路を内蔵し、少なくとも一主面にチップ回路に接続してバンプが形成され、かつ、チップ位置モニター用パターンが形成されている。一方、実装基板は、実装基板回路を内蔵し、少なくとも一主面に実装基板回路に接続して接続電極が形成され、かつ、チップ位置モニター用パターンに対応する位置に実装基板位置モニター用パターンが形成されている。上記のバンプと接続電極が接合されて、半導体チップが実装基板にマウントされている。
ここで、少なくともチップ位置モニター用パターンの形成領域における半導体チップまたは実装基板位置モニター用パターンの形成領域における実装基板において、パターン禁止領域が設けられており、さらに、パターン禁止領域に隣接する領域にダミーパターン領域が設けられている。
ダミーパターン領域とは、例えばダミー、即ち、実際に使用するものと同様に形成されているが使用されない、金属配線、ゲート電極あるいは不純物拡散層などの構造が形成された領域である。

本発明の半導体装置によれば、少なくともチップ位置モニター用パターンの形成領域における半導体チップまたは実装基板位置モニター用パターンの形成領域における実装基板において、パターン禁止領域が設けられており、さらに、パターン禁止領域に隣接する領域がダミーパターン領域とされているので、金属配線パターンなどの形状異常やバラツキの発生の虞がある領域がダミーの領域となり、実際に使用する本パターン領域はダミーの領域の分パターン禁止領域から遠ざけられているので、本パターン領域における金属配線パターンなどの形状異常やバラツキが抑止され、回路動作の不安定化や信頼性の劣化を防止できる。

以下に、本発明の実施の形態に係る半導体装置について、図面を参照して説明する。

第１実施形態
図１は本実施形態に係る半導体装置の模式断面図である。
半導体チップ１が実装基板２にマウントされて構成されている。本実施形態においては、実装基板２は半導体チップ１とは別の半導体チップから構成されており、実装基板２を下半導体チップと称し、実装基板上に実装された半導体チップ１を上半導体チップと称する。

上半導体チップ１は、不図示の上チップ回路を内蔵し、少なくとも一主面に上チップ回路に接続して形成された上パッド電極２１ｐ上に上チップ側バンプ２２が形成され、さらに、金属材料がパターン加工されてなる上チップ位置モニター用パターン２１ｍが形成されている。

一方、下半導体チップ２は、不図示の下チップ（実装基板）回路を内蔵し、少なくとも一主面に下チップ回路に接続して形成された下パッド電極４１ｐ上に下チップ側バンプ（接続電極）４２が形成され、さらに、上チップ位置モニター用パターン２１ｍに対応する位置に、金属材料がパターン加工されてなる下チップ（実装基板）位置モニター用パターン４１ｍが形成されている。

上記の上チップ側バンプ２２と下チップ側バンプ（接続電極）４２が接合されて、上半導体チップ（半導体チップ）１が下半導体チップ（実装基板）２にマウントされている。
ここで、本実施形態においては、上チップ位置モニター用パターン２１ｍの形成領域における半導体チップ１において、金属配線などのパターンが形成されないパターン禁止領域Ｒｆが設けられており、さらに、パターン禁止領域Ｒｆに隣接する領域にダミーパターン領域Ｒｄが設けられている。ダミーパターン領域Ｒｄの外側に本パターン領域Ｒｐが形成されている。

図２は図１に示す半導体装置における符号Ｘで示す領域を拡大した模式断面図である。
上半導体チップ１は、不図示の上チップ回路が形成された半導体基板１０上に、例えば樹脂などの絶縁材料からなる絶縁層（１１，１２，１３，１４，１５，１６）が積層して形成されており、例えば、各絶縁層に形成された開口部に埋め込まれて形成されたプラグと各絶縁層上に所定のパターンで形成された配線が一体となった導電層（１７，１８，１９，２０，２１）が形成されている。導電層２１の一部は絶縁層１６から露出して上パッド電極２１ｐを構成している。
上パッド電極２１ｐには上チップ側バンプ２２が形成されている。

一方で、導電層２１の一部は、パターン禁止領域Ｒｆにおいて所定のパターンに加工されて上チップ位置モニター用パターン２１ｍを構成している。
また、導電層（１７，１８，１９，２０，２１）の一部は、ダミーパターン領域Ｒｄにおいて所定のパターンに加工されて、ダミー配線（１７ｄ，１８ｄ，１９ｄ，２０ｄ）を構成している。

下半導体チップ２もまた、上半導体チップ１と同様の構成となっている。
即ち、下半導体チップ２は、不図示の下チップ回路が形成された半導体基板３０上に、例えば樹脂などの絶縁材料からなる絶縁層（３１，３２，３３，３４，３５，３６）が積層して形成されており、例えば、各絶縁層に形成された開口部に埋め込まれて形成されたプラグと各絶縁層上に所定のパターンで形成された配線が一体となった導電層（３７，３８，３９，４０，４１）が形成されている。導電層４１の一部は絶縁層３６から露出して下パッド電極４１ｐを構成している。
下パッド電極４１ｐには下チップ側バンプ４２が形成されている。

一方で、導電層４１の一部は、パターン禁止領域Ｒｆにおいて所定のパターンに加工されて下チップ位置モニター用パターン４１ｍを構成している。
上記以外は、下半導体チップ２においては、パターン禁止領域Ｒｆ、ダミーパターン領域Ｒｄ、本パターン領域Ｒｐの区別はなく、それぞれに相当する領域において、上記の導電層（３７，３８，３９，４０，４１）がプラグ及び配線として形成されている。

上記の上チップ側バンプ２２と下チップ側バンプ（接続電極）４２が接合されて、上半導体チップ（半導体チップ）１が下半導体チップ（実装基板）２にマウントされている構成である。

図３（ａ）は上記の下半導体チップ２における下チップ位置モニター用パターン４１ｍのレイアウトを示す平面図であり、図３（ｂ）は上半導体チップ１における上半導体チップ位置モニター用パターン２１ｍのレイアウトを示す平面図である。

下半導体チップ２と上半導体チップ１には、２箇所の下チップ位置モニター用パターン及び４１ｍ及び上チップ位置モニター用パターン２１ｍがそれぞれ形成されている。
ここで、上半導体チップ１が下半導体チップ２上にマウントされる領域が図３（ａ）中に破線で示されており、下チップ位置モニター用パターン及び４１ｍのレイアウトは上チップ位置モニター用パターン２１ｍに対応するように配置されていることを示している。

上記の本実施形態に係る半導体装置の構成では、ダミーパターン領域Ｒｄの外側に本パターン領域Ｒｐが形成されており、本パターン領域Ｒｐがダミーパターン領域Ｒｄの分、パターン禁止領域Ｒｆから遠ざけられている。
従って、上半導体チップの製造工程において、ダミーパターン領域Ｒｄにおいてはパターンがないパターン禁止領域Ｒｆに隣接しているために、プロセスが不均一となってしまい、金属配線パターンなどの形状異常やバラツキが生じることがあるが、ダミーパターン領域は実際に駆動されない領域なので問題がない。
一方で、本パターン領域Ｒｄはダミーパターン領域Ｒｄの分パターン禁止領域Ｒｆから遠ざけられているので、本パターン領域Ｒｄでの金属配線パターンなどの形状異常やバラツキが抑止され、回路動作の不安定化や信頼性の劣化を防止できる。

上記の本実施形態に係る半導体装置の製造方法について説明する。
図４（ａ）は上記の上半導体チップ１を製造する工程の断面図である。
半導体基板に不図示の上チップ回路を形成し、その上層に絶縁層と導電層を積層させ、最上の導電層の一部を絶縁層から露出させて上パッド電極２１ｐとする。同様に最上の導電層をパターン形成して上チップ位置モニター用パターン２１ｍとする。
上パッド電極２１ｐには上チップ側バンプ２２を形成する。

図４（ｂ）は上記の下半導体チップ２を製造する工程の断面図である。
半導体基板に不図示の下チップ回路を形成し、その上層に絶縁層と導電層を積層させ、最上の導電層の一部を絶縁層から露出させて下パッド電極４１ｐとする。同様に最上の導電層をパターン形成して下チップ位置モニター用パターン４１ｍとする。ここで、下チップ位置モニター用パターン４１ｍは上半導体チップ１の上チップ位置モニター用パターンの位置に対応するようにして配置する。
下パッド電極４１ｐには下チップ側バンプ４２を形成する。

図４（ｃ）は上記の上半導体チップ１を下半導体チップ２にマウントする工程を示す断面図である。
下チップ側バンプ４２を上面に向けて置かれた下半導体チップ２上に、上チップ側バンプ２２を下側に向けて上半導体チップ１対向させ、上チップ側バンプ２２と下チップ側バンプ４２とを位置合わせして、これらを接触させる。ローカルリフロー、圧着、超音波などにより上チップ側バンプ２２と下チップ側バンプ４２を接合することで、上半導体チップ１を下半導体チップ２にマウントする。
上記の上チップ側バンプ２２と下チップ側バンプ４２とを位置合わせの基準として、上チップ位置モニター用パターン４２ｍ及び下チップ位置モニター用パターン４１ｍを用いてもよい。また、上チップ側バンプ２２と下チップ側バンプ４２とを位置合わせの基準となるマーカーを別途形成しておいてもよい。
以上で、本実施形態に係る半導体装置を製造することができる。

上記の本実施形態の半導体装置において、両半導体チップの位置ズレ及びチップ間距離をモニターできる。
図５（ａ）及び（ｂ）は両半導体チップの位置ズレ及びチップ間距離をモニターする方法を説明する模式断面図である。
まず、図５（ａ）に示すように、本実施形態の半導体装置の上チップ位置モニター用パターン４２ｍ及び下チップ位置モニター用パターン４１ｍに赤外光などの照明光Ｌｉを照射する工程を示す。照明光Ｌｉは、上半導体チップを透過して用いられるので、赤外光やＸ線などのシリコン材料が透過する波長領域とする。
次に、図５（ｂ）に示すように、上記のように照明光を照射したときの反射光Ｌｒをモニターする。

上記のように上チップ位置モニター用パターン４２ｍ及び下チップ位置モニター用パターン４１ｍからの反射光Ｌｒをモニターすることで、図５（ｃ）に示す反射光Ｌｒの像を得ることができる。
本実施形態においては、上チップ位置モニター用パターン４２ｍ及び下チップ位置モニター用パターン４１ｍはそれぞれ大きさの異なる正方形の形状としており、それらが重なった形状としてモニターされる。本実施形態においては、照明光を透過する側の上チップ位置モニター用パターン４２ｍを小さくしてレイアウトしており、これらの相対位置から両チップの位置ズレをモニターでできる。
また、上記の反射像の明るさなどの解析から、チップ間距離をモニターすることができる。
なお、図では上チップ側にダミー配置領域およびパターン禁止領域を設けているが、下チップ側にダミー配置領域およびパターン禁止領域を設け、下チップ側からの赤外反射光を用いて、位置ずれまたはギャップを測定しても良い。

第２実施形態
図６（ａ）は本実施形態に係る半導体装置の模式断面図である。
半導体チップ１が実装基板２にマウントされて構成されている。本実施形態においても、第１実施形態と同様に、実装基板２は半導体チップ１とは別の半導体チップから構成されており、実装基板２を下半導体チップと称し、実装基板上に実装された半導体チップ１を上半導体チップと称する。
上半導体チップ１は、実質的に第１実施形態の上半導体チップと同様の構成である。

一方で、本実施形態の下半導体チップ２は、上半導体チップと同様に、金属配線などのパターンが形成されないパターン禁止領域Ｒｆが設けられており、さらに、パターン禁止領域Ｒｆに隣接する領域にダミーパターン領域Ｒｄが設けられていることが第１実施形態と異なる。上記以外は実質的に第１実施形態と同様であり、ダミーパターン領域Ｒｄの外側に本パターン領域Ｒｐが形成されている。

上記の本実施形態の半導体装置においては、図６（ｂ）に示すようにして、両半導体チップの位置ズレ及びチップ間距離をモニターできる。
即ち、本実施形態の半導体装置の上チップ位置モニター用パターン４２ｍ及び下チップ位置モニター用パターン４１ｍに赤外光などの照明光Ｌｉを照射したときの透過光Ｌｔをモニターする。

本実施形態においては、上半導体チップ１と下半導体チップ２のそれぞれにパターン禁止領域が形成されているので、上半導体チップ１と下半導体チップ２をともに照明光が透過するようにできる。
得られる透過光Ｌｔをモニターして透過光の像を得て、第１実施形態と同様に両チップの位置ズレをモニターででき、また、透過光像の明るさなどの解析から、チップ間距離をモニターすることができる。
なお、図では上チップ側にダミー配置領域およびパターン禁止領域を設けているが、下チップ側にダミー配置領域およびパターン禁止領域を設け、下チップ側からの赤外透過光を用いて、位置ずれまたはギャップを測定しても良い。

上記の本実施形態に係る半導体装置の構成では、上半導体チップと下半導体チップのダミーパターン領域Ｒｄの外側に本パターン領域Ｒｐが形成されており、本パターン領域Ｒｐがダミーパターン領域Ｒｄの分、パターン禁止領域Ｒｆから遠ざけられている。
従って、上半導体チップ及び下半導体チップの各製造工程において、ダミーパターン領域Ｒｄにおいてはパターンがないパターン禁止領域Ｒｆに隣接しているために、プロセスが不均一となってしまい、金属配線パターンなどの形状異常やバラツキが生じることがあるが、ダミーパターン領域は実際に駆動されない領域なので問題がない。
一方で、本パターン領域Ｒｄはダミーパターン領域Ｒｄの分パターン禁止領域Ｒｆから遠ざけられているので、本パターン領域Ｒｄでの金属配線パターンなどの形状異常やバラツキが抑止され、回路動作の不安定化や信頼性の劣化を防止できる。

上記の各実施形態において、パターン禁止領域の大きさは、上チップ位置モニター用パターン４２ｍ及び下チップ位置モニター用パターン４１ｍをモニターできる程度の大きさとすればよく、１辺が２００μｍ以下、例えば１００μｍ程度とすることができる。

また、ダミー領域に形成されるダミーパターンとしてダミーの金属配線が形成されている。このように金属配線では、例えば配線幅と配線空間の幅がそれぞれ数μｍ程度であるとすると、これらを数本形成できる空間をダミーパターン領域として確保すれば十分であるので、従ってダミーパターン得領域の幅は吸う１０μｍ程度以下とすることができる。

ダミーパターンに形成されるダミーパターンとしては、上記の金属配線のほか、ゲート電極や半導体基板中の不純物拡散層にも適用できる。これは、半導体基板上に形成されたゲート電極や半導体基板中に形成された不純物拡散層も、位置ズレモニター用パターンの透過を邪魔する構造となっているためである。
このため、パターン禁止領域においてはゲート電極及び不純物拡散層のパターンを配置することも禁止される。

ここで、パターン禁止領域の近傍にゲート電極と形成する場合には、ダミー領域においてダミーのゲート電極パターンを設ける。ゲート電極の幅が例えば９０ｎｍ程度であるとすると、ダミーパターン領域の幅は数μｍ程度あれば１０数本のゲート電極を形成できる空間を確保できるので十分である。

また、パターン禁止領域の近傍に不純物拡散層と形成する場合には、ダミー領域においてダミーの不純物拡散層パターンを設ける。

本発明は、上記の実施形態の説明に限定されない。
例えば、実装基板としては上記の実施形態では下半導体チップを用いているが、半導体チップの他、樹脂基板やセラミック基板などの通常の実装基板や中間基板などを用いることができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

図１は本発明の第１実施形態に係る半導体装置の模式断面図である。図２は図１に示す半導体装置における符号Ｘで示す領域を拡大した模式断面図である。図３（ａ）は本発明の第１実施系形態の下半導体チップにおける下チップ位置モニター用パターンのレイアウトを示す平面図であり、図３（ｂ）は上半導体チップにおける上半導体チップ位置モニター用パターンのレイアウトを示す平面図である。図４（ａ）〜(ｃ)は本発明の第１実施系形態の半導体装置を製造する工程を示す模式断面図である。図５（ａ）及び（ｂ）は両半導体チップの位置ズレ及びチップ間距離をモニターする方法を説明する模式断面図であり、図５（ｃ）はモニターした反射光の像である。図６（ａ）は本発明の第２実施形態に係る半導体装置の断面図であり、図６（ｂ）は両半導体チップの位置ズレ及びチップ間距離をモニターする方法を説明する模式断面図である。

符号の説明

１…上半導体チップ（半導体チップ）、２…下半導体チップ（実装基板）、１０…半導体基板、１１，１２，１３，１４，１５，１６…絶縁層、１７，１８，１９，２０，２１導電層、１７ｄ，１８ｄ，１９ｄ，２０ｄ…ダミー配線、２１ｍ…上チップ位置モニター用パターン、２１ｐ…上パッド電極、２２…上チップ側バンプ、３０…半導体基板、３１，３２，３３，３４，３５，３６…絶縁層、３７，３８，３９，４０，４１導電層、４１ｍ…下チップ位置モニター用パターン、４１ｐ…下パッド電極、４２…下チップ側バンプ（接続電極）、Ｌｉ…照明光、Ｌｒ…反射光、Ｌｔ…透過光、Ｒｄ…ダミーパターン領域、Ｒｆ…パターン禁止領域、Ｒｐ…本パターン領域

Claims

チップ回路を内蔵し、少なくとも一主面に前記チップ回路に接続してバンプが形成され、かつ、チップ位置モニター用パターンが形成された半導体チップと、
実装基板回路を内蔵し、少なくとも一主面に前記実装基板回路に接続して接続電極が形成され、かつ、前記チップ位置モニター用パターンに対応する位置に実装基板位置モニター用パターンが形成されており、前記バンプと前記接続電極が接合されて前記半導体チップがマウントされた実装基板と、
を有し、
少なくとも前記チップ位置モニター用パターンの形成領域における前記半導体チップまたは前記実装基板位置モニター用パターンの形成領域における前記実装基板において、パターン禁止領域が設けられており、
前記パターン禁止領域に隣接する領域にダミーパターン領域が設けられている
半導体装置。
前記実装基板が前記半導体チップと別の第２の半導体チップである
請求項１に記載の半導体装置。
前記接続電極が前記実装基板回路に接続して形成されたバンプである
請求項２に記載の半導体装置。
前記チップ位置モニター用パターンの形成領域における前記半導体チップにおいて、チップ側パターン禁止領域が設けられており、前記チップ側パターン禁止領域に隣接する領域にチップ側ダミーパターン領域が設けられており、
前記実装基板位置モニター用パターンの形成領域における前記実装基板において、実装基板側パターン禁止領域が設けられており、前記実装基板側パターン禁止領域に隣接する領域に実装基板側ダミーパターン領域が設けられている
請求項１に記載の半導体装置。
前記ダミーパターン領域において、ダミーの金属配線が形成されている
請求項１に記載の半導体装置。
前記ダミーパターン領域において、ダミーのゲート電極が形成されている
請求項１に記載の半導体装置。
前記ダミーパターン領域において、ダミーの不純物拡散層が形成されている
請求項１に記載の半導体装置。