JPH1012661A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1012661A JPH1012661A JP8158250A JP15825096A JPH1012661A JP H1012661 A JPH1012661 A JP H1012661A JP 8158250 A JP8158250 A JP 8158250A JP 15825096 A JP15825096 A JP 15825096A JP H1012661 A JPH1012661 A JP H1012661A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 半導体チップ上の電極と樹脂フィルムのイン
ナーリードとを高精度に位置合わせし、高い信頼性を持
つ電極とインナーリード間の接合を得る。 【解決手段】 半導体チップ上に位置合わせマークを設
け、樹脂フィルムの対応する位置に位置合わせ用スルー
ホールを設けている。樹脂フィルムに設けたバンプ用ス
ルーホール上にバンプを形成する。位置合せ用スルーホ
ールは、バンプ用スルーホールと共に同一工程で形成す
る。半導体チップの電極とインナーリードを接合する
際、位置合わせ用スルーホールを通して位置合わせマー
クを検出し、これらの位置を合わせた状態で電極とイン
ナーリードとを接合する。
ナーリードとを高精度に位置合わせし、高い信頼性を持
つ電極とインナーリード間の接合を得る。 【解決手段】 半導体チップ上に位置合わせマークを設
け、樹脂フィルムの対応する位置に位置合わせ用スルー
ホールを設けている。樹脂フィルムに設けたバンプ用ス
ルーホール上にバンプを形成する。位置合せ用スルーホ
ールは、バンプ用スルーホールと共に同一工程で形成す
る。半導体チップの電極とインナーリードを接合する
際、位置合わせ用スルーホールを通して位置合わせマー
クを検出し、これらの位置を合わせた状態で電極とイン
ナーリードとを接合する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体チップに回路パターンを
設けたフィルムを重ね合わせた半導体装置及びその製造
方法に関する。
の製造方法に関し、特に半導体チップに回路パターンを
設けたフィルムを重ね合わせた半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】近年、エレクトロニクス機器の小型化、
高機能化が進展し、半導体装置の小型化、高密度化が必
要になってきた。そのため、半導体装置の形態も多様化
し、半導体チップに、回路パターンを設けた樹脂フィル
ムを貼り合わせ、チップサイズと同サイズの半導体装置
ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が開発
された。ＣＳＰは、多ピン・狭ピッチであり、半導体チ
ップ側電極と樹脂フィルム側のインナーリード電極とを
正確に接合しなければならない。そのため、半導体チッ
プに樹脂フィルムを重ね合わせる際に半導体チップ側電
極と樹脂フィルム側電極を高精度に位置合わせする必要
がある。従来の半導体装置の製造方法では、特開平３−
１０１１４２号公報に示されているように半導体チップ
と樹脂フィルムのそれぞれにマークを設け、これらの位
置を合わせることにより半導体チップ側電極と樹脂フィ
ルム側電極とを位置合わせしている。
高機能化が進展し、半導体装置の小型化、高密度化が必
要になってきた。そのため、半導体装置の形態も多様化
し、半導体チップに、回路パターンを設けた樹脂フィル
ムを貼り合わせ、チップサイズと同サイズの半導体装置
ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が開発
された。ＣＳＰは、多ピン・狭ピッチであり、半導体チ
ップ側電極と樹脂フィルム側のインナーリード電極とを
正確に接合しなければならない。そのため、半導体チッ
プに樹脂フィルムを重ね合わせる際に半導体チップ側電
極と樹脂フィルム側電極を高精度に位置合わせする必要
がある。従来の半導体装置の製造方法では、特開平３−
１０１１４２号公報に示されているように半導体チップ
と樹脂フィルムのそれぞれにマークを設け、これらの位
置を合わせることにより半導体チップ側電極と樹脂フィ
ルム側電極とを位置合わせしている。
【０００３】図２は従来の半導体装置の主要部の断面図
である。半導体チップ８の上面の周辺部に電極９が設け
られ中央部に位置合わせマーク１０が設けられている。
フィルム１１には接着剤１４でインナーリード１２が固
着され、インナーリード１２の端部には電極９に対応し
てバンプ１３が設けられている。さらにフィルム１１に
は位置合わせマーク１０に対応して位置合わせマーク１
０′が設けられている。
である。半導体チップ８の上面の周辺部に電極９が設け
られ中央部に位置合わせマーク１０が設けられている。
フィルム１１には接着剤１４でインナーリード１２が固
着され、インナーリード１２の端部には電極９に対応し
てバンプ１３が設けられている。さらにフィルム１１に
は位置合わせマーク１０に対応して位置合わせマーク１
０′が設けられている。
【０００４】この半導体装置の製造方法で半導体チップ
８に樹脂フィルム１１を貼り合わせる際は、最初に別々
の場所に置かれた半導体チップ８及び樹脂フィルム１１
を撮像し、位置合わせマーク１０及び１０′を画像認識
してそれぞれの位置を計測した後に半導体チップ８を樹
脂フィルム１１の下に移動し、位置の計測結果に従って
位置合わせマーク１０′に位置合わせマーク１０を合わ
すように半導体チップ８の位置を補正しインナーリード
１２をバンプ１３により電極９に接合していた。
８に樹脂フィルム１１を貼り合わせる際は、最初に別々
の場所に置かれた半導体チップ８及び樹脂フィルム１１
を撮像し、位置合わせマーク１０及び１０′を画像認識
してそれぞれの位置を計測した後に半導体チップ８を樹
脂フィルム１１の下に移動し、位置の計測結果に従って
位置合わせマーク１０′に位置合わせマーク１０を合わ
すように半導体チップ８の位置を補正しインナーリード
１２をバンプ１３により電極９に接合していた。
【０００５】
【発明が解決しようとする課題】従来の半導体装置の製
造方法では、別々の場所に置かれた半導体チップ８と樹
脂フィルム１１との位置合わせマーク１０及び１０′の
位置を個別に計測し、その後、半導体チップ８を移動し
て位置合わせマーク１０及び１０′の位置を合わせて樹
脂フィルム１１と半導体チップ８を重ね合わせ、半導体
チップ８上の電極９とインナーリード１２を接合してい
るため、位置合わせマーク１０及び１０′の位置測定後
の半導体チップ８の移動時の位置決め誤差の影響を受け
て電極２とインナーリード１２との接合時に両者間に位
置ずれが生じ半導体チップ８上電極９とインナーリード
１２との接合面積を縮小させ、接合強度を低下させると
いう不具合が生じている。
造方法では、別々の場所に置かれた半導体チップ８と樹
脂フィルム１１との位置合わせマーク１０及び１０′の
位置を個別に計測し、その後、半導体チップ８を移動し
て位置合わせマーク１０及び１０′の位置を合わせて樹
脂フィルム１１と半導体チップ８を重ね合わせ、半導体
チップ８上の電極９とインナーリード１２を接合してい
るため、位置合わせマーク１０及び１０′の位置測定後
の半導体チップ８の移動時の位置決め誤差の影響を受け
て電極２とインナーリード１２との接合時に両者間に位
置ずれが生じ半導体チップ８上電極９とインナーリード
１２との接合面積を縮小させ、接合強度を低下させると
いう不具合が生じている。
【０００６】本発明の半導体装置及びその製造方法は、
半導体チップと樹脂フィルムとを互いに向かい合わせに
重ね合わせた状態で、これら相互の位置決めを行うこと
により、効率よく、半導体チップ電極と樹脂フィルム上
のインナーリードのバンプとの高精度な位置決め作業を
行い半導体チップ電極とインナーリードとの接合面積を
確保することにより、これらの高い信頼性を持つ接合を
得ることを目的とする。
半導体チップと樹脂フィルムとを互いに向かい合わせに
重ね合わせた状態で、これら相互の位置決めを行うこと
により、効率よく、半導体チップ電極と樹脂フィルム上
のインナーリードのバンプとの高精度な位置決め作業を
行い半導体チップ電極とインナーリードとの接合面積を
確保することにより、これらの高い信頼性を持つ接合を
得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップと樹脂フィルムを重ね合わせ前記樹脂フィ
ルム上のインナーリードと前記半導体チップ上の電極と
を接合した半導体装置において、前記半導体チップ上に
設けられた位置合わせマークと、前記樹脂フィルムに前
記位置合わせマークに対応して設けられた位置合わせ用
スルーホールとを備えている。
半導体チップと樹脂フィルムを重ね合わせ前記樹脂フィ
ルム上のインナーリードと前記半導体チップ上の電極と
を接合した半導体装置において、前記半導体チップ上に
設けられた位置合わせマークと、前記樹脂フィルムに前
記位置合わせマークに対応して設けられた位置合わせ用
スルーホールとを備えている。
【０００８】この半導体装置を製造する本発明の製造方
法は、半導体チップと樹脂フィルムとを重ね合わせ、位
置合わせ用スルーホールを通して、位置合わせマークを
光学的に検出してこれらの位置が合うように前記半導体
チップと前記樹脂フィルムとの相互の位置を補正した後
に前記半導体チップ上の電極と前記樹脂フィルムのイン
ナーリードとを接合することを特徴とし、樹脂フィルム
は位置合わせ用スルーホールとバンプ用スルーホールと
が設けられインナーリードに接続され前記バンプ用スル
ーホール上に設けられたバンプにより前記インナーリー
ドを半導体チップ上の電極に接合するようにすることが
望ましい。
法は、半導体チップと樹脂フィルムとを重ね合わせ、位
置合わせ用スルーホールを通して、位置合わせマークを
光学的に検出してこれらの位置が合うように前記半導体
チップと前記樹脂フィルムとの相互の位置を補正した後
に前記半導体チップ上の電極と前記樹脂フィルムのイン
ナーリードとを接合することを特徴とし、樹脂フィルム
は位置合わせ用スルーホールとバンプ用スルーホールと
が設けられインナーリードに接続され前記バンプ用スル
ーホール上に設けられたバンプにより前記インナーリー
ドを半導体チップ上の電極に接合するようにすることが
望ましい。
【０００９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１０】図１は、本発明の実施の形態の半導体装置
の電極とインナーリードの接合部縦断面図である。
の電極とインナーリードの接合部縦断面図である。
【００１１】半導体チップ１には電極２及び位置合わせ
マーク３が設けられ、樹脂フィルム４にはインナーリー
ド５が設けられ、インナーリード５の端部に電極２に対
応する位置に開けられたスルーホール８上に金属をめっ
きすることによりバンプ６が設けられている。さらに樹
脂フィルム４には位置合わせマーク３に対応してスルー
ホール７が設けられている。
マーク３が設けられ、樹脂フィルム４にはインナーリー
ド５が設けられ、インナーリード５の端部に電極２に対
応する位置に開けられたスルーホール８上に金属をめっ
きすることによりバンプ６が設けられている。さらに樹
脂フィルム４には位置合わせマーク３に対応してスルー
ホール７が設けられている。
【００１２】図１に示す半導体装置の製造方法は、最初
に半導体チップ１上に電極２と共に位置決めマーク３を
形成する。一方、樹脂テープ４にバンプ６を形成するた
めのスルーホール８と同時に位置合わせマーク３に対応
する位置にスルーホール７をレーザ加工等により形成す
る。半導体チップ１と樹脂フィルム４とを重ねて電極２
とインナーリード５を接合する際、スルーホール７を通
して半導体チップ１上の位置合わせマーク３の位置を光
学的に検出し、スルーホール７の中心に位置合わせマー
ク３の中心を合わすように半導体チップ１の電極２とイ
ンナーリード５の位置ずれを補正し、電極２とインナー
リード５をバンプ６を介して、超音波併用熱圧着法によ
り接合する。
に半導体チップ１上に電極２と共に位置決めマーク３を
形成する。一方、樹脂テープ４にバンプ６を形成するた
めのスルーホール８と同時に位置合わせマーク３に対応
する位置にスルーホール７をレーザ加工等により形成す
る。半導体チップ１と樹脂フィルム４とを重ねて電極２
とインナーリード５を接合する際、スルーホール７を通
して半導体チップ１上の位置合わせマーク３の位置を光
学的に検出し、スルーホール７の中心に位置合わせマー
ク３の中心を合わすように半導体チップ１の電極２とイ
ンナーリード５の位置ずれを補正し、電極２とインナー
リード５をバンプ６を介して、超音波併用熱圧着法によ
り接合する。
【００１３】なお、位置合わせマーク３は十字形パター
ン，スルーホール７より直径以下の直径の円形パターン
などでスルーホール７を通して中心を認識できるものを
用いる。また、位置合わせマーク３及びスルーホール７
をそれぞれ２箇所以上に設け、半導体チップ１及びイン
ナーリード５の回転方向を含めて相互の位置合わせを行
う。
ン，スルーホール７より直径以下の直径の円形パターン
などでスルーホール７を通して中心を認識できるものを
用いる。また、位置合わせマーク３及びスルーホール７
をそれぞれ２箇所以上に設け、半導体チップ１及びイン
ナーリード５の回転方向を含めて相互の位置合わせを行
う。
【００１４】
【発明の効果】本発明の半導体装置は、樹脂フィルムに
設けたスルーホールを通して光学的に位置合わせマーク
を検出して半導体チップと樹脂フィルムを重ねた状態で
半導体チップと樹脂フィルムのインナーリードの位置ず
れを認識し、これら相互の位置を補正した直後、そのま
まの状態で接合して製造することができ、従来の半導体
装置の製造方法のように位置合わせマークの位置を計測
した後に半導体チップと樹脂フィルムとを重ね合わせる
ためにこれら双方又は一方を移動させて重ね合わせる動
作の必要がなく、このような移動時の位置決め誤差分が
無くなり、半導体チップ上の電極とインナーリードを正
確に位置合わせでき、充分な接合面積を確保できるた
め、半導体チップの電極と樹脂フィルムのインナーリー
ドとの信頼性の高い接合が得られるという効果がある。
設けたスルーホールを通して光学的に位置合わせマーク
を検出して半導体チップと樹脂フィルムを重ねた状態で
半導体チップと樹脂フィルムのインナーリードの位置ず
れを認識し、これら相互の位置を補正した直後、そのま
まの状態で接合して製造することができ、従来の半導体
装置の製造方法のように位置合わせマークの位置を計測
した後に半導体チップと樹脂フィルムとを重ね合わせる
ためにこれら双方又は一方を移動させて重ね合わせる動
作の必要がなく、このような移動時の位置決め誤差分が
無くなり、半導体チップ上の電極とインナーリードを正
確に位置合わせでき、充分な接合面積を確保できるた
め、半導体チップの電極と樹脂フィルムのインナーリー
ドとの信頼性の高い接合が得られるという効果がある。
【００１５】また、樹脂フィルムにバンプ用スルーホー
ルを設けバンプ用スルーホール上にバンプを設けること
により、位置合わせ用スルーホールとバンプ用スルーホ
ールとをレーザ加工などの一工程で設けてしまうことに
よりバンプと位置合わせ用スルホールの位置関係を高精
度に保つことができ、これによっても半導体チップ上の
電極と樹脂フィルム上のバンプとをより正確に位置合わ
せできる。
ルを設けバンプ用スルーホール上にバンプを設けること
により、位置合わせ用スルーホールとバンプ用スルーホ
ールとをレーザ加工などの一工程で設けてしまうことに
よりバンプと位置合わせ用スルホールの位置関係を高精
度に保つことができ、これによっても半導体チップ上の
電極と樹脂フィルム上のバンプとをより正確に位置合わ
せできる。
【図１】本発明の実施の形態の半導体装置の電極とイン
ナーリードの接合部の縦断面図である。
ナーリードの接合部の縦断面図である。
【図２】従来の半導体装置の電極とインナーリードの接
合部の縦断面図である。
合部の縦断面図である。
１，８ 半導体チップ ２，９ 電極 ３ 位置合わせマーク ４，１１ 樹脂フィルム ５，１２ インナーリード ６，１３ バンプ ７ スルーホール １０，１０′ 位置合わせマーク
Claims (3)
- 【請求項１】 半導体チップと樹脂フィルムを重ね合わ
せ前記樹脂フィルム上のインナーリードと前記半導体チ
ップ上の電極とを接合した半導体装置において、前記半
導体チップ上に設けられた位置合わせマークと、前記樹
脂フィルムに前記位置合わせマークに対応して設けられ
た位置合わせ用スルーホールとを含むことを特徴とする
半導体装置。 - 【請求項２】 半導体チップと樹脂フィルムとを重ね合
わせ、位置合わせ用スルーホールを通して位置合わせマ
ークを光学的に検出してこれらの位置が合うように前記
半導体チップと前記樹脂フィルムとの相互の位置を補正
した後に前記半導体チップ上の電極と前記樹脂フィルム
のインナーリードとを接合することを特徴とする請求項
１記載の半導体装置を製造するための製造方法。 - 【請求項３】 樹脂フィルムは位置合わせ用スルーホー
ルとバンプ用スルーホールとが設けられインナーリード
に接続され前記バンプ用スルーホール上に設けられたバ
ンプにより前記インナーリードを半導体チップ上の電極
に接合することを特徴とする請求項２記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158250A JPH1012661A (ja) | 1996-06-19 | 1996-06-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158250A JPH1012661A (ja) | 1996-06-19 | 1996-06-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012661A true JPH1012661A (ja) | 1998-01-16 |
Family
ID=15667535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8158250A Pending JPH1012661A (ja) | 1996-06-19 | 1996-06-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012661A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384834B1 (ko) * | 2001-03-30 | 2003-05-23 | 주식회사 하이닉스반도체 | 다중 기판 상에 형성되는 반도체 장치 및 그 제조 방법 |
| JP2007067315A (ja) * | 2005-09-02 | 2007-03-15 | Sony Corp | 半導体装置 |
| US7514802B2 (en) | 2005-09-30 | 2009-04-07 | Panasonic Corporation | Wiring board |
| KR100981097B1 (ko) | 2008-04-24 | 2010-09-09 | 엘아이지에이디피 주식회사 | 불투명 레이어 코팅을 갖는 템플릿 및 그 제조 방법 |
| JP2014229664A (ja) * | 2013-05-20 | 2014-12-08 | オリンパス株式会社 | 半導体装置、半導体装置の位置決め方法および半導体装置の位置決め装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252205A (ja) * | 1993-02-25 | 1994-09-09 | Nec Kansai Ltd | 半導体装置 |
-
1996
- 1996-06-19 JP JP8158250A patent/JPH1012661A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252205A (ja) * | 1993-02-25 | 1994-09-09 | Nec Kansai Ltd | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384834B1 (ko) * | 2001-03-30 | 2003-05-23 | 주식회사 하이닉스반도체 | 다중 기판 상에 형성되는 반도체 장치 및 그 제조 방법 |
| JP2007067315A (ja) * | 2005-09-02 | 2007-03-15 | Sony Corp | 半導体装置 |
| JP4687340B2 (ja) * | 2005-09-02 | 2011-05-25 | ソニー株式会社 | 半導体装置 |
| US7514802B2 (en) | 2005-09-30 | 2009-04-07 | Panasonic Corporation | Wiring board |
| KR100981097B1 (ko) | 2008-04-24 | 2010-09-09 | 엘아이지에이디피 주식회사 | 불투명 레이어 코팅을 갖는 템플릿 및 그 제조 방법 |
| JP2014229664A (ja) * | 2013-05-20 | 2014-12-08 | オリンパス株式会社 | 半導体装置、半導体装置の位置決め方法および半導体装置の位置決め装置 |
| US10446501B2 (en) | 2013-05-20 | 2019-10-15 | Olympus Corporation | Semiconductor device, method of positioning semiconductor device, and positioning apparatus for semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980317 |