JP2001053601A - 位相同期発振回路 - Google Patents
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
Abstract
(57)【要約】
【課題】 ＰＬＬ回路の安定動作を損なうことなくロッ
ク時間を短縮する。 【解決手段】 ＰＬＬ回路１１は、第１ディジタル位相
比較器１３と、これよりも不感帯の広い第２ディジタル
位相比較器１５とを有する。よって、第１ディジタル位
相比較器および第２ディジタル位相比較器から出力され
る誤差信号は、位相差が大きい場合および小さい場合に
異なる組合せで出力される。したがって、これらの誤差
信号を用いてチャージポンプ回路１７を駆動することに
より、ＰＬＬ回路のループ時定数を位相差に応じて制御
することができる。
ク時間を短縮する。 【解決手段】 ＰＬＬ回路１１は、第１ディジタル位相
比較器１３と、これよりも不感帯の広い第２ディジタル
位相比較器１５とを有する。よって、第１ディジタル位
相比較器および第２ディジタル位相比較器から出力され
る誤差信号は、位相差が大きい場合および小さい場合に
異なる組合せで出力される。したがって、これらの誤差
信号を用いてチャージポンプ回路１７を駆動することに
より、ＰＬＬ回路のループ時定数を位相差に応じて制御
することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、位相同期発振回
路に関する。
路に関する。
【０００２】
【従来の技術】従来、位相同期発振回路（以下、ＰＬＬ
回路と略称する。）が、標準信号発生器や同調回路とし
て携帯電話やＣＰＵなどに幅広く利用されている。ＰＬ
Ｌ回路によれば、周波数または位相の安定した発振信号
が出力できる。
回路と略称する。）が、標準信号発生器や同調回路とし
て携帯電話やＣＰＵなどに幅広く利用されている。ＰＬ
Ｌ回路によれば、周波数または位相の安定した発振信号
が出力できる。
【０００３】従来の典型的なＰＬＬ回路では、位相比較
器、チャージポンプ回路、ループフィルタおよび電圧制
御発振器（以下、ＶＣＯと称する。）が閉ループ回路を
構成している。所望の発振周波数の基準信号と、ＶＣＯ
の発振信号の一部である帰還信号とが入力されると、位
相比較器は基準信号および帰還信号の位相差に応じた誤
差信号（一般に差信号電圧とも言われる。）を出力す
る。チャージポンプ回路は、入力された誤差信号に基づ
いてループフィルタへ電流を流したりループフィルタか
ら電流を吸い込んだりすることにより、ループフィルタ
中のキャパシタの充電或いは放電をさせて制御電圧を発
生させる。この制御電圧は、ＶＣＯの制御端子に入力さ
れて発振信号の周波数（位相）を制御する。
器、チャージポンプ回路、ループフィルタおよび電圧制
御発振器（以下、ＶＣＯと称する。）が閉ループ回路を
構成している。所望の発振周波数の基準信号と、ＶＣＯ
の発振信号の一部である帰還信号とが入力されると、位
相比較器は基準信号および帰還信号の位相差に応じた誤
差信号（一般に差信号電圧とも言われる。）を出力す
る。チャージポンプ回路は、入力された誤差信号に基づ
いてループフィルタへ電流を流したりループフィルタか
ら電流を吸い込んだりすることにより、ループフィルタ
中のキャパシタの充電或いは放電をさせて制御電圧を発
生させる。この制御電圧は、ＶＣＯの制御端子に入力さ
れて発振信号の周波数（位相）を制御する。
【０００４】
【発明が解決しようとする課題】通常のＰＬＬ回路で
は、発振信号は、減衰振動しながら基準信号に収束し
て、やがてロックされる。ロックに要する時間（以下、
ロック時間と称する。）は、ＰＬＬ回路のループ時定数
に依存する。例えば、高速で発振周波数を切り替えたい
場合、ロック時間を短くすなわち閉ループの時定数を小
さくする必要がある。
は、発振信号は、減衰振動しながら基準信号に収束し
て、やがてロックされる。ロックに要する時間（以下、
ロック時間と称する。）は、ＰＬＬ回路のループ時定数
に依存する。例えば、高速で発振周波数を切り替えたい
場合、ロック時間を短くすなわち閉ループの時定数を小
さくする必要がある。
【０００５】しかしながら、周知のごとく、ループ時定
数がある程度の大きさを有しない場合、長時間経過後で
あってもロック状態にならずＰＬＬ回路の動作は不安定
となる。すなわち、ロック時間の短縮と、動作安定性を
向上させることとは互いにトレードオフの関係にある。
よって、単純にループ時定数を小さくしたのでは、ＰＬ
Ｌ回路の動作安定性が損なわれる。
数がある程度の大きさを有しない場合、長時間経過後で
あってもロック状態にならずＰＬＬ回路の動作は不安定
となる。すなわち、ロック時間の短縮と、動作安定性を
向上させることとは互いにトレードオフの関係にある。
よって、単純にループ時定数を小さくしたのでは、ＰＬ
Ｌ回路の動作安定性が損なわれる。
【０００６】そのため、ＰＬＬ回路の動作安定性を損な
うことなくロック時間を短縮でき、かつ、容易に設計で
きるＰＬＬ回路が望まれていた。
うことなくロック時間を短縮でき、かつ、容易に設計で
きるＰＬＬ回路が望まれていた。
【０００７】
【課題を解決するための手段】したがって、この目的の
達成を図るため、この発明のＰＬＬ回路は、基準信号お
よび帰還信号が入力されるとこれらの位相差に依存した
第１誤差信号を出力する第１ティジタル位相比較器と、
第１ディジタル位相比較器に比べて広い不感帯を有しか
つ基準信号および帰還信号が入力されるとこれらの位相
差に依存した第２誤差信号を出力する第２ディジタル位
相比較器と、第１誤差信号および第２誤差信号に基づい
て駆動して出力電流を発生するチャージポンプ回路と、
この出力電流を積分することによって制御電圧を出力す
るループフィルタと、制御電圧によって制御されかつ発
振信号を帰還信号として出力する電圧制御発振器とを具
える。
達成を図るため、この発明のＰＬＬ回路は、基準信号お
よび帰還信号が入力されるとこれらの位相差に依存した
第１誤差信号を出力する第１ティジタル位相比較器と、
第１ディジタル位相比較器に比べて広い不感帯を有しか
つ基準信号および帰還信号が入力されるとこれらの位相
差に依存した第２誤差信号を出力する第２ディジタル位
相比較器と、第１誤差信号および第２誤差信号に基づい
て駆動して出力電流を発生するチャージポンプ回路と、
この出力電流を積分することによって制御電圧を出力す
るループフィルタと、制御電圧によって制御されかつ発
振信号を帰還信号として出力する電圧制御発振器とを具
える。
【０００８】なお、ここでいう不感帯（ｄｅａｄ ｚｏ
ｎｅ）とは、ディジタル位相比較器内における信号の伝
搬遅延によって生じる帯域であって、誤差信号を実質的
に出力しない程度に小さい位相差の帯域を意味する。言
い換えると、不感帯に含まれる程度に位相差が小さい場
合、誤差信号は実質的に出力されない。例えば、この伝
搬遅延は、信号がディジタル位相比較器の構成素子の容
量を充電するのに僅かな時間を要するために発生する。
また、誤差信号によって例えばトランジスタを駆動する
際、このトランジスタのゲート容量をしきい値電圧まで
充電できない誤差信号であれば、誤差信号は実質的に出
力されていないと見なせる。近年のＰＬＬ回路技術で
は、このような不感帯を積極的に減少させる傾向にあ
り、不感帯を実質的に有しない位相比較器が広く用いら
れている。
ｎｅ）とは、ディジタル位相比較器内における信号の伝
搬遅延によって生じる帯域であって、誤差信号を実質的
に出力しない程度に小さい位相差の帯域を意味する。言
い換えると、不感帯に含まれる程度に位相差が小さい場
合、誤差信号は実質的に出力されない。例えば、この伝
搬遅延は、信号がディジタル位相比較器の構成素子の容
量を充電するのに僅かな時間を要するために発生する。
また、誤差信号によって例えばトランジスタを駆動する
際、このトランジスタのゲート容量をしきい値電圧まで
充電できない誤差信号であれば、誤差信号は実質的に出
力されていないと見なせる。近年のＰＬＬ回路技術で
は、このような不感帯を積極的に減少させる傾向にあ
り、不感帯を実質的に有しない位相比較器が広く用いら
れている。
【０００９】それに対して、この発明のＰＬＬ回路は、
不感帯が異なる少なくとも二つのディジタル位相比較
器、すなわち不感帯の狭い第１ディジタル位相比較器
と、それに比べて不感帯の広い第２ディジタル位相比較
器とを有するため、位相差が大きい場合には第１ディジ
タル位相比較器および第２ディジタル位相比較器が能動
となって第１誤差信号および第２誤差信号を出力し、位
相差が小さい場合には第１ディジタル位相比較器が能動
となって第１誤差信号を出力する。よって、これら誤差
信号を利用してチャージポンプ回路を駆動させれば、位
相差の大小に応じてＰＬＬ回路のループ時定数を変化さ
せることができる。したがって、この発明のＰＬＬ回路
によれば、動作安定性を損なうことなくロック時間を短
縮することができる。
不感帯が異なる少なくとも二つのディジタル位相比較
器、すなわち不感帯の狭い第１ディジタル位相比較器
と、それに比べて不感帯の広い第２ディジタル位相比較
器とを有するため、位相差が大きい場合には第１ディジ
タル位相比較器および第２ディジタル位相比較器が能動
となって第１誤差信号および第２誤差信号を出力し、位
相差が小さい場合には第１ディジタル位相比較器が能動
となって第１誤差信号を出力する。よって、これら誤差
信号を利用してチャージポンプ回路を駆動させれば、位
相差の大小に応じてＰＬＬ回路のループ時定数を変化さ
せることができる。したがって、この発明のＰＬＬ回路
によれば、動作安定性を損なうことなくロック時間を短
縮することができる。
【００１０】また、第１ディジタル位相比較器が主にロ
ック時間の短縮に寄与し、第２ディジタル位相比較器が
主に動作安定性に寄与するため、ロック時間短縮および
動作安定性のそれぞれを個別に考慮してＰＬＬ回路が設
計できる。よって、この発明のＰＬＬ回路では容易に設
計を行うことができる。
ック時間の短縮に寄与し、第２ディジタル位相比較器が
主に動作安定性に寄与するため、ロック時間短縮および
動作安定性のそれぞれを個別に考慮してＰＬＬ回路が設
計できる。よって、この発明のＰＬＬ回路では容易に設
計を行うことができる。
【００１１】また、この発明の実施に当たり、より好適
には、次のような構成とするのがよい。この構成では、
前述のチャージポンプ回路が、ループフィルタに接続さ
れた出力端と、電位の高い高定電位端と、電位の低い低
定電位端とを有する。このチャージポンプ回路は、第１
誤差信号の入力によって第１駆動状態となり、かつ、第
１誤差信号および第２誤差信号の入力によって第２駆動
状態となる。更に、このチャージポンプ回路において、
第１駆動状態における出力端と、高定電位端または低定
電位端の一方の定電位端との間のインピーダンスが、第
２駆動状態における出力端と当該一方の定電位端との間
のインピーダンスよりも大きいことが望ましい。
には、次のような構成とするのがよい。この構成では、
前述のチャージポンプ回路が、ループフィルタに接続さ
れた出力端と、電位の高い高定電位端と、電位の低い低
定電位端とを有する。このチャージポンプ回路は、第１
誤差信号の入力によって第１駆動状態となり、かつ、第
１誤差信号および第２誤差信号の入力によって第２駆動
状態となる。更に、このチャージポンプ回路において、
第１駆動状態における出力端と、高定電位端または低定
電位端の一方の定電位端との間のインピーダンスが、第
２駆動状態における出力端と当該一方の定電位端との間
のインピーダンスよりも大きいことが望ましい。
【００１２】このように構成すれば、ＰＬＬ回路のルー
プ時定数は、位相差が小さいときに大きくなり、位相差
が大きいときに小さくなる。よって、このＰＬＬ回路に
よれば、第２駆動状態で急速に発振信号を変化させ、第
１駆動状態で緩やかに位相差を小さくする制御が可能と
なる。したがって、動作安定性を損なうことなくロック
時間を短縮することができる。
プ時定数は、位相差が小さいときに大きくなり、位相差
が大きいときに小さくなる。よって、このＰＬＬ回路に
よれば、第２駆動状態で急速に発振信号を変化させ、第
１駆動状態で緩やかに位相差を小さくする制御が可能と
なる。したがって、動作安定性を損なうことなくロック
時間を短縮することができる。
【００１３】また、この発明の実施に当たり、典型的に
は、前述の第１誤差信号は第１チャージアップ信号およ
び第１チャージダウン信号からなり、第２誤差信号は第
２チャージアップ信号および第２チャージダウン信号か
らなり、および、チャージポンプ回路は、第１チャージ
アップ信号によって制御される第１ｐ型トランジスタ
と、第１チャージダウン信号によって制御される第１ｎ
型トランジスタと、第２チャージアップ信号によって制
御される第２ｐ型トランジスタと、第２チャージダウン
信号によって制御される第２ｎ型トランジスタとを有す
るのが望ましい。
は、前述の第１誤差信号は第１チャージアップ信号およ
び第１チャージダウン信号からなり、第２誤差信号は第
２チャージアップ信号および第２チャージダウン信号か
らなり、および、チャージポンプ回路は、第１チャージ
アップ信号によって制御される第１ｐ型トランジスタ
と、第１チャージダウン信号によって制御される第１ｎ
型トランジスタと、第２チャージアップ信号によって制
御される第２ｐ型トランジスタと、第２チャージダウン
信号によって制御される第２ｎ型トランジスタとを有す
るのが望ましい。
【００１４】また、この発明の実施に当たり、より好適
には、第２ディジタル位相比較器が不感帯を広くするた
めの遅延素子を有するのが望ましい。
には、第２ディジタル位相比較器が不感帯を広くするた
めの遅延素子を有するのが望ましい。
【００１５】このように遅延素子を用いて不感帯を形成
すれば、遅延時間が精度良く設定できる。よって、不感
帯の広さを厳密にかつ容易に設定することができる。
すれば、遅延時間が精度良く設定できる。よって、不感
帯の広さを厳密にかつ容易に設定することができる。
【００１６】
【発明の実施の形態】以下、図を参照して、この発明の
ＰＬＬ回路の実施の形態につき説明する。なお、この説
明に用いる各図は、この発明を理解できる程度に、各構
成成分やそれらの接続関係を概略的に示してあるに過ぎ
ない。また、各図において同様な構成成分については、
同一の番号を付して示し、その重複する説明を省略する
ことがある。また、以下で述べる数値条件等はこの発明
の範囲内の一例に過ぎない。
ＰＬＬ回路の実施の形態につき説明する。なお、この説
明に用いる各図は、この発明を理解できる程度に、各構
成成分やそれらの接続関係を概略的に示してあるに過ぎ
ない。また、各図において同様な構成成分については、
同一の番号を付して示し、その重複する説明を省略する
ことがある。また、以下で述べる数値条件等はこの発明
の範囲内の一例に過ぎない。
【００１７】図１は、この発明の実施の形態のＰＬＬ回
路の主な構成成分を示すブロック図である。図１に示す
ＰＬＬ回路１１は、基準信号および帰還信号が入力され
ると第１誤差信号ｕｐ１およびｄｎ１を出力する第１デ
ィジタル位相比較器１３と、基準信号および帰還信号が
入力されると第２誤差信号ｕｐ２およびｄｎ２を出力す
る第２ディジタル位相比較器１５と、第１誤差信号ｕｐ
１およびｄｎ１と第２誤差信号ｕｐ２およびｄｎ２とに
基づいて駆動するチャージポンプ回路１７と、チャージ
ポンプ回路１７の出力電流を積分することによって制御
電圧を発生するループフィルタ１９と、制御電圧によっ
て制御されるＶＣＯ２１とを具える。
路の主な構成成分を示すブロック図である。図１に示す
ＰＬＬ回路１１は、基準信号および帰還信号が入力され
ると第１誤差信号ｕｐ１およびｄｎ１を出力する第１デ
ィジタル位相比較器１３と、基準信号および帰還信号が
入力されると第２誤差信号ｕｐ２およびｄｎ２を出力す
る第２ディジタル位相比較器１５と、第１誤差信号ｕｐ
１およびｄｎ１と第２誤差信号ｕｐ２およびｄｎ２とに
基づいて駆動するチャージポンプ回路１７と、チャージ
ポンプ回路１７の出力電流を積分することによって制御
電圧を発生するループフィルタ１９と、制御電圧によっ
て制御されるＶＣＯ２１とを具える。
【００１８】なお、実施の形態では、特に第１誤差信号
を第１チャージアップ信号ｕｐ１および第１チャージダ
ウン信号ｄｎ１とし、第２誤差信号を第２チャージアッ
プ信号ｕｐ２および第２チャージダウン信号ｄｎ２とし
ている。
を第１チャージアップ信号ｕｐ１および第１チャージダ
ウン信号ｄｎ１とし、第２誤差信号を第２チャージアッ
プ信号ｕｐ２および第２チャージダウン信号ｄｎ２とし
ている。
【００１９】ループフィルタ１９は、例えば、キャパシ
タを有する公知のループフィルタである。チャージポン
プ回路１７の出力電流によってキャパシタの蓄積電荷を
増減させて電圧を昇降させることにより、ループフィル
タは制御電圧を発生する。
タを有する公知のループフィルタである。チャージポン
プ回路１７の出力電流によってキャパシタの蓄積電荷を
増減させて電圧を昇降させることにより、ループフィル
タは制御電圧を発生する。
【００２０】ＶＣＯ２１は、制御電圧に応じて周波数成
分を制御して発振信号を出力する。この発振信号の一部
が帰還信号となり、帰還信号および基準信号は第１ディ
ジタル位相比較器１３および第２ディジタル位相比較器
１５の双方にそれぞれ入力される。このＶＣＯ２１とし
て自走発振型或いは非自走発振型のＶＣＯ、若しくはそ
の他の公知のＶＣＯが利用できる。
分を制御して発振信号を出力する。この発振信号の一部
が帰還信号となり、帰還信号および基準信号は第１ディ
ジタル位相比較器１３および第２ディジタル位相比較器
１５の双方にそれぞれ入力される。このＶＣＯ２１とし
て自走発振型或いは非自走発振型のＶＣＯ、若しくはそ
の他の公知のＶＣＯが利用できる。
【００２１】このＰＬＬ回路１１の特徴の一つは、第２
ディジタル位相比較器１５が、第１ディジタル位相比較
器１３の不感帯よりも広い不感帯を有する点にある。よ
って、位相差が大きい場合および小さい場合において、
誤差信号は異なる組合せで出力される。すなわち、位相
差が大きい場合には第１誤差信号および第２誤差信号が
出力され、位相差が小さい場合には第１誤差信号のみが
出力される。
ディジタル位相比較器１５が、第１ディジタル位相比較
器１３の不感帯よりも広い不感帯を有する点にある。よ
って、位相差が大きい場合および小さい場合において、
誤差信号は異なる組合せで出力される。すなわち、位相
差が大きい場合には第１誤差信号および第２誤差信号が
出力され、位相差が小さい場合には第１誤差信号のみが
出力される。
【００２２】もちろん、チャージポンプ回路の回路構成
によっては、チャージアップ信号やチャージダウン信号
の正信号や反転信号を用いる場合がある。なお、図１の
ＰＬＬ回路１１は２つのディジタル位相比較器１３およ
び１５を具えるが、３つ以上のディジタル位相比較器を
具えてもよい。
によっては、チャージアップ信号やチャージダウン信号
の正信号や反転信号を用いる場合がある。なお、図１の
ＰＬＬ回路１１は２つのディジタル位相比較器１３およ
び１５を具えるが、３つ以上のディジタル位相比較器を
具えてもよい。
【００２３】チャージポンプ回路１７は、このように位
相差の大小を反映した第１誤差信号および第２誤差信号
によって駆動される。このチャージポンプ回路１７は、
第１誤差信号のみが入力された場合には第１駆動状態と
なり、第１誤差信号および第２誤差信号が入力された場
合には第２駆動状態となる。位相差が小さいとき第１誤
差信号のみが入力されるため、チャージポンプ回路１７
はこの第１駆動状態でＰＬＬ回路のループ時定数が大き
くなるように設計される。位相差が大きいとき第１誤差
信号および第２誤差信号が入力されるため、チャージポ
ンプ回路１７は第２駆動状態でＰＬＬ回路のループ時定
数が小さくなるように設計される。
相差の大小を反映した第１誤差信号および第２誤差信号
によって駆動される。このチャージポンプ回路１７は、
第１誤差信号のみが入力された場合には第１駆動状態と
なり、第１誤差信号および第２誤差信号が入力された場
合には第２駆動状態となる。位相差が小さいとき第１誤
差信号のみが入力されるため、チャージポンプ回路１７
はこの第１駆動状態でＰＬＬ回路のループ時定数が大き
くなるように設計される。位相差が大きいとき第１誤差
信号および第２誤差信号が入力されるため、チャージポ
ンプ回路１７は第２駆動状態でＰＬＬ回路のループ時定
数が小さくなるように設計される。
【００２４】図２は、このように設計されたチャージポ
ンプ回路の構成例を示す回路図である。図２のチャージ
ポンプ回路３１は、例えば定電圧電源２３に接続された
高定電位端３３と、例えば接地された低定電位端３５
と、ループフィルタに接続された出力端３７と、第１チ
ャージアップ信号ｕｐ１によって制御される第１ｐ型ト
ランジスタ３９と、第１チャージダウン信号ｄｎ１によ
って制御される第１ｎ型トランジスタ４１と、第２チャ
ージアップ信号ｕｐ２によって制御される第２ｐ型トラ
ンジスタ４３と、第２チャージダウン信号ｄｎ２によっ
て制御される第２ｎ型トランジスタ４５とを有する。な
お、第１ｐ型トランジスタ３９、第１ｎ型トランジスタ
４１、第２ｐ型トランジスタ４３および第２ｎ型トラン
ジスタ４５としては、例えば、導通または非導通の２つ
の状態をとるスイッチトランジスタが用いられる。
ンプ回路の構成例を示す回路図である。図２のチャージ
ポンプ回路３１は、例えば定電圧電源２３に接続された
高定電位端３３と、例えば接地された低定電位端３５
と、ループフィルタに接続された出力端３７と、第１チ
ャージアップ信号ｕｐ１によって制御される第１ｐ型ト
ランジスタ３９と、第１チャージダウン信号ｄｎ１によ
って制御される第１ｎ型トランジスタ４１と、第２チャ
ージアップ信号ｕｐ２によって制御される第２ｐ型トラ
ンジスタ４３と、第２チャージダウン信号ｄｎ２によっ
て制御される第２ｎ型トランジスタ４５とを有する。な
お、第１ｐ型トランジスタ３９、第１ｎ型トランジスタ
４１、第２ｐ型トランジスタ４３および第２ｎ型トラン
ジスタ４５としては、例えば、導通または非導通の２つ
の状態をとるスイッチトランジスタが用いられる。
【００２５】このチャージポンプ回路３１では、第１ｐ
型トランジスタ３９および抵抗Ｒ1が高定電位端３３お
よび出力端３７間に直列に配置され、第１ｎ型トランジ
スタ４１および抵抗Ｒ2 が低定電位端３５および出力端
３７間に直列に配置され、第２ｐ型トランジスタ４３お
よび抵抗Ｒ3 が高定電位端３３および出力端３７間に直
列配置され、第２ｎ型トランジスタ４５および抵抗Ｒ4
が低定電位端３５および出力端３７間に直列に配置され
る。なお、図２のチャージポンプ回路の駆動状態につい
ては、後述のＰＬＬ回路の動作説明と同時に説明する。
型トランジスタ３９および抵抗Ｒ1が高定電位端３３お
よび出力端３７間に直列に配置され、第１ｎ型トランジ
スタ４１および抵抗Ｒ2 が低定電位端３５および出力端
３７間に直列に配置され、第２ｐ型トランジスタ４３お
よび抵抗Ｒ3 が高定電位端３３および出力端３７間に直
列配置され、第２ｎ型トランジスタ４５および抵抗Ｒ4
が低定電位端３５および出力端３７間に直列に配置され
る。なお、図２のチャージポンプ回路の駆動状態につい
ては、後述のＰＬＬ回路の動作説明と同時に説明する。
【００２６】図３は、ループフィルタの構成例を示す回
路図である。図３（Ａ）にはラグリードフィルタ型、図
３（Ｂ）にはアクティブフィルタ型のループフィルタを
示す。各図には最も簡単なループフィルタの回路構成を
示してある。
路図である。図３（Ａ）にはラグリードフィルタ型、図
３（Ｂ）にはアクティブフィルタ型のループフィルタを
示す。各図には最も簡単なループフィルタの回路構成を
示してある。
【００２７】図３（Ａ）のループフィルタ５１は、チャ
ージポンプ回路からの出力電流が入力される入力端５３
と、ＶＣＯへ制御電圧を出力する出力端５５と、接地お
よび入力端５３間に接続された、キャパシタ５７および
抵抗５９の直列回路とを有する。一方、図３（Ｂ）のル
ープフィルタ６１は、チャージポンプ回路からの出力信
号が入力される入力端５３と、ＶＣＯへ制御電圧を出力
する出力端５５と、入力端５３および出力端５５間に配
置された増幅器６３と、増幅器６３に対して並列に配置
された、キャパシタ６５および抵抗６７の直列回路とを
有する。
ージポンプ回路からの出力電流が入力される入力端５３
と、ＶＣＯへ制御電圧を出力する出力端５５と、接地お
よび入力端５３間に接続された、キャパシタ５７および
抵抗５９の直列回路とを有する。一方、図３（Ｂ）のル
ープフィルタ６１は、チャージポンプ回路からの出力信
号が入力される入力端５３と、ＶＣＯへ制御電圧を出力
する出力端５５と、入力端５３および出力端５５間に配
置された増幅器６３と、増幅器６３に対して並列に配置
された、キャパシタ６５および抵抗６７の直列回路とを
有する。
【００２８】図３の各図に示すように、ループフィルタ
５１および６１は、チャージポンプ回路の出力電流によ
ってキャパシタ５７および６５を充電或いは放電させる
ことにより、制御電圧を発生させる。アクティブ型のフ
ィルタであるループフィルタ６１では、ラグリード型の
ループフィルタ５１よりも高いフィルタ特性が得られ
る。また、ラグリード型やアクティブ型以外にも、様々
な構造のループフィルタが適用可能である。
５１および６１は、チャージポンプ回路の出力電流によ
ってキャパシタ５７および６５を充電或いは放電させる
ことにより、制御電圧を発生させる。アクティブ型のフ
ィルタであるループフィルタ６１では、ラグリード型の
ループフィルタ５１よりも高いフィルタ特性が得られ
る。また、ラグリード型やアクティブ型以外にも、様々
な構造のループフィルタが適用可能である。
【００２９】図４および図５は、実施の形態のＰＬＬ回
路の駆動中における各部の出力信号を模式的に示す図で
ある。これらの図において、横軸方向が時間方向を示
し、縦軸方向が電圧レベル（能動或いは非能動の二値）
を示している。図４および図５では、第１ディジタル位
相比較器１３および第２ディジタル位相比較器１５の出
力信号が示されている。以下、図４および図５を参照し
て実施の形態のＰＬＬ回路の動作につき説明する。な
お、ここでは基準信号および帰還信号がパルス信号であ
り、各パルス信号が降下し始める時間を比較し、その時
間差に応じたパルス幅の誤差信号を出力するディジタル
位相比較器を用いた例につき説明する。
路の駆動中における各部の出力信号を模式的に示す図で
ある。これらの図において、横軸方向が時間方向を示
し、縦軸方向が電圧レベル（能動或いは非能動の二値）
を示している。図４および図５では、第１ディジタル位
相比較器１３および第２ディジタル位相比較器１５の出
力信号が示されている。以下、図４および図５を参照し
て実施の形態のＰＬＬ回路の動作につき説明する。な
お、ここでは基準信号および帰還信号がパルス信号であ
り、各パルス信号が降下し始める時間を比較し、その時
間差に応じたパルス幅の誤差信号を出力するディジタル
位相比較器を用いた例につき説明する。
【００３０】ここで、第１ディジタル位相比較器１３が
位相差−τ1 からτ1 の範囲の不感帯を有し、第２ディ
ジタル位相比較器１５が位相差−τ2 からτ2 の範囲の
不感帯を有し、および、τ1 ＜τ2 （ただし、０＜τ
1 、τ2 ）であるとする。また、帰還信号および基準信
号の位相差をδで示し、帰還信号が基準信号よりも進ん
でいる状態がδ＞０に対応すると仮定する。よって、図
４（Ａ）が−τ2 ＜δ＜−τ1 の場合、図４（Ｂ）がτ
1 ＜δ＜τ2 の場合、図５（Ａ）がδ＜−τ2 の場合お
よび図５（Ｂ）がτ2 ＜δの場合の出力信号をそれぞれ
示すことになる。
位相差−τ1 からτ1 の範囲の不感帯を有し、第２ディ
ジタル位相比較器１５が位相差−τ2 からτ2 の範囲の
不感帯を有し、および、τ1 ＜τ2 （ただし、０＜τ
1 、τ2 ）であるとする。また、帰還信号および基準信
号の位相差をδで示し、帰還信号が基準信号よりも進ん
でいる状態がδ＞０に対応すると仮定する。よって、図
４（Ａ）が−τ2 ＜δ＜−τ1 の場合、図４（Ｂ）がτ
1 ＜δ＜τ2 の場合、図５（Ａ）がδ＜−τ2 の場合お
よび図５（Ｂ）がτ2 ＜δの場合の出力信号をそれぞれ
示すことになる。
【００３１】図４（Ａ）に示すように、帰還信号が基準
信号よりも遅れておりその位相差の絶対値が小さい場合
（すなわち位相差δが−τ2 ＜δ＜−τ1 の場合）に
は、第１ディジタル位相比較器１３が能動となりかつ第
２ディジタル位相比較器１５が非能動となる。よって、
第１チャージダウン信号ｄｎ１のみが出力される。
信号よりも遅れておりその位相差の絶対値が小さい場合
（すなわち位相差δが−τ2 ＜δ＜−τ1 の場合）に
は、第１ディジタル位相比較器１３が能動となりかつ第
２ディジタル位相比較器１５が非能動となる。よって、
第１チャージダウン信号ｄｎ１のみが出力される。
【００３２】この場合、図２のチャージポンプ回路３１
では、第１ｎ型トランジスタ４１が能動となりかつ第１
ｐ型トランジスタ３９、第２ｐ型トランジスタ４３およ
び第２ｎ型トランジスタ４５が非能動となる。したがっ
て、高定電位端３３および出力端３７間のインピーダン
スはＲ1 となる。
では、第１ｎ型トランジスタ４１が能動となりかつ第１
ｐ型トランジスタ３９、第２ｐ型トランジスタ４３およ
び第２ｎ型トランジスタ４５が非能動となる。したがっ
て、高定電位端３３および出力端３７間のインピーダン
スはＲ1 となる。
【００３３】また、図４（Ｂ）に示すように、帰還信号
が基準信号よりも進んでおりその位相差の絶対値が小さ
い場合（すなわち位相差δがτ1 ＜δ＜τ2 の場合）に
は、第１ディジタル位相比較器１３が能動となりかつ第
２ディジタル位相比較器１５が非能動となる。よって、
第１チャージアップ信号ｕｐ１のみが出力される。
が基準信号よりも進んでおりその位相差の絶対値が小さ
い場合（すなわち位相差δがτ1 ＜δ＜τ2 の場合）に
は、第１ディジタル位相比較器１３が能動となりかつ第
２ディジタル位相比較器１５が非能動となる。よって、
第１チャージアップ信号ｕｐ１のみが出力される。
【００３４】この場合、図２のチャージポンプ回路３１
では、第１ｐ型トランジスタ３９が能動となりかつ第１
ｎ型トランジスタ４１、第２ｐ型トランジスタ４３およ
び第２ｎ型トランジスタ４５が非能動となる。したがっ
て、低定電位端３５および出力端３７間のインピーダン
スはＲ2 となる。
では、第１ｐ型トランジスタ３９が能動となりかつ第１
ｎ型トランジスタ４１、第２ｐ型トランジスタ４３およ
び第２ｎ型トランジスタ４５が非能動となる。したがっ
て、低定電位端３５および出力端３７間のインピーダン
スはＲ2 となる。
【００３５】また、図５（Ａ）に示すように、帰還信号
が基準信号よりも遅れておりその位相差の絶対値が大き
い場合（すなわち位相差δがδ＜−τ2 の場合）には、
第１ディジタル位相比較器１３および第２ディジタル位
相比較器１５が能動となる。よって、第１チャージダウ
ン信号ｄｎ１および第２チャージダウン信号ｄｎ２が出
力される。
が基準信号よりも遅れておりその位相差の絶対値が大き
い場合（すなわち位相差δがδ＜−τ2 の場合）には、
第１ディジタル位相比較器１３および第２ディジタル位
相比較器１５が能動となる。よって、第１チャージダウ
ン信号ｄｎ１および第２チャージダウン信号ｄｎ２が出
力される。
【００３６】この場合、図２のチャージポンプ回路３１
では、第１ｎ型トランジスタ４１および第２ｎ型トラン
ジスタ４５が能動となりかつ第１ｐ型トランジスタ３９
および第２ｐ型トランジスタ４３は非能動となる。した
がって、高定電位端３３および出力端３７間のインピー
ダンスはＲ1 Ｒ3 ／（Ｒ1 ＋Ｒ3 ）となる。
では、第１ｎ型トランジスタ４１および第２ｎ型トラン
ジスタ４５が能動となりかつ第１ｐ型トランジスタ３９
および第２ｐ型トランジスタ４３は非能動となる。した
がって、高定電位端３３および出力端３７間のインピー
ダンスはＲ1 Ｒ3 ／（Ｒ1 ＋Ｒ3 ）となる。
【００３７】また、図５（Ｂ）に示すように、帰還信号
が基準信号よりも進んでおりその位相差の絶対値が大き
い場合（すなわち位相差δがδ＞τ2 の場合）には、第
１ディジタル位相比較器１３および第２ディジタル位相
比較器１５が能動となる。よって、第１チャージアップ
信号ｕｐ１および第２チャージアップ信号ｕｐ２が出力
される。
が基準信号よりも進んでおりその位相差の絶対値が大き
い場合（すなわち位相差δがδ＞τ2 の場合）には、第
１ディジタル位相比較器１３および第２ディジタル位相
比較器１５が能動となる。よって、第１チャージアップ
信号ｕｐ１および第２チャージアップ信号ｕｐ２が出力
される。
【００３８】この場合、図２のチャージポンプ回路３１
では、第１ｐ型トランジスタ３９および第２ｐ型トラン
ジスタ４３が能動となりかつ第１ｎ型トランジスタ４１
および第２ｎ型トランジスタ４５が非能動となる。した
がって、低定電位端３５および出力端３７間のインピー
ダンスはＲ2 Ｒ4 ／（Ｒ2 ＋Ｒ4 ）となる。
では、第１ｐ型トランジスタ３９および第２ｐ型トラン
ジスタ４３が能動となりかつ第１ｎ型トランジスタ４１
および第２ｎ型トランジスタ４５が非能動となる。した
がって、低定電位端３５および出力端３７間のインピー
ダンスはＲ2 Ｒ4 ／（Ｒ2 ＋Ｒ4 ）となる。
【００３９】以上のように、図２のチャージポンプ回路
３１では、高定電位端３３および出力端３７間のインピ
ーダンスは、Ｒ1 ＞Ｒ1 Ｒ3 ／（Ｒ1 ＋Ｒ3 ）であるか
ら、第２駆動状態よりも第１駆動状態で高くなる。同様
に、低定電位端３５および出力端３７間のインピーダン
スは、Ｒ2 ＞Ｒ2 Ｒ4 ／（Ｒ2 ＋Ｒ4 ）であるから、第
２駆動状態よりも第１駆動状態で高い。したがって、チ
ャージポンプ回路３１の出力電流は第１駆動状態よりも
第２駆動状態で大きくなる。
３１では、高定電位端３３および出力端３７間のインピ
ーダンスは、Ｒ1 ＞Ｒ1 Ｒ3 ／（Ｒ1 ＋Ｒ3 ）であるか
ら、第２駆動状態よりも第１駆動状態で高くなる。同様
に、低定電位端３５および出力端３７間のインピーダン
スは、Ｒ2 ＞Ｒ2 Ｒ4 ／（Ｒ2 ＋Ｒ4 ）であるから、第
２駆動状態よりも第１駆動状態で高い。したがって、チ
ャージポンプ回路３１の出力電流は第１駆動状態よりも
第２駆動状態で大きくなる。
【００４０】なお、−τ2 ＜δ＜−τ1 の場合またはτ
1 ＜δ＜τ2 の場合でも、第２ディジタル位相比較器１
５は微小なパルス幅の誤差信号を出力することがある。
しかしながら、誤差信号が図２のトランジスタ３９、４
１、４３および４５のゲート容量をしきい値電圧まで充
電できない程度に小さいならば、誤差信号は出力されて
いないと見なせる。
1 ＜δ＜τ2 の場合でも、第２ディジタル位相比較器１
５は微小なパルス幅の誤差信号を出力することがある。
しかしながら、誤差信号が図２のトランジスタ３９、４
１、４３および４５のゲート容量をしきい値電圧まで充
電できない程度に小さいならば、誤差信号は出力されて
いないと見なせる。
【００４１】図６は、実施の形態のＰＬＬ回路における
ＶＣＯの制御電圧の時間変化を模式的に示す図である。
図６では、実施の形態のＰＬＬ回路の制御電圧を実線で
示し、比較のため従来構成のＰＬＬ回路の制御電圧を破
線で示す。
ＶＣＯの制御電圧の時間変化を模式的に示す図である。
図６では、実施の形態のＰＬＬ回路の制御電圧を実線で
示し、比較のため従来構成のＰＬＬ回路の制御電圧を破
線で示す。
【００４２】図６に示すように、従来構成のＰＬＬ回路
では、制御電圧が初期状態からロック状態となるまでキ
ャパシタの充電および放電によって緩やかに減衰振動し
ながら変化しロック状態に達する。
では、制御電圧が初期状態からロック状態となるまでキ
ャパシタの充電および放電によって緩やかに減衰振動し
ながら変化しロック状態に達する。
【００４３】それに対して、実施の形態のＰＬＬ回路に
よれば、位相差の大きい初期状態ではチャージポンプ回
路が第２駆動状態となり制御電圧は急速に収束する。そ
の後、位相差が小さくなるとチャージポンプ回路が第１
駆動状態となり、制御電圧は緩やかに制御される。よっ
て、図に示すように、初期状態から第１駆動状態に遷移
する瞬間にロック状態が達成されると考えた場合、実施
の形態のＰＬＬ回路のロック時間はｔ1 となる。一方、
従来構成ではロック時間はｔ2 となる。すなわち、実施
の形態のＰＬＬ回路によればロック時間をｔ2 からｔ1
へと短縮することができる。しかも、このＰＬＬ回路で
は、動作の安定性を実現する構成と、ロック時間を実現
する構成とを別々に考慮しつつ全体の回路構成を設計す
ることができる。したがって、動作安定性を損なうこと
なくロック時間を短縮でき、しかも容易に設計できるＰ
ＬＬ回路が実現できる。
よれば、位相差の大きい初期状態ではチャージポンプ回
路が第２駆動状態となり制御電圧は急速に収束する。そ
の後、位相差が小さくなるとチャージポンプ回路が第１
駆動状態となり、制御電圧は緩やかに制御される。よっ
て、図に示すように、初期状態から第１駆動状態に遷移
する瞬間にロック状態が達成されると考えた場合、実施
の形態のＰＬＬ回路のロック時間はｔ1 となる。一方、
従来構成ではロック時間はｔ2 となる。すなわち、実施
の形態のＰＬＬ回路によればロック時間をｔ2 からｔ1
へと短縮することができる。しかも、このＰＬＬ回路で
は、動作の安定性を実現する構成と、ロック時間を実現
する構成とを別々に考慮しつつ全体の回路構成を設計す
ることができる。したがって、動作安定性を損なうこと
なくロック時間を短縮でき、しかも容易に設計できるＰ
ＬＬ回路が実現できる。
【００４４】ところで、第１ディジタル位相比較器１３
の不感帯が広すぎると、ＰＬＬ回路１１の安定動作が損
なわれる場合がある。そのため、第１ディジタル位相比
較器１３は、ＰＬＬ回路１１の安定動作を維持できる程
度に狭い不感帯を有するのが望ましい。一方、第２ディ
ジタル位相比較器１５の不感帯は、第１駆動状態および
第２駆動状態間の遷移点を決定する。そのため、第２デ
ィジタル位相比較器１５は、所望の安定動作領域（第１
駆動状態となる位相差の範囲）が確保できる程度に広い
不感帯を有するのが望ましい。例えば、第１ディジタル
位相比較器１３および第２ディジタル位相比較器１５の
不感帯は、それぞれ±１０ピコ秒以内、±１００ピコ秒
以上とすればよい。
の不感帯が広すぎると、ＰＬＬ回路１１の安定動作が損
なわれる場合がある。そのため、第１ディジタル位相比
較器１３は、ＰＬＬ回路１１の安定動作を維持できる程
度に狭い不感帯を有するのが望ましい。一方、第２ディ
ジタル位相比較器１５の不感帯は、第１駆動状態および
第２駆動状態間の遷移点を決定する。そのため、第２デ
ィジタル位相比較器１５は、所望の安定動作領域（第１
駆動状態となる位相差の範囲）が確保できる程度に広い
不感帯を有するのが望ましい。例えば、第１ディジタル
位相比較器１３および第２ディジタル位相比較器１５の
不感帯は、それぞれ±１０ピコ秒以内、±１００ピコ秒
以上とすればよい。
【００４５】ところで、第２ディジタル位相比較器１５
は、第１ディジタル位相比較器１３の不感帯よりも広い
不感帯を有する必要がある。前述したように、不感帯は
ディジタル位相比較器中の信号の伝搬遅延によって発生
する。したがって、ディジタル位相比較器を構成するト
ランジスタのゲート容量を調節することにより、所望の
不感帯を有するディジタル位相比較器が実現できる。ま
た、ディジタル位相比較器の回路中に遅延素子を挿入し
て意図的に遅延を発生させることにより、所望の不感帯
を有するディジタル位相比較器が実現できる。
は、第１ディジタル位相比較器１３の不感帯よりも広い
不感帯を有する必要がある。前述したように、不感帯は
ディジタル位相比較器中の信号の伝搬遅延によって発生
する。したがって、ディジタル位相比較器を構成するト
ランジスタのゲート容量を調節することにより、所望の
不感帯を有するディジタル位相比較器が実現できる。ま
た、ディジタル位相比較器の回路中に遅延素子を挿入し
て意図的に遅延を発生させることにより、所望の不感帯
を有するディジタル位相比較器が実現できる。
【００４６】図７は、第１ディジタル位相比較器および
第２ディジタル位相比較器の具体的な構成例を示すＮＡ
ＮＤゲート回路図である。以下、図７を参照して、第１
ディジタル位相比較器および第２ディジタル位相比較器
につき説明する。
第２ディジタル位相比較器の具体的な構成例を示すＮＡ
ＮＤゲート回路図である。以下、図７を参照して、第１
ディジタル位相比較器および第２ディジタル位相比較器
につき説明する。
【００４７】図７（Ａ）には第１ディジタル位相比較器
の構成例を示す。図７（Ａ）の第１ディジタル位相比較
器７１は、２ＮＡＮＤゲート７３ｘおよび７３ｙと、３
ＮＡＮＤゲート７５ｘおよび７５ｙと、４ＮＡＮＤゲー
ト７７と、フリップフロップ７９ｘおよび７９ｙと、イ
ンバータ８１ｗ、８１ｘ、８１ｙおよび８１ｚとを有す
る（なお、２ＮＡＮＤなどは２入力などの反転論理積の
演算を示す。）。
の構成例を示す。図７（Ａ）の第１ディジタル位相比較
器７１は、２ＮＡＮＤゲート７３ｘおよび７３ｙと、３
ＮＡＮＤゲート７５ｘおよび７５ｙと、４ＮＡＮＤゲー
ト７７と、フリップフロップ７９ｘおよび７９ｙと、イ
ンバータ８１ｗ、８１ｘ、８１ｙおよび８１ｚとを有す
る（なお、２ＮＡＮＤなどは２入力などの反転論理積の
演算を示す。）。
【００４８】また、出力端ｕｐ、出力端ｕｐｂ、出力端
ｄｎおよび出力端ｄｎｂは、誤差信号を出力する端子で
ある。出力端ｕｐｂは、出力端ｕｐにインバータ８１ｘ
を介して接続されており出力端ｕｐの正信号に対する反
転信号を出力する。また、出力端ｄｎｂは、出力端ｄｎ
にインバータ８１ｚを介して接続されており出力端ｄｎ
の正信号に対する反転信号を出力する。そのため、例え
ば、第１チャージアップ信号を出力端ｕｐｂから取り出
し、第１チャージダウン信号を出力端ｄｎから取り出す
ことができる。
ｄｎおよび出力端ｄｎｂは、誤差信号を出力する端子で
ある。出力端ｕｐｂは、出力端ｕｐにインバータ８１ｘ
を介して接続されており出力端ｕｐの正信号に対する反
転信号を出力する。また、出力端ｄｎｂは、出力端ｄｎ
にインバータ８１ｚを介して接続されており出力端ｄｎ
の正信号に対する反転信号を出力する。そのため、例え
ば、第１チャージアップ信号を出力端ｕｐｂから取り出
し、第１チャージダウン信号を出力端ｄｎから取り出す
ことができる。
【００４９】一方、図７（Ｂ）は第２ディジタル位相比
較器の構成例を示すＮＡＮＤゲート回路図である。図７
（Ｂ）の第２ディジタル位相比較器８３は、２ＮＡＮＤ
ゲート７３ｘおよび７３ｙと、３ＮＡＮＤゲート７５ｘ
および７５ｙと、４ＮＡＮＤゲート７７と、フリップフ
ロップ７９ｘおよび７９ｙと、インバータ８１ｗ、８１
ｘ、８１ｙおよび８１ｚとを有する。
較器の構成例を示すＮＡＮＤゲート回路図である。図７
（Ｂ）の第２ディジタル位相比較器８３は、２ＮＡＮＤ
ゲート７３ｘおよび７３ｙと、３ＮＡＮＤゲート７５ｘ
および７５ｙと、４ＮＡＮＤゲート７７と、フリップフ
ロップ７９ｘおよび７９ｙと、インバータ８１ｗ、８１
ｘ、８１ｙおよび８１ｚとを有する。
【００５０】特に、第２ディジタル位相比較器８３は、
第１ディジタル位相比較器７１と異なり、２ＮＡＮＤゲ
ート７３ｘおよび３ＮＡＮＤゲート７５ｘの間に遅延素
子としての２段のインバータ８５ｗおよび８５ｘと、２
ＮＡＮＤゲート７３ｙおよび３ＮＡＮＤゲート７５ｙの
間に遅延素子としての２段のインバータ８５ｙおよび８
５ｚを有する。よって、３ＮＡＮＤゲート７５ｘの３つ
の入力端のうちインバータ８５ｘが接続された入力端、
或いは３ＮＡＮＤゲート７５ｙの３つの入力端のうちイ
ンバータ８５ｚが接続された入力端で、信号の反転する
タイミングが遅れる。したがって、基準信号および帰還
信号の反転するタイミングの差が小さい場合、３ＮＡＮ
Ｄゲート７５ｘおよび７５ｙの他の入力端における信号
が先に反転してしまう。その結果、タイミング差は検出
されなくなるため、第２ディジタル位相比較器８３には
不感帯が形成される。
第１ディジタル位相比較器７１と異なり、２ＮＡＮＤゲ
ート７３ｘおよび３ＮＡＮＤゲート７５ｘの間に遅延素
子としての２段のインバータ８５ｗおよび８５ｘと、２
ＮＡＮＤゲート７３ｙおよび３ＮＡＮＤゲート７５ｙの
間に遅延素子としての２段のインバータ８５ｙおよび８
５ｚを有する。よって、３ＮＡＮＤゲート７５ｘの３つ
の入力端のうちインバータ８５ｘが接続された入力端、
或いは３ＮＡＮＤゲート７５ｙの３つの入力端のうちイ
ンバータ８５ｚが接続された入力端で、信号の反転する
タイミングが遅れる。したがって、基準信号および帰還
信号の反転するタイミングの差が小さい場合、３ＮＡＮ
Ｄゲート７５ｘおよび７５ｙの他の入力端における信号
が先に反転してしまう。その結果、タイミング差は検出
されなくなるため、第２ディジタル位相比較器８３には
不感帯が形成される。
【００５１】このように遅延素子として２段のインバー
タを用いれば、遅延時間を精度良く設定できるため、不
感帯の広さを厳密にかつ容易に設定することができる。
よって、第１駆動状態および第２駆動状態の境界となる
べき位相差を厳密にかつ容易に設定することができる。
タを用いれば、遅延時間を精度良く設定できるため、不
感帯の広さを厳密にかつ容易に設定することができる。
よって、第１駆動状態および第２駆動状態の境界となる
べき位相差を厳密にかつ容易に設定することができる。
【００５２】以上説明した図示例のディジタル位相比較
器の形態以外にも様々な形態で、不感帯を調節すること
ができる。例えば、図７（Ｂ）の第２ディジタル位相比
較器８３から２段のインバータ８５ｗおよび８５ｘを取
り除くことによって不感帯は狭くなる。或いは、図７
（Ａ）の第１ディジタル位相比較器７１の４ＮＡＮＤゲ
ート７７の４つの入力端のうち、２ＮＡＮＤゲート７３
ｘに接続された入力端のトランジスタのゲート容量を小
さくすることにより、不感帯は狭くなる。
器の形態以外にも様々な形態で、不感帯を調節すること
ができる。例えば、図７（Ｂ）の第２ディジタル位相比
較器８３から２段のインバータ８５ｗおよび８５ｘを取
り除くことによって不感帯は狭くなる。或いは、図７
（Ａ）の第１ディジタル位相比較器７１の４ＮＡＮＤゲ
ート７７の４つの入力端のうち、２ＮＡＮＤゲート７３
ｘに接続された入力端のトランジスタのゲート容量を小
さくすることにより、不感帯は狭くなる。
【００５３】続いて、図８および図９を参照して、図２
のチャージポンプ回路と同様、実施の形態のＰＬＬ回路
に適用できるチャージポンプ回路の構成例につき説明す
る。
のチャージポンプ回路と同様、実施の形態のＰＬＬ回路
に適用できるチャージポンプ回路の構成例につき説明す
る。
【００５４】図８および図９は、チャージポンプ回路の
構成例を示す回路図である。図８および図９には、図２
と同様に、第１駆動状態における高（或いは低）電位の
定電位端および出力端間のインピーダンスを第２駆動状
態における高（或いは低）電位の定電位端および出力端
間のインピーダンスよりも高くしたチャージポンプ回路
を示してある。
構成例を示す回路図である。図８および図９には、図２
と同様に、第１駆動状態における高（或いは低）電位の
定電位端および出力端間のインピーダンスを第２駆動状
態における高（或いは低）電位の定電位端および出力端
間のインピーダンスよりも高くしたチャージポンプ回路
を示してある。
【００５５】図８（Ａ）には、図２の４つの抵抗Ｒ1 〜
抵抗Ｒ4 を２つの抵抗Ｒ1 および抵抗Ｒ2 で置き換えた
チャージポンプ回路の構成例を示す。このチャージポン
プ回路１０１は、高定電位端３３、低定電位端３５、出
力端３７、第１ｐ型トランジスタ３９、第１ｎ型トラン
ジスタ４１、第２ｐ型トランジスタ４３および第２ｎ型
トランジスタ４５を有しており、これらが図２と同様に
接続されて成る。
抵抗Ｒ4 を２つの抵抗Ｒ1 および抵抗Ｒ2 で置き換えた
チャージポンプ回路の構成例を示す。このチャージポン
プ回路１０１は、高定電位端３３、低定電位端３５、出
力端３７、第１ｐ型トランジスタ３９、第１ｎ型トラン
ジスタ４１、第２ｐ型トランジスタ４３および第２ｎ型
トランジスタ４５を有しており、これらが図２と同様に
接続されて成る。
【００５６】特に、チャージポンプ回路１０１では、第
１ｐ型トランジスタ３９、抵抗Ｒ1および抵抗Ｒ2 が高
電位端３３および出力端３７間に直列に配置され、第１
ｎ型トランジスタ４１、抵抗Ｒ1 および抵抗Ｒ2 が低電
位端３５および出力端３７間に直列に配置され、第２ｐ
型トランジスタ４３および抵抗Ｒ2 が高電位端３３およ
び出力端３７間に直列に配置され、第２ｎ型トランジス
タ４５および抵抗Ｒ2が低電位端３５および出力端３７
間に直列に配置される。
１ｐ型トランジスタ３９、抵抗Ｒ1および抵抗Ｒ2 が高
電位端３３および出力端３７間に直列に配置され、第１
ｎ型トランジスタ４１、抵抗Ｒ1 および抵抗Ｒ2 が低電
位端３５および出力端３７間に直列に配置され、第２ｐ
型トランジスタ４３および抵抗Ｒ2 が高電位端３３およ
び出力端３７間に直列に配置され、第２ｎ型トランジス
タ４５および抵抗Ｒ2が低電位端３５および出力端３７
間に直列に配置される。
【００５７】チャージポンプ回路１０１は、図２の構成
例に比べて少ない素子数で構成できるため好適である。
例に比べて少ない素子数で構成できるため好適である。
【００５８】図８（Ｂ）には、第２ｐ型トランジスタ４
３または第２ｎ型トランジスタ４５が能動となるとき、
第１ｐ型トランジスタ３９または第１ｎ型トランジスタ
４１は少なくとも能動状態にあることを利用したチャー
ジポンプ回路の構成例を示してある。図８（Ｂ）に示す
チャージポンプ回路１０３は、高定電位端３３、低定電
位端３５、出力端３７、第１ｐ型トランジスタ３９、第
１ｎ型トランジスタ４１、第２ｐ型トランジスタ４３お
よび第２ｎ型トランジスタ４５を有する。
３または第２ｎ型トランジスタ４５が能動となるとき、
第１ｐ型トランジスタ３９または第１ｎ型トランジスタ
４１は少なくとも能動状態にあることを利用したチャー
ジポンプ回路の構成例を示してある。図８（Ｂ）に示す
チャージポンプ回路１０３は、高定電位端３３、低定電
位端３５、出力端３７、第１ｐ型トランジスタ３９、第
１ｎ型トランジスタ４１、第２ｐ型トランジスタ４３お
よび第２ｎ型トランジスタ４５を有する。
【００５９】このチャージポンプ回路１０３では、第１
ｐ型トランジスタ３９および抵抗Ｒ1 が高定電位端３３
および出力端３７間に直列に配置され、第１ｎ型トラン
ジスタ４１および抵抗Ｒ1 が低定電位端３５および出力
端３７間に直列に配置され、抵抗Ｒ1 に並列に抵抗Ｒ2
および第２ｐ型トランジスタ４３の直列回路が挿入さ
れ、抵抗Ｒ1 に並列に抵抗Ｒ3 および第２ｎ型トランジ
スタ４５の直列回路が挿入されている。
ｐ型トランジスタ３９および抵抗Ｒ1 が高定電位端３３
および出力端３７間に直列に配置され、第１ｎ型トラン
ジスタ４１および抵抗Ｒ1 が低定電位端３５および出力
端３７間に直列に配置され、抵抗Ｒ1 に並列に抵抗Ｒ2
および第２ｐ型トランジスタ４３の直列回路が挿入さ
れ、抵抗Ｒ1 に並列に抵抗Ｒ3 および第２ｎ型トランジ
スタ４５の直列回路が挿入されている。
【００６０】よって、このチャージポンプ回路１０３
は、図２の構成例に比べて少ない素子数で構成できるた
め好適である。
は、図２の構成例に比べて少ない素子数で構成できるた
め好適である。
【００６１】図９の各図に示すチャージポンプ回路は、
図２および図８の構成例とは異なり、抵抗素子としてト
ランジスタを用いた構成例である。
図２および図８の構成例とは異なり、抵抗素子としてト
ランジスタを用いた構成例である。
【００６２】図９（Ａ）には、図２の４つの抵抗Ｒ1 〜
抵抗Ｒ4 をトランジスタで置き換えたチャージポンプ回
路を示してある。図９（Ａ）に示すチャージポンプ回路
１０５は、高定電位端３３、低定電位端３５、出力端３
７、第１ｐ型トランジスタ３９、第１ｎ型トランジスタ
４１、第２ｐ型トランジスタ４３および第２ｎ型トラン
ジスタ４５を有しており、これらが図２と同様に配置さ
れて成る。
抵抗Ｒ4 をトランジスタで置き換えたチャージポンプ回
路を示してある。図９（Ａ）に示すチャージポンプ回路
１０５は、高定電位端３３、低定電位端３５、出力端３
７、第１ｐ型トランジスタ３９、第１ｎ型トランジスタ
４１、第２ｐ型トランジスタ４３および第２ｎ型トラン
ジスタ４５を有しており、これらが図２と同様に配置さ
れて成る。
【００６３】このチャージポンプ回路１０５では、第１
ｐ型トランジスタ３９および抵抗用ｐ型トランジスタ１
０７が高定電位端３３および出力端３７間に直列に配置
され、第１ｎ型トランジスタ４１および抵抗用ｎ型トラ
ンジスタ１０９が低定電位端３５および出力端３７間に
直列に配置され、第２ｐ型トランジスタ４３および抵抗
用ｐ型トランジスタ１１１が高定電位端３３および出力
端３７間に直列に配置され、第２ｎ型トランジスタ４５
および抵抗用ｎ型トランジスタ１１３が低定電位端３５
および出力端３７間に直列に配置される。また、図中に
示すように、抵抗用ｐ型トランジスタ１０７および１１
１には同一のバイアス電圧Ｖ1 が印加されても良いが、
例えば、しきい値電圧を異ならせることによって抵抗用
ｐ型トランジスタ１０７および１１１で異なる抵抗値が
得られる。抵抗用ｎ型トランジスタ１０９および１１３
についても同様にして異なる抵抗値が得られる。
ｐ型トランジスタ３９および抵抗用ｐ型トランジスタ１
０７が高定電位端３３および出力端３７間に直列に配置
され、第１ｎ型トランジスタ４１および抵抗用ｎ型トラ
ンジスタ１０９が低定電位端３５および出力端３７間に
直列に配置され、第２ｐ型トランジスタ４３および抵抗
用ｐ型トランジスタ１１１が高定電位端３３および出力
端３７間に直列に配置され、第２ｎ型トランジスタ４５
および抵抗用ｎ型トランジスタ１１３が低定電位端３５
および出力端３７間に直列に配置される。また、図中に
示すように、抵抗用ｐ型トランジスタ１０７および１１
１には同一のバイアス電圧Ｖ1 が印加されても良いが、
例えば、しきい値電圧を異ならせることによって抵抗用
ｐ型トランジスタ１０７および１１１で異なる抵抗値が
得られる。抵抗用ｎ型トランジスタ１０９および１１３
についても同様にして異なる抵抗値が得られる。
【００６４】このチャージポンプ回路１０５によれば、
図２の抵抗Ｒ1 〜抵抗Ｒ4 に代えて抵抗用のトランジス
タ１０７、１０９、１１１および１１３が用いられる。
よって、小さい素子で抵抗を形成できるため、チャージ
ポンプ回路の小型化が図れる。
図２の抵抗Ｒ1 〜抵抗Ｒ4 に代えて抵抗用のトランジス
タ１０７、１０９、１１１および１１３が用いられる。
よって、小さい素子で抵抗を形成できるため、チャージ
ポンプ回路の小型化が図れる。
【００６５】図９（Ｂ）には、図９（Ａ）とほぼ同様の
構造を有するチャージポンプ回路を示してある。図９
（Ｂ）に示すチャージポンプ回路１１５は、高定電位端
３３、低定電位端３５、出力端３７、第１ｐ型トランジ
スタ３９、第１ｎ型トランジスタ４１、第２ｐ型トラン
ジスタ４３および第２ｎ型トランジスタ４５を有してお
り、これらが図２と同様に配置されて成る。
構造を有するチャージポンプ回路を示してある。図９
（Ｂ）に示すチャージポンプ回路１１５は、高定電位端
３３、低定電位端３５、出力端３７、第１ｐ型トランジ
スタ３９、第１ｎ型トランジスタ４１、第２ｐ型トラン
ジスタ４３および第２ｎ型トランジスタ４５を有してお
り、これらが図２と同様に配置されて成る。
【００６６】このチャージポンプ回路１１５では、抵抗
用ｐ型トランジスタ１０７および１１１と抵抗用ｎ型ト
ランジスタ１０９および１１３とが図９（Ａ）と同様に
接続されている。ただし、図９（Ｂ）の抵抗用トランジ
スタ１０７、１０９、１１１および１１３には、この記
載順にバイアス電圧Ｖ1 、Ｖ2 、Ｖ3 およびＶ4 が印加
されている。
用ｐ型トランジスタ１０７および１１１と抵抗用ｎ型ト
ランジスタ１０９および１１３とが図９（Ａ）と同様に
接続されている。ただし、図９（Ｂ）の抵抗用トランジ
スタ１０７、１０９、１１１および１１３には、この記
載順にバイアス電圧Ｖ1 、Ｖ2 、Ｖ3 およびＶ4 が印加
されている。
【００６７】このチャージポンプ回路１１５によれば、
図９（Ａ）の構成例とは異なり、各抵抗値をバイアス電
圧Ｖ1 〜Ｖ4 によって制御できる。よって、各抵抗用ト
ランジスタ１０７、１０９、１１１および１１３のしき
い値電圧を設定しておく必要がない。
図９（Ａ）の構成例とは異なり、各抵抗値をバイアス電
圧Ｖ1 〜Ｖ4 によって制御できる。よって、各抵抗用ト
ランジスタ１０７、１０９、１１１および１１３のしき
い値電圧を設定しておく必要がない。
【００６８】図９（Ｃ）には、誤差信号によってバイア
ス回路を駆動するチャージポンプ回路を示してある。図
９（Ｃ）のチャージポンプ回路１１６は、第１バイアス
発生回路１１７と、第２バイアス発生回路１１９と、第
１バイアス発生回路１１７によって抵抗値が変化するｐ
型トランジスタ１２１と、第２バイアス発生回路１１９
によって抵抗値が変化するｎ型トランジスタ１２３とを
有する。このチャージポンプ回路１１６は、第１チャー
ジアップ信号および第２チャージアップ信号が第１バイ
アス発生回路１１７の出力電圧を変化させてｐ型トラン
ジスタ１２１の抵抗値を制御し、第１チャージダウン信
号および第２チャージダウン信号が第２バイアス発生回
路１１９の出力電圧を変化させてｎ型トランジスタ１２
３の抵抗値を制御する。
ス回路を駆動するチャージポンプ回路を示してある。図
９（Ｃ）のチャージポンプ回路１１６は、第１バイアス
発生回路１１７と、第２バイアス発生回路１１９と、第
１バイアス発生回路１１７によって抵抗値が変化するｐ
型トランジスタ１２１と、第２バイアス発生回路１１９
によって抵抗値が変化するｎ型トランジスタ１２３とを
有する。このチャージポンプ回路１１６は、第１チャー
ジアップ信号および第２チャージアップ信号が第１バイ
アス発生回路１１７の出力電圧を変化させてｐ型トラン
ジスタ１２１の抵抗値を制御し、第１チャージダウン信
号および第２チャージダウン信号が第２バイアス発生回
路１１９の出力電圧を変化させてｎ型トランジスタ１２
３の抵抗値を制御する。
【００６９】例えば、第１バイアス発生回路１１７は、
第１チャージアップ信号ｕｐ１と、第２チャージアップ
信号の正信号ｕｐ２とが入力したときバイアス電圧Ｖ1
を出力し、第１チャージアップ信号ｕｐ１と、第２チャ
ージアップ信号の反転信号ｕｐｂ２とが入力したときバ
イアス電圧Ｖ2 を出力する回路構成で実現できる。同様
に、第２バイアス発生回路１１９は、第１チャージダウ
ン信号ｄｎ１と、第２チャージダウン信号の正信号ｄｎ
２とが入力したときバイアス電圧Ｖ3 を出力し、第１チ
ャージダウン信号ｄｎ１と、第２チャージダウン信号の
反転信号ｄｎｂ２とが入力したときバイアス電圧Ｖ4 を
出力する回路構成で実現できる。
第１チャージアップ信号ｕｐ１と、第２チャージアップ
信号の正信号ｕｐ２とが入力したときバイアス電圧Ｖ1
を出力し、第１チャージアップ信号ｕｐ１と、第２チャ
ージアップ信号の反転信号ｕｐｂ２とが入力したときバ
イアス電圧Ｖ2 を出力する回路構成で実現できる。同様
に、第２バイアス発生回路１１９は、第１チャージダウ
ン信号ｄｎ１と、第２チャージダウン信号の正信号ｄｎ
２とが入力したときバイアス電圧Ｖ3 を出力し、第１チ
ャージダウン信号ｄｎ１と、第２チャージダウン信号の
反転信号ｄｎｂ２とが入力したときバイアス電圧Ｖ4 を
出力する回路構成で実現できる。
【００７０】このチャージポンプ回路１１６では、誤差
信号は第１バイアス回路１１７および第２バイアス回路
１１９を介してチャージポンプ回路１１６を制御してい
る。このように、誤差信号が間接的にチャージポンプ回
路を駆動することもできる。
信号は第１バイアス回路１１７および第２バイアス回路
１１９を介してチャージポンプ回路１１６を制御してい
る。このように、誤差信号が間接的にチャージポンプ回
路を駆動することもできる。
【００７１】
【発明の効果】上述した説明から明らかなように、この
発明によれば、不感帯の狭い第１ディジタル位相比較器
と、それに比べて不感帯の広い第２ディジタル位相比較
器とを有するため、位相差の大きい場合および小さい場
合で異なる誤差信号が出力される。よって、これら誤差
信号を利用してチャージポンプ回路を駆動させれば、位
相差の大小に応じてＰＬＬ回路のループ時定数を変化さ
せることができる。したがって、この発明のＰＬＬ回路
によれば、動作安定性を損なうことなくロック時間を短
縮することができる。
発明によれば、不感帯の狭い第１ディジタル位相比較器
と、それに比べて不感帯の広い第２ディジタル位相比較
器とを有するため、位相差の大きい場合および小さい場
合で異なる誤差信号が出力される。よって、これら誤差
信号を利用してチャージポンプ回路を駆動させれば、位
相差の大小に応じてＰＬＬ回路のループ時定数を変化さ
せることができる。したがって、この発明のＰＬＬ回路
によれば、動作安定性を損なうことなくロック時間を短
縮することができる。
【００７２】また、第１ディジタル位相比較器が主にロ
ック時間の短縮に寄与し、第２ディジタル位相比較器が
主に動作安定性に寄与するため、ロック時間短縮および
動作安定性のそれぞれを個別に考慮してＰＬＬ回路が設
計できる。よって、この発明のＰＬＬ回路では容易に設
計を行うことができる。
ック時間の短縮に寄与し、第２ディジタル位相比較器が
主に動作安定性に寄与するため、ロック時間短縮および
動作安定性のそれぞれを個別に考慮してＰＬＬ回路が設
計できる。よって、この発明のＰＬＬ回路では容易に設
計を行うことができる。
【図１】実施の形態のＰＬＬ回路の主な構成を示すブロ
ック図である。
ック図である。
【図２】チャージポンプ回路の構成例を示す回路図であ
る。
る。
【図３】ループフィルタの構成例を示す回路図である。
【図４】第１駆動状態における実施の形態のＰＬＬ回路
の各部の出力信号を模式的に示す図である。
の各部の出力信号を模式的に示す図である。
【図５】第２駆動状態における実施の形態のＰＬＬ回路
の各部の出力信号を模式的に示す図である。
の各部の出力信号を模式的に示す図である。
【図６】実施の形態のＰＬＬ回路におけるＶＣＯの制御
電圧の時間変化を模式的に示す図である。（実施の形態
のＰＬＬ回路については実線で、従来のＰＬＬ回路につ
いては破線で示す。）
電圧の時間変化を模式的に示す図である。（実施の形態
のＰＬＬ回路については実線で、従来のＰＬＬ回路につ
いては破線で示す。）
【図７】第１ディジタル位相比較器および第２ディジタ
ル位相比較器の具体的な構成例を示すＮＡＮＤゲート回
路図である。
ル位相比較器の具体的な構成例を示すＮＡＮＤゲート回
路図である。
【図８】チャージポンプ回路の他の構成例を示す図であ
る。
る。
【図９】チャージポンプ回路の他の構成例を示す図であ
る。特にバイアスを用いた例を示す。
る。特にバイアスを用いた例を示す。
１１：ＰＬＬ回路 １３、７１：第１ディジタル位相比較器 １５、８３：第２ディジタル位相比較器 １７、３１、１０１、１０３、１０５、１１５、１１
６：チャージポンプ回路 １９、５１、６１：ループフィルタ ２１：ＶＣＯ ２３：定電圧電源 ３３：高定電位端 ３５：低定電位端 ３７：出力端 ３９：第１ｐ型トランジスタ ４１：第１ｎ型トランジスタ ４３：第２ｐ型トランジスタ ４５：第２ｎ型トランジスタ ５３：入力端 ５５：出力端 ５７、６５：キャパシタ ５９、６７：抵抗 ６３：増幅器 ７３ｘ、７３ｙ：２ＮＡＮＤゲート ７５ｘ、７５ｙ：３ＮＡＮＤゲート ７７：４ＮＡＮＤゲート ７９ｘ、７９ｙ：フリップフロップ ８１ｗ〜８１ｚ、８５ｗ〜８５ｚ：インバータ １０７、１１１：抵抗用ｐ型トランジスタ １０９、１１３：抵抗用ｎ型トランジスタ １１７：第１バイアス発生回路 １１９：第２バイアス発生回路 １２１：ｐ型トランジスタ １２３：ｎ型トランジスタ
６：チャージポンプ回路 １９、５１、６１：ループフィルタ ２１：ＶＣＯ ２３：定電圧電源 ３３：高定電位端 ３５：低定電位端 ３７：出力端 ３９：第１ｐ型トランジスタ ４１：第１ｎ型トランジスタ ４３：第２ｐ型トランジスタ ４５：第２ｎ型トランジスタ ５３：入力端 ５５：出力端 ５７、６５：キャパシタ ５９、６７：抵抗 ６３：増幅器 ７３ｘ、７３ｙ：２ＮＡＮＤゲート ７５ｘ、７５ｙ：３ＮＡＮＤゲート ７７：４ＮＡＮＤゲート ７９ｘ、７９ｙ：フリップフロップ ８１ｗ〜８１ｚ、８５ｗ〜８５ｚ：インバータ １０７、１１１：抵抗用ｐ型トランジスタ １０９、１１３：抵抗用ｎ型トランジスタ １１７：第１バイアス発生回路 １１９：第２バイアス発生回路 １２１：ｐ型トランジスタ １２３：ｎ型トランジスタ
Claims (4)
- 【請求項１】 基準信号および帰還信号が入力されると
これらの位相差に依存した第１誤差信号を出力する第１
ディジタル位相比較器と、前記第１ディジタル位相比較
器に比べて広い不感帯を有しかつ前記基準信号および前
記帰還信号が入力されるとこれらの位相差に依存した第
２誤差信号を出力する第２ディジタル位相比較器と、前
記第１誤差信号および前記第２誤差信号に基づいて駆動
して出力電流を発生するチャージポンプ回路と、前記出
力電流に基づいて制御電圧を出力するループフィルタ
と、前記制御電圧によって制御されかつ発振信号を前記
帰還信号として出力する電圧制御発振器とを具えること
を特徴とする位相同期発振回路。 - 【請求項２】 請求項１に記載の位相同期発振回路にお
いて、 前記チャージポンプ回路は、ループフィルタに接続され
た出力端と、電位の高い高定電位端と、電位の低い低定
電位端とを有し、 前記第１誤差信号の入力によって第１駆動状態となり、
かつ、前記第１誤差信号および第２誤差信号の入力によ
って第２駆動状態となり、および、 前記第１駆動状態における前記出力端と、前記高定電位
端または前記低定電位端のうち一方の定電位端との間の
インピーダンスが、前記第２駆動状態における前記出力
端と当該一方の定電位端との間のインピーダンスよりも
大きいことを特徴とする位相同期発振回路。 - 【請求項３】 請求項１に記載の位相同期発振回路にお
いて、 前記第１誤差信号は第１チャージアップ信号および第１
チャージダウン信号からなり、前記第２誤差信号は第２
チャージアップ信号および第２チャージダウン信号から
なり、および、 前記チャージポンプ回路は、前記第１チャージアップ信
号によって制御される第１ｐ型トランジスタと、前記第
１チャージダウン信号によって制御される第１ｎ型トラ
ンジスタと、前記第２チャージアップ信号によって制御
される第２ｐ型トランジスタと、前記第２チャージダウ
ン信号によって制御される第２ｎ型トランジスタとを有
することを特徴とする位相同期発振回路。 - 【請求項４】 請求項１に記載の位相同期発振回路にお
いて、 前記第２ディジタル位相比較器が、不感帯を広くするた
めの遅延素子を有することを特徴とする位相同期発振回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11227520A JP2001053601A (ja) | 1999-08-11 | 1999-08-11 | 位相同期発振回路 |
| US09/494,182 US6356157B1 (en) | 1999-08-11 | 2000-01-31 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11227520A JP2001053601A (ja) | 1999-08-11 | 1999-08-11 | 位相同期発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053601A true JP2001053601A (ja) | 2001-02-23 |
Family
ID=16862202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11227520A Pending JP2001053601A (ja) | 1999-08-11 | 1999-08-11 | 位相同期発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6356157B1 (ja) |
| JP (1) | JP2001053601A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20040004838A (ko) * | 2002-07-05 | 2004-01-16 | 삼성전자주식회사 | 클럭 및 데이터 복원 회로 |
| JP2008529451A (ja) * | 2005-02-02 | 2008-07-31 | リン，ウェン，ティー． | 信号間の位相、周波数、および到達時間の差分を検出するシステムおよび方法 |
| JP2014030120A (ja) * | 2012-07-31 | 2014-02-13 | Hiroshima Univ | 位相同期ループ回路及びデッドゾーン生成回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967993B1 (en) * | 2000-05-26 | 2005-11-22 | Freescale Semiconductor, Inc. | Ultrawide bandwidth system and method for fast synchronization using sub-code spins |
| JP3605023B2 (ja) * | 2000-10-05 | 2004-12-22 | 山形日本電気株式会社 | クロック生成回路 |
| US6538517B2 (en) * | 2000-12-19 | 2003-03-25 | Intel Corporation | Frequency phase detector for differentiating frequencies having small phase differences |
| US6617932B2 (en) * | 2001-08-27 | 2003-09-09 | Axe, Inc. | System and method for wide dynamic range clock recovery |
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| JP2007266935A (ja) * | 2006-03-28 | 2007-10-11 | Nec Corp | Ｐｌｌ回路 |
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Also Published As
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|---|---|
| US6356157B1 (en) | 2002-03-12 |
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