JPH11127076A - フェイズロックループ回路 - Google Patents
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Abstract
(57)【要約】
【課題】 ロックに要する時間が短く、かつ、ジッタの
小さいＰＬＬ回路を提供する。 【解決手段】 位相・周波数比較回路部１０は位相・周
波数差検出特性に実質的に不感帯Ｄｚがない第１の位相
・周波数比較器１０ａと位相・周波数差検出特性に所定
幅の不感帯Ｄｚがある第２の位相・周波数比較器１０ｂ
とを備えている。基準信号ＲＥＦＣＬＫと生成信号ＤＥ
ＶＣＬＫとの位相・周波数差が大きいときは、第１およ
び第２の位相・周波数比較器１０ａ，１０ｂはともに位
相・周波数差を検出する一方、第２の位相・周波数比較
器１０ｂで検出できない程度に微小なときは、第１の位
相・周波数比較器１０ａのみが位相・周波数差を検出す
る。このため、チャージポンプ回路部２０からローパス
フィルタ３１に供給される電流量は、基準信号ＲＥＦＣ
ＬＫと生成信号ＤＥＶＣＬＫとの位相・周波数差が大き
いときは多く、小さいときは少なくなる。
小さいＰＬＬ回路を提供する。 【解決手段】 位相・周波数比較回路部１０は位相・周
波数差検出特性に実質的に不感帯Ｄｚがない第１の位相
・周波数比較器１０ａと位相・周波数差検出特性に所定
幅の不感帯Ｄｚがある第２の位相・周波数比較器１０ｂ
とを備えている。基準信号ＲＥＦＣＬＫと生成信号ＤＥ
ＶＣＬＫとの位相・周波数差が大きいときは、第１およ
び第２の位相・周波数比較器１０ａ，１０ｂはともに位
相・周波数差を検出する一方、第２の位相・周波数比較
器１０ｂで検出できない程度に微小なときは、第１の位
相・周波数比較器１０ａのみが位相・周波数差を検出す
る。このため、チャージポンプ回路部２０からローパス
フィルタ３１に供給される電流量は、基準信号ＲＥＦＣ
ＬＫと生成信号ＤＥＶＣＬＫとの位相・周波数差が大き
いときは多く、小さいときは少なくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
用いられるフェイズロックループ回路（ＰＬＬ（Phase
Locked Loop ）回路）に関するものである。
用いられるフェイズロックループ回路（ＰＬＬ（Phase
Locked Loop ）回路）に関するものである。
【０００２】
【従来の技術】ＰＬＬ回路は、入力された２つの信号の
位相・周波数差を検出する位相・周波数比較器、位相・
周波数比較器で検出された位相・周波数差を電流値に変
換するチャージポンプ回路、チャージポンプ回路から流
れ込む電流の和を電圧値に変換するローパスフィルタ、
その電圧値によって発振周波数が変化する電圧制御発振
器、および必要に応じて、電圧制御発振器の出力信号を
分周するディバイダ回路によって構成されている。
位相・周波数差を検出する位相・周波数比較器、位相・
周波数比較器で検出された位相・周波数差を電流値に変
換するチャージポンプ回路、チャージポンプ回路から流
れ込む電流の和を電圧値に変換するローパスフィルタ、
その電圧値によって発振周波数が変化する電圧制御発振
器、および必要に応じて、電圧制御発振器の出力信号を
分周するディバイダ回路によって構成されている。
【０００３】以下、図面を参照しながら、従来のＰＬＬ
回路について説明する。
回路について説明する。
【０００４】図８は従来のＰＬＬ回路のブロック図であ
る。図８において、１１０は位相・周波数比較器（ＰＦ
Ｄ）、１２０はチャージポンプ回路（ＣＰ）、３１はロ
ーパスフィルタ（ＬＰＦ）、３２は電圧制御発振器（Ｖ
ＣＯ）、３３は入力信号の周波数をＮ分周するディバイ
ダ、ＩＮはＰＬＬ回路の入力ピン、ＯＵＴはＰＬＬ回路
の出力ピン、ＲＥＦＣＬＫは外部から入力ピンＩＮを介
して入力された基準信号、ＤＥＶＣＬＫはＰＬＬ回路が
生成した信号である。
る。図８において、１１０は位相・周波数比較器（ＰＦ
Ｄ）、１２０はチャージポンプ回路（ＣＰ）、３１はロ
ーパスフィルタ（ＬＰＦ）、３２は電圧制御発振器（Ｖ
ＣＯ）、３３は入力信号の周波数をＮ分周するディバイ
ダ、ＩＮはＰＬＬ回路の入力ピン、ＯＵＴはＰＬＬ回路
の出力ピン、ＲＥＦＣＬＫは外部から入力ピンＩＮを介
して入力された基準信号、ＤＥＶＣＬＫはＰＬＬ回路が
生成した信号である。
【０００５】図８に示す従来のＰＬＬ回路は次のように
動作する。位相・周波数比較器１１０は、基準信号ＲＥ
ＦＣＬＫと生成信号ＤＥＶＣＬＫとの位相・周波数の比
較を行い、その結果をチャージポンプ回路１２０に送
る。チャージポンプ回路１２０は基準信号ＲＥＦＣＬＫ
と生成信号ＤＥＶＣＬＫとの位相・周波数差を電流値に
置き換える。この電流値の和は、ＬＰＦ３１によって電
圧値に変換される。位相・周波数比較器１１０からＬＰ
Ｆ３１までの伝達関数はＫｐ[V/rad] とおける。
動作する。位相・周波数比較器１１０は、基準信号ＲＥ
ＦＣＬＫと生成信号ＤＥＶＣＬＫとの位相・周波数の比
較を行い、その結果をチャージポンプ回路１２０に送
る。チャージポンプ回路１２０は基準信号ＲＥＦＣＬＫ
と生成信号ＤＥＶＣＬＫとの位相・周波数差を電流値に
置き換える。この電流値の和は、ＬＰＦ３１によって電
圧値に変換される。位相・周波数比較器１１０からＬＰ
Ｆ３１までの伝達関数はＫｐ[V/rad] とおける。
【０００６】ＶＣＯ３２は入力電圧値に応じて一定の周
波数で発振する。ＶＣＯ３２の伝達関数はＫｖ[rad/sV]
とおける。このような位相・周波数比較器１１０からＶ
ＣＯ３２までのループによって、基準信号ＲＥＦＣＬＫ
と生成信号ＤＥＶＣＬＫとを同一周波数の信号にするこ
とができる。基準信号ＲＥＦＣＬＫと生成信号ＤＥＶＣ
ＬＫとが同一周波数になることを、ＰＬＬ回路がロック
するという。
波数で発振する。ＶＣＯ３２の伝達関数はＫｖ[rad/sV]
とおける。このような位相・周波数比較器１１０からＶ
ＣＯ３２までのループによって、基準信号ＲＥＦＣＬＫ
と生成信号ＤＥＶＣＬＫとを同一周波数の信号にするこ
とができる。基準信号ＲＥＦＣＬＫと生成信号ＤＥＶＣ
ＬＫとが同一周波数になることを、ＰＬＬ回路がロック
するという。
【０００７】また図８では、ＶＣＯ３２の発振出力信号
は、出力ピンＯＵＴから出力されるとともに、ディバイ
ダ３３によってＮ分周された上で生成信号ＤＥＶＣＬＫ
として位相・周波数比較器１１０に入力されており、こ
のような構成により、ＰＬＬ回路は基準信号ＲＥＦＣＬ
ＫのＮ倍の周波数の信号を出力することも可能になる。
は、出力ピンＯＵＴから出力されるとともに、ディバイ
ダ３３によってＮ分周された上で生成信号ＤＥＶＣＬＫ
として位相・周波数比較器１１０に入力されており、こ
のような構成により、ＰＬＬ回路は基準信号ＲＥＦＣＬ
ＫのＮ倍の周波数の信号を出力することも可能になる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路では、位相・周波数比較器１１０からＬＰＦ
３１までの伝達関数Ｋｐは、基準信号ＲＥＦＣＬＫと生
成信号ＤＥＶＣＬＫとの位相・周波数差の大小にかかわ
らず一定であるので、例えば初期状態において、基準信
号ＲＥＦＣＬＫと生成信号ＤＥＶＣＬＫとの位相・周波
数差が大きい場合には、ＰＬＬ回路がロックするまでに
相当の時間がかかるという問題があった。
ＰＬＬ回路では、位相・周波数比較器１１０からＬＰＦ
３１までの伝達関数Ｋｐは、基準信号ＲＥＦＣＬＫと生
成信号ＤＥＶＣＬＫとの位相・周波数差の大小にかかわ
らず一定であるので、例えば初期状態において、基準信
号ＲＥＦＣＬＫと生成信号ＤＥＶＣＬＫとの位相・周波
数差が大きい場合には、ＰＬＬ回路がロックするまでに
相当の時間がかかるという問題があった。
【０００９】ＰＬＬ回路のロック時間を短くするために
は、位相・周波数比較器１１０からＬＰＦ３１までの伝
達関数Ｋｐを大きな値にすることが有効な手段である。
しかしながら、伝達関数Ｋｐを単に大きくした場合に
は、ＰＬＬ回路がロックする直前までは信号の位相・周
波数差は急速に小さくなるものの、ダンピングファクタ
ξの値が小さくなるために、大きなジッタが発生した
り、ロックが不完全になったりするといった問題が生じ
る可能性がある。
は、位相・周波数比較器１１０からＬＰＦ３１までの伝
達関数Ｋｐを大きな値にすることが有効な手段である。
しかしながら、伝達関数Ｋｐを単に大きくした場合に
は、ＰＬＬ回路がロックする直前までは信号の位相・周
波数差は急速に小さくなるものの、ダンピングファクタ
ξの値が小さくなるために、大きなジッタが発生した
り、ロックが不完全になったりするといった問題が生じ
る可能性がある。
【００１０】前記の問題に鑑み、本発明は、ロックする
までに要する時間が短く、かつ、ジッタの小さいＰＬＬ
回路を提供することを課題とする。
までに要する時間が短く、かつ、ジッタの小さいＰＬＬ
回路を提供することを課題とする。
【００１１】
【課題を解決するための手段】前記の課題を解決するた
めに、本発明は、基準信号および被比較信号の位相・周
波数差の大小に応じて位相・周波数比較回路部からロー
パスフィルタまでの伝達関数を変化させるものであり、
位相・周波数差が大きいときは伝達関数の値を大きくす
る一方、位相・周波数差が小さいときは伝達関数の値を
小さくするものである。
めに、本発明は、基準信号および被比較信号の位相・周
波数差の大小に応じて位相・周波数比較回路部からロー
パスフィルタまでの伝達関数を変化させるものであり、
位相・周波数差が大きいときは伝達関数の値を大きくす
る一方、位相・周波数差が小さいときは伝達関数の値を
小さくするものである。
【００１２】具体的には、請求項１の発明が講じた解決
手段は、基準信号と被比較信号との位相・周波数を比較
する位相・周波数比較回路部と、この位相・周波数比較
回路部の比較結果に従い、ローパスフィルタに電流を供
給するチャージポンプ回路部とを備えたフェイズロック
ループ回路として、前記位相・周波数比較回路部は、前
記基準信号と被比較信号との位相・周波数を比較し、か
つ、位相・周波数差検出特性に実質的に不感帯がない第
１の位相・周波数比較器と、前記基準信号と被比較信号
との位相・周波数を比較し、かつ、位相・周波数差検出
特性に所定幅の不感帯がある第２の位相・周波数比較器
とを備えたものであり、前記チャージポンプ回路部は、
前記第１の位相・周波数比較器が位相・周波数差を検出
し、かつ前記第２の位相・周波数比較器が位相・周波数
差を検出しないときは、前記第１および第２の位相・周
波数比較器がともに位相・周波数差を検出したときより
も、前記ローパスフィルタに供給する電流量を少なくす
るものである。
手段は、基準信号と被比較信号との位相・周波数を比較
する位相・周波数比較回路部と、この位相・周波数比較
回路部の比較結果に従い、ローパスフィルタに電流を供
給するチャージポンプ回路部とを備えたフェイズロック
ループ回路として、前記位相・周波数比較回路部は、前
記基準信号と被比較信号との位相・周波数を比較し、か
つ、位相・周波数差検出特性に実質的に不感帯がない第
１の位相・周波数比較器と、前記基準信号と被比較信号
との位相・周波数を比較し、かつ、位相・周波数差検出
特性に所定幅の不感帯がある第２の位相・周波数比較器
とを備えたものであり、前記チャージポンプ回路部は、
前記第１の位相・周波数比較器が位相・周波数差を検出
し、かつ前記第２の位相・周波数比較器が位相・周波数
差を検出しないときは、前記第１および第２の位相・周
波数比較器がともに位相・周波数差を検出したときより
も、前記ローパスフィルタに供給する電流量を少なくす
るものである。
【００１３】請求項１の発明によると、位相・周波数比
較回路部において、基準信号と被比較信号との位相・周
波数が大きく異なるときは第１および第２の位相・周波
数比較器はともに位相・周波数差を検出する一方、基準
信号と被比較信号との位相・周波数が異なるものの、そ
の差が、位相・周波数差検出特性に所定幅の不感帯があ
る第２の位相・周波数比較器によって検出できない程度
の微小なものであるときは、第１の位相・周波数比較器
のみが位相・周波数差を検出し、第２の位相・周波数比
較器は位相・周波数差を検出しない。また、チャージポ
ンプ回路部は、第１の位相・周波数比較器が位相・周波
数差を検出し、かつ第２の位相・周波数比較器が位相・
周波数差を検出しないときは、第１および第２の位相・
周波数比較器がともに位相・周波数差を検出したときよ
りも少ない量の電流をローパスフィルタに供給する。こ
のため、ローパスフィルタに供給される電流の量は、基
準信号と被比較信号との位相・周波数差が大きいときは
多く、位相・周波数差が第２の位相・周波数比較器によ
って検出できない程度に小さいときは少なくなり、これ
により、位相・周波数比較回路部からローパスフィルタ
までの伝達関数の値は、基準信号と被比較信号との位相
・周波数差が大きいときは大きくなる一方、小さいとき
は小さくなる。したがって、ロックするまでに要する時
間が短く、かつ、ジッタの小さいフェイズロックループ
回路を実現することができる。
較回路部において、基準信号と被比較信号との位相・周
波数が大きく異なるときは第１および第２の位相・周波
数比較器はともに位相・周波数差を検出する一方、基準
信号と被比較信号との位相・周波数が異なるものの、そ
の差が、位相・周波数差検出特性に所定幅の不感帯があ
る第２の位相・周波数比較器によって検出できない程度
の微小なものであるときは、第１の位相・周波数比較器
のみが位相・周波数差を検出し、第２の位相・周波数比
較器は位相・周波数差を検出しない。また、チャージポ
ンプ回路部は、第１の位相・周波数比較器が位相・周波
数差を検出し、かつ第２の位相・周波数比較器が位相・
周波数差を検出しないときは、第１および第２の位相・
周波数比較器がともに位相・周波数差を検出したときよ
りも少ない量の電流をローパスフィルタに供給する。こ
のため、ローパスフィルタに供給される電流の量は、基
準信号と被比較信号との位相・周波数差が大きいときは
多く、位相・周波数差が第２の位相・周波数比較器によ
って検出できない程度に小さいときは少なくなり、これ
により、位相・周波数比較回路部からローパスフィルタ
までの伝達関数の値は、基準信号と被比較信号との位相
・周波数差が大きいときは大きくなる一方、小さいとき
は小さくなる。したがって、ロックするまでに要する時
間が短く、かつ、ジッタの小さいフェイズロックループ
回路を実現することができる。
【００１４】そして、請求項２の発明では、前記請求項
１のフェイズロックループ回路における第２の位相・周
波数比較器は、前記基準信号から生成された信号をＳ入
力として入力する第１のＲＳラッチと、前記被比較信号
から生成された信号をＳ入力として入力する第２のＲＳ
ラッチと、前記第１のＲＳラッチのＳ入力信号および出
力信号と、前記第２のＲＳラッチのＳ入力信号および出
力信号とを入力とし、前記第１および第２のＲＳラッチ
のリセット信号を生成出力するリセット回路と、前記第
１のＲＳラッチのＳ入力信号および出力信号と、前記リ
セット信号とを入力とする第１の３入力ＮＡＮＤゲート
と、前記第２のＲＳラッチのＳ入力信号および出力信号
と、前記リセット信号とを入力とする第２の３入力ＮＡ
ＮＤゲートとを備え、前記第１および第２の３入力ＮＡ
ＮＤゲートの出力信号によって、前記基準信号と被比較
信号との位相・周波数の比較結果を示すものとし、か
つ、前記第１のＲＳラッチのＳ入力信号は、遅延素子を
介して前記第１の３入力ＮＡＮＤゲートに入力されると
ともに、前記第２のＲＳラッチのＳ入力信号は、遅延素
子を介して前記第２の３入力ＮＡＮＤゲートに入力され
るものとする。
１のフェイズロックループ回路における第２の位相・周
波数比較器は、前記基準信号から生成された信号をＳ入
力として入力する第１のＲＳラッチと、前記被比較信号
から生成された信号をＳ入力として入力する第２のＲＳ
ラッチと、前記第１のＲＳラッチのＳ入力信号および出
力信号と、前記第２のＲＳラッチのＳ入力信号および出
力信号とを入力とし、前記第１および第２のＲＳラッチ
のリセット信号を生成出力するリセット回路と、前記第
１のＲＳラッチのＳ入力信号および出力信号と、前記リ
セット信号とを入力とする第１の３入力ＮＡＮＤゲート
と、前記第２のＲＳラッチのＳ入力信号および出力信号
と、前記リセット信号とを入力とする第２の３入力ＮＡ
ＮＤゲートとを備え、前記第１および第２の３入力ＮＡ
ＮＤゲートの出力信号によって、前記基準信号と被比較
信号との位相・周波数の比較結果を示すものとし、か
つ、前記第１のＲＳラッチのＳ入力信号は、遅延素子を
介して前記第１の３入力ＮＡＮＤゲートに入力されると
ともに、前記第２のＲＳラッチのＳ入力信号は、遅延素
子を介して前記第２の３入力ＮＡＮＤゲートに入力され
るものとする。
【００１５】請求項２の発明によると、第１のＲＳラッ
チのＳ入力信号が遅延素子を介して第１の３入力ＮＡＮ
Ｄゲートに入力されるとともに、第２のＲＳラッチのＳ
入力信号が遅延素子を介して第２の３入力ＮＡＮＤゲー
トに入力されることによって、第２の位相・周波数比較
器はその位相・周波数差検出特性に所定幅の不感帯が生
じる。このため、位相・周波数差検出特性に所定幅の不
感帯がある第２の位相・周波数比較器を、従来の位相・
周波数比較器と同様の簡易な構成で実現することができ
る。
チのＳ入力信号が遅延素子を介して第１の３入力ＮＡＮ
Ｄゲートに入力されるとともに、第２のＲＳラッチのＳ
入力信号が遅延素子を介して第２の３入力ＮＡＮＤゲー
トに入力されることによって、第２の位相・周波数比較
器はその位相・周波数差検出特性に所定幅の不感帯が生
じる。このため、位相・周波数差検出特性に所定幅の不
感帯がある第２の位相・周波数比較器を、従来の位相・
周波数比較器と同様の簡易な構成で実現することができ
る。
【００１６】また、請求項３の発明では、前記請求項１
のフェイズロックループ回路における第２の位相・周波
数比較器は、前記基準信号から生成された信号をＳ入力
として入力する第１のＲＳラッチと、前記被比較信号か
ら生成された信号をＳ入力として入力する第２のＲＳラ
ッチと、前記第１のＲＳラッチのＳ入力信号および出力
信号と、前記第２のＲＳラッチのＳ入力信号および出力
信号とを入力とし、前記第１および第２のＲＳラッチの
リセット信号を生成出力するリセット回路と、前記第１
のＲＳラッチのＳ入力信号および出力信号と、前記リセ
ット信号とを入力とする第１の３入力ＮＡＮＤゲート
と、前記第２のＲＳラッチのＳ入力信号および出力信号
と、前記リセット信号とを入力とする第２の３入力ＮＡ
ＮＤゲートとを備え、前記第１および第２の３入力ＮＡ
ＮＤゲートの出力信号によって、前記基準信号と被比較
信号との位相・周波数の比較結果を示すものとし、か
つ、前記第１のＲＳラッチの出力信号は遅延素子を介し
て前記第１の３入力ＮＡＮＤゲートに入力されるととも
に、前記第２のＲＳラッチの出力信号は遅延素子を介し
て前記第２の３入力ＮＡＮＤゲートに入力されるものと
する。
のフェイズロックループ回路における第２の位相・周波
数比較器は、前記基準信号から生成された信号をＳ入力
として入力する第１のＲＳラッチと、前記被比較信号か
ら生成された信号をＳ入力として入力する第２のＲＳラ
ッチと、前記第１のＲＳラッチのＳ入力信号および出力
信号と、前記第２のＲＳラッチのＳ入力信号および出力
信号とを入力とし、前記第１および第２のＲＳラッチの
リセット信号を生成出力するリセット回路と、前記第１
のＲＳラッチのＳ入力信号および出力信号と、前記リセ
ット信号とを入力とする第１の３入力ＮＡＮＤゲート
と、前記第２のＲＳラッチのＳ入力信号および出力信号
と、前記リセット信号とを入力とする第２の３入力ＮＡ
ＮＤゲートとを備え、前記第１および第２の３入力ＮＡ
ＮＤゲートの出力信号によって、前記基準信号と被比較
信号との位相・周波数の比較結果を示すものとし、か
つ、前記第１のＲＳラッチの出力信号は遅延素子を介し
て前記第１の３入力ＮＡＮＤゲートに入力されるととも
に、前記第２のＲＳラッチの出力信号は遅延素子を介し
て前記第２の３入力ＮＡＮＤゲートに入力されるものと
する。
【００１７】請求項３の発明によると、第１のＲＳラッ
チの出力信号が遅延素子を介して第１の３入力ＮＡＮＤ
ゲートに入力されるとともに、第２のＲＳラッチの出力
信号が遅延素子を介して第２の３入力ＮＡＮＤゲートに
入力されることによって、第２の位相・周波数比較器は
その位相・周波数差検出特性に所定幅の不感帯が生じ
る。このため、位相・周波数差検出特性に所定幅の不感
帯がある第２の位相・周波数比較器を、従来の位相・周
波数比較器と同様の簡易な構成で実現することができ
る。
チの出力信号が遅延素子を介して第１の３入力ＮＡＮＤ
ゲートに入力されるとともに、第２のＲＳラッチの出力
信号が遅延素子を介して第２の３入力ＮＡＮＤゲートに
入力されることによって、第２の位相・周波数比較器は
その位相・周波数差検出特性に所定幅の不感帯が生じ
る。このため、位相・周波数差検出特性に所定幅の不感
帯がある第２の位相・周波数比較器を、従来の位相・周
波数比較器と同様の簡易な構成で実現することができ
る。
【００１８】そして、請求項４の発明では、前記請求項
２または３のフェイズロックループ回路における第１の
位相・周波数比較器は、前記第２の位相・周波数比較器
とは前記第１および第２のＲＳラッチ並びにリセット回
路を共有し、かつ、前記第１のＲＳラッチのＳ入力信号
および出力信号と、前記リセット信号とを入力とする第
３の３入力ＮＡＮＤゲートと、前記第２のＲＳラッチの
Ｓ入力信号および出力信号と、前記リセット信号とを入
力とする第４の３入力ＮＡＮＤゲートとを備え、前記第
３および第４の３入力ＮＡＮＤゲートの出力信号によっ
て、前記基準信号と被比較信号との位相・周波数の比較
結果を示すものとする。
２または３のフェイズロックループ回路における第１の
位相・周波数比較器は、前記第２の位相・周波数比較器
とは前記第１および第２のＲＳラッチ並びにリセット回
路を共有し、かつ、前記第１のＲＳラッチのＳ入力信号
および出力信号と、前記リセット信号とを入力とする第
３の３入力ＮＡＮＤゲートと、前記第２のＲＳラッチの
Ｓ入力信号および出力信号と、前記リセット信号とを入
力とする第４の３入力ＮＡＮＤゲートとを備え、前記第
３および第４の３入力ＮＡＮＤゲートの出力信号によっ
て、前記基準信号と被比較信号との位相・周波数の比較
結果を示すものとする。
【００１９】請求項４の発明によると、位相・周波数比
較回路部の回路規模を小さくすることができるので、フ
ェイズロックループ回路のレイアウト面積を縮小するこ
とができる。
較回路部の回路規模を小さくすることができるので、フ
ェイズロックループ回路のレイアウト面積を縮小するこ
とができる。
【００２０】また、請求項５の発明では、前記請求項１
のフェイズロックループ回路におけるチャージポンプ回
路部は、前記第１の位相・周波数比較器が位相・周波数
差を検出したときは、前記ローパスフィルタに電流を供
給する一方、検出しないときは、前記ローパスフィルタ
に電流を供給しない第１のチャージポンプ回路と、前記
第２の位相・周波数比較器が位相・周波数差を検出した
ときは、前記ローパスフィルタに電流を供給する一方、
検出しないときは、前記ローパスフィルタに電流を供給
しない第２のチャージポンプ回路とを備えているものと
する。
のフェイズロックループ回路におけるチャージポンプ回
路部は、前記第１の位相・周波数比較器が位相・周波数
差を検出したときは、前記ローパスフィルタに電流を供
給する一方、検出しないときは、前記ローパスフィルタ
に電流を供給しない第１のチャージポンプ回路と、前記
第２の位相・周波数比較器が位相・周波数差を検出した
ときは、前記ローパスフィルタに電流を供給する一方、
検出しないときは、前記ローパスフィルタに電流を供給
しない第２のチャージポンプ回路とを備えているものと
する。
【００２１】また、請求項６の発明では、前記請求項１
のフェイズロックループ回路におけるチャージポンプ回
路部は、電源線と接続された第１の定電流源と、接地線
と接続された第２の定電流源とを有し、前記第１の位相
・周波数比較器が位相・周波数差を検出したとき、前記
第１および第２の定電流源の間に設けられた電流供給点
から所定量の電流を供給する基本チャージポンプ回路
と、電源線と前記電流供給点との間に前記第１の定電流
源と並列に設けられ、前記第２の位相・周波数比較器が
前記基準信号の位相進みを検出したときは導通する一
方、検出しないときは導通しない第１の電流制御用スイ
ッチと、接地線と前記電流供給端子との間に前記第１の
定電流源と並列に設けられ、前記第２の位相・周波数比
較器が前記基準信号の位相遅れを検出したときは導通す
る一方、検出しないときは導通しない第２の電流制御用
スイッチとを備えたものとする。
のフェイズロックループ回路におけるチャージポンプ回
路部は、電源線と接続された第１の定電流源と、接地線
と接続された第２の定電流源とを有し、前記第１の位相
・周波数比較器が位相・周波数差を検出したとき、前記
第１および第２の定電流源の間に設けられた電流供給点
から所定量の電流を供給する基本チャージポンプ回路
と、電源線と前記電流供給点との間に前記第１の定電流
源と並列に設けられ、前記第２の位相・周波数比較器が
前記基準信号の位相進みを検出したときは導通する一
方、検出しないときは導通しない第１の電流制御用スイ
ッチと、接地線と前記電流供給端子との間に前記第１の
定電流源と並列に設けられ、前記第２の位相・周波数比
較器が前記基準信号の位相遅れを検出したときは導通す
る一方、検出しないときは導通しない第２の電流制御用
スイッチとを備えたものとする。
【００２２】請求項６の発明によると、チャージポンプ
回路部の回路規模を小さくすることができるので、フェ
イズロックループ回路のレイアウト面積を縮小すること
ができる。
回路部の回路規模を小さくすることができるので、フェ
イズロックループ回路のレイアウト面積を縮小すること
ができる。
【００２３】さらに、請求項７の発明では、前記請求項
６のフェイズロックループ回路におけるチャージポンプ
回路部は、前記第１の電流制御用スイッチと電源線との
間に第３の定電流源が設けられているとともに、前記第
２の電流制御用スイッチと接地線との間に第４の定電流
源が設けられているものとする。
６のフェイズロックループ回路におけるチャージポンプ
回路部は、前記第１の電流制御用スイッチと電源線との
間に第３の定電流源が設けられているとともに、前記第
２の電流制御用スイッチと接地線との間に第４の定電流
源が設けられているものとする。
【００２４】請求項７の発明によると、第２の位相・周
波数比較器によって位相・周波数差が検出されたとき、
チャージポンプ回路部から供給される電流の増加量は第
３および第４の定電流源によって一定量に制御されるの
で、基準信号および被比較信号の位相・周波数差が大き
い場合でも、ローパスフィルタに所定量の電流を供給す
ることができる。
波数比較器によって位相・周波数差が検出されたとき、
チャージポンプ回路部から供給される電流の増加量は第
３および第４の定電流源によって一定量に制御されるの
で、基準信号および被比較信号の位相・周波数差が大き
い場合でも、ローパスフィルタに所定量の電流を供給す
ることができる。
【００２５】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２６】図１は本発明の一実施形態に係るＰＬＬ回
路の構成の概略を示すブロック図である。図１におい
て、１０は基準信号ＲＥＦＣＬＫと被比較信号としての
生成信号ＤＥＶＣＬＫとの位相・周波数を比較する位相
・周波数比較回路部、２０は位相・周波数比較回路部１
０の比較結果に従い、ローパスフィルタ３１に電流を供
給するチャージポンプ回路部、３１はローパスフィルタ
（ＬＰＦ）、３２は電圧制御発振器（ＶＣＯ）、３３は
入力された信号の周波数をＮ分周するディバイダであ
る。
路の構成の概略を示すブロック図である。図１におい
て、１０は基準信号ＲＥＦＣＬＫと被比較信号としての
生成信号ＤＥＶＣＬＫとの位相・周波数を比較する位相
・周波数比較回路部、２０は位相・周波数比較回路部１
０の比較結果に従い、ローパスフィルタ３１に電流を供
給するチャージポンプ回路部、３１はローパスフィルタ
（ＬＰＦ）、３２は電圧制御発振器（ＶＣＯ）、３３は
入力された信号の周波数をＮ分周するディバイダであ
る。
【００２７】位相・周波数比較回路部１０は、その位相
・周波数差検出特性に実質的に不感帯Ｄｚ（Dead Zon
e）がない第１の位相・周波数比較器（ＰＦＤ）１０ａ
と、その位相・周波数差検出特性に所定幅の不感帯を有
する第２の位相・周波数比較器（ＰＦＤ）１０ｂとを備
えており、この第１および第２の位相・周波数比較器１
０ａ，１０ｂはともに基準信号ＲＥＦＣＬＫと生成信号
ＤＥＶＣＬＫとの位相・周波数を比較し、その比較結果
を示す信号をそれぞれ出力する。また、チャージポンプ
回路部２０は第１および第２のチャージポンプ回路２０
ａ，２０ｂを備えており、第１のチャージポンプ回路２
０ａは第１の位相・周波数比較器１０ａの出力信号に従
いローパスフィルタ３１に電流を供給する一方、第２の
チャージポンプ回路２０ｂは第２の位相・周波数比較器
１０ｂの出力信号に従いローパスフィルタ３１に電流を
供給する。
・周波数差検出特性に実質的に不感帯Ｄｚ（Dead Zon
e）がない第１の位相・周波数比較器（ＰＦＤ）１０ａ
と、その位相・周波数差検出特性に所定幅の不感帯を有
する第２の位相・周波数比較器（ＰＦＤ）１０ｂとを備
えており、この第１および第２の位相・周波数比較器１
０ａ，１０ｂはともに基準信号ＲＥＦＣＬＫと生成信号
ＤＥＶＣＬＫとの位相・周波数を比較し、その比較結果
を示す信号をそれぞれ出力する。また、チャージポンプ
回路部２０は第１および第２のチャージポンプ回路２０
ａ，２０ｂを備えており、第１のチャージポンプ回路２
０ａは第１の位相・周波数比較器１０ａの出力信号に従
いローパスフィルタ３１に電流を供給する一方、第２の
チャージポンプ回路２０ｂは第２の位相・周波数比較器
１０ｂの出力信号に従いローパスフィルタ３１に電流を
供給する。
【００２８】図２は不感帯がある位相・周波数比較器と
チャージポンプ回路とを組み合わせた場合の特性、すな
わち位相・周波数差と電流との関係を示すグラフであ
り、図２において、縦軸は電流、横軸は位相・周波数差
である。図２に示すように、比較する２つの信号の周波
数差が小さく、このために供給する電流が０になる範囲
Ｄｚが不感帯である。
チャージポンプ回路とを組み合わせた場合の特性、すな
わち位相・周波数差と電流との関係を示すグラフであ
り、図２において、縦軸は電流、横軸は位相・周波数差
である。図２に示すように、比較する２つの信号の周波
数差が小さく、このために供給する電流が０になる範囲
Ｄｚが不感帯である。
【００２９】図１に示す本実施形態に係るＰＬＬ回路に
おける第２の位相・周波数比較器１０ｂおよび第２のチ
ャージポンプ回路２０ｂの特性は図２のようになる。し
たがって、基準信号ＲＥＦＣＬＫが生成信号ＤＥＶＣＬ
Ｋよりも周波数が高いときは、第２のチャージポンプ回
路２０ｂはローパスフィルタ３１に正の電流を供給する
一方、基準信号ＲＥＦＣＬＫが生成信号ＤＥＶＣＬＫよ
りも周波数が低いときは、第２のチャージポンプ回路２
０ｂはローパスフィルタ３１に負の電流を供給する、す
なわち電流の抜き取りを行う。また、基準信号ＲＥＦＣ
ＬＫと生成信号ＤＥＶＣＬＫとの周波数差が小さく、不
感帯Ｄｚにあるときは、第２のチャージポンプ回路２０
ｂはローパスフィルタ３１に電流を供給しない。
おける第２の位相・周波数比較器１０ｂおよび第２のチ
ャージポンプ回路２０ｂの特性は図２のようになる。し
たがって、基準信号ＲＥＦＣＬＫが生成信号ＤＥＶＣＬ
Ｋよりも周波数が高いときは、第２のチャージポンプ回
路２０ｂはローパスフィルタ３１に正の電流を供給する
一方、基準信号ＲＥＦＣＬＫが生成信号ＤＥＶＣＬＫよ
りも周波数が低いときは、第２のチャージポンプ回路２
０ｂはローパスフィルタ３１に負の電流を供給する、す
なわち電流の抜き取りを行う。また、基準信号ＲＥＦＣ
ＬＫと生成信号ＤＥＶＣＬＫとの周波数差が小さく、不
感帯Ｄｚにあるときは、第２のチャージポンプ回路２０
ｂはローパスフィルタ３１に電流を供給しない。
【００３０】一方、図３は不感帯がない位相・周波数比
較器とチャージポンプ回路とを組み合わせた場合の特
性、すなわち位相・周波数差と電流との関係を示すグラ
フである。図３において、図２と同様に、縦軸は電流、
横軸は位相・周波数差である。不感帯がない位相・周波
数比較器を用いると、生成信号のジッタが少なくなるの
で、高性能なＰＬＬ回路を設計することができる。
較器とチャージポンプ回路とを組み合わせた場合の特
性、すなわち位相・周波数差と電流との関係を示すグラ
フである。図３において、図２と同様に、縦軸は電流、
横軸は位相・周波数差である。不感帯がない位相・周波
数比較器を用いると、生成信号のジッタが少なくなるの
で、高性能なＰＬＬ回路を設計することができる。
【００３１】図１に示す本実施形態に係るＰＬＬ回路に
おける第１の位相・周波数比較器１０ａおよび第１のチ
ャージポンプ回路２０ａの特性は図３のようになる。し
たがって、基準信号ＲＥＦＣＬＫが生成信号ＤＥＶＣＬ
Ｋよりも周波数が高いときは、第１のチャージポンプ回
路２０ａはローパスフィルタ３１に正の電流を供給する
一方、基準信号ＲＥＦＣＬＫが生成信号ＤＥＶＣＬＫよ
りも周波数が低いときは、第１のチャージポンプ回路２
０ａはローパスフィルタ３１に負の電流を供給する、す
なわち、電流の抜き取りを行う。
おける第１の位相・周波数比較器１０ａおよび第１のチ
ャージポンプ回路２０ａの特性は図３のようになる。し
たがって、基準信号ＲＥＦＣＬＫが生成信号ＤＥＶＣＬ
Ｋよりも周波数が高いときは、第１のチャージポンプ回
路２０ａはローパスフィルタ３１に正の電流を供給する
一方、基準信号ＲＥＦＣＬＫが生成信号ＤＥＶＣＬＫよ
りも周波数が低いときは、第１のチャージポンプ回路２
０ａはローパスフィルタ３１に負の電流を供給する、す
なわち、電流の抜き取りを行う。
【００３２】図４は不感帯がない位相・周波数比較器と
チャージポンプ回路、および不感帯がある位相・周波数
比較器とチャージポンプ回路を並列に組み合わせた場合
の特性、すなわち位相・周波数差と電流との関係を示す
グラフである。図１に示す本実施形態に係るＰＬＬ回路
における位相・周波数比較回路部１０およびチャージポ
ンプ回路部２０の特性は図４のようになる。すなわち、
基準信号ＲＥＦＣＬＫと生成信号ＤＥＶＣＬＫとの位相
・周波数差が大きいときは、第１および第２の位相・周
波数比較器１０ａ，１０ｂがともに位相・周波数差を検
出するために第１および第２のチャージポンプ回路２０
ａ，２０ｂはともにローパスフィルタ３１に電流を供給
するので、電流の変化率Ｋｐは急峻である。一方、基準
信号ＲＥＦＣＬＫと生成信号ＤＥＶＣＬＫとの位相・周
波数差が小さいときは、第２の位相・周波数比較器１０
ｂの特性が不感帯に入るため、第１のチャージポンプ回
路２０ａのみがローパスフィルタ３１に電流を供給する
ので、電流の変化率Ｋｐは小さくなる。したがって、図
１に示すような構成により、ロックするまでに要する時
間が短く、かつ、ジッタの小さいＰＬＬ回路を実現する
ことができる。
チャージポンプ回路、および不感帯がある位相・周波数
比較器とチャージポンプ回路を並列に組み合わせた場合
の特性、すなわち位相・周波数差と電流との関係を示す
グラフである。図１に示す本実施形態に係るＰＬＬ回路
における位相・周波数比較回路部１０およびチャージポ
ンプ回路部２０の特性は図４のようになる。すなわち、
基準信号ＲＥＦＣＬＫと生成信号ＤＥＶＣＬＫとの位相
・周波数差が大きいときは、第１および第２の位相・周
波数比較器１０ａ，１０ｂがともに位相・周波数差を検
出するために第１および第２のチャージポンプ回路２０
ａ，２０ｂはともにローパスフィルタ３１に電流を供給
するので、電流の変化率Ｋｐは急峻である。一方、基準
信号ＲＥＦＣＬＫと生成信号ＤＥＶＣＬＫとの位相・周
波数差が小さいときは、第２の位相・周波数比較器１０
ｂの特性が不感帯に入るため、第１のチャージポンプ回
路２０ａのみがローパスフィルタ３１に電流を供給する
ので、電流の変化率Ｋｐは小さくなる。したがって、図
１に示すような構成により、ロックするまでに要する時
間が短く、かつ、ジッタの小さいＰＬＬ回路を実現する
ことができる。
【００３３】次に、位相・周波数比較回路部１０および
チャージポンプ回路部２０の具体的な回路構成について
説明する。
チャージポンプ回路部２０の具体的な回路構成について
説明する。
【００３４】図５は図１に示す本実施形態に係るＰＬＬ
回路における位相・周波数比較回路部１０の構成の例を
示す回路図である。図５において、４１ａ，４１ｂはそ
れぞれ２入力ＮＡＮＤゲートからなる第１および第２の
ＲＳラッチ、４２はリセット回路としての４入力ＮＡＮ
Ｄゲート、４３ａ，４３ｂは第１および第２の３入力Ｎ
ＡＮＤゲート、４４ａ，４４ｂは第３および第４の３入
力ＮＡＮＤゲート、４５，４６ａ，４６ｂは遅延素子、
４７ａ，４７ｂは２入力ＮＡＮＤゲート、４８ａ，４８
ｂ，４９ａ，４９ｂはインバータである。
回路における位相・周波数比較回路部１０の構成の例を
示す回路図である。図５において、４１ａ，４１ｂはそ
れぞれ２入力ＮＡＮＤゲートからなる第１および第２の
ＲＳラッチ、４２はリセット回路としての４入力ＮＡＮ
Ｄゲート、４３ａ，４３ｂは第１および第２の３入力Ｎ
ＡＮＤゲート、４４ａ，４４ｂは第３および第４の３入
力ＮＡＮＤゲート、４５，４６ａ，４６ｂは遅延素子、
４７ａ，４７ｂは２入力ＮＡＮＤゲート、４８ａ，４８
ｂ，４９ａ，４９ｂはインバータである。
【００３５】図５に示す構成では、第１および第２の位
相・周波数比較器１０ａ，１０ｂは、第１および第２の
ＲＳラッチ４１ａ，４１ｂ、４入力ＮＡＮＤゲート４
２、並びに２入力ＮＡＮＤゲート４７ａ，４７ｂを共有
している。これにより、位相・周波数比較回路部１０の
回路規模を小さくすることができるので、ＰＬＬ回路の
レイアウト面積を縮小することができる。もちろん、図
１に示すブロック図のように、不感帯がない第１の位相
・周波数比較器１０ａと不感帯がある位相・周波数比較
器１０ｂとを別々に設けてもかまわない。
相・周波数比較器１０ａ，１０ｂは、第１および第２の
ＲＳラッチ４１ａ，４１ｂ、４入力ＮＡＮＤゲート４
２、並びに２入力ＮＡＮＤゲート４７ａ，４７ｂを共有
している。これにより、位相・周波数比較回路部１０の
回路規模を小さくすることができるので、ＰＬＬ回路の
レイアウト面積を縮小することができる。もちろん、図
１に示すブロック図のように、不感帯がない第１の位相
・周波数比較器１０ａと不感帯がある位相・周波数比較
器１０ｂとを別々に設けてもかまわない。
【００３６】図５において、第１の位相・周波数比較器
１０ａは、第１および第２のＲＳラッチ４１ａ，４１
ｂ、４入力ＮＡＮＤゲート４２、第３および第４の３入
力ＮＡＮＤゲート４４ａ，４４ｂ、遅延素子４５、２入
力ＮＡＮＤゲート４７ａ，４７ｂ、およびインバータ４
８ａ，４８ｂによって構成されており、基準信号ＲＥＦ
ＣＬＫの位相進みの有無を示す信号ＵＰとその反転信号
ＵＰ＃、および基準信号ＲＥＦＣＬＫの位相遅れの有無
を示す信号ＤＮとその反転信号ＤＮ＃を出力する。第１
の位相・周波数比較器１０ａでは、４入力ＮＡＮＤゲー
ト４２から出力されたリセット信号を遅延素子４５によ
って遅延させた上で、第１および第２のＲＳラッチ４１
ａ，４１ｂ並びに第３および第４の３入力ＮＡＮＤゲー
ト４４ａ，４４ｂに供給することによって、不感帯をな
くしている（動作原理については、例えば「ＰＬＬ周波
数シンセサイザ・回路設計法」（小沢利行著、総合電子
出版社、１９９４年７月１０日発行）を参照）。
１０ａは、第１および第２のＲＳラッチ４１ａ，４１
ｂ、４入力ＮＡＮＤゲート４２、第３および第４の３入
力ＮＡＮＤゲート４４ａ，４４ｂ、遅延素子４５、２入
力ＮＡＮＤゲート４７ａ，４７ｂ、およびインバータ４
８ａ，４８ｂによって構成されており、基準信号ＲＥＦ
ＣＬＫの位相進みの有無を示す信号ＵＰとその反転信号
ＵＰ＃、および基準信号ＲＥＦＣＬＫの位相遅れの有無
を示す信号ＤＮとその反転信号ＤＮ＃を出力する。第１
の位相・周波数比較器１０ａでは、４入力ＮＡＮＤゲー
ト４２から出力されたリセット信号を遅延素子４５によ
って遅延させた上で、第１および第２のＲＳラッチ４１
ａ，４１ｂ並びに第３および第４の３入力ＮＡＮＤゲー
ト４４ａ，４４ｂに供給することによって、不感帯をな
くしている（動作原理については、例えば「ＰＬＬ周波
数シンセサイザ・回路設計法」（小沢利行著、総合電子
出版社、１９９４年７月１０日発行）を参照）。
【００３７】一方、第２の位相・周波数比較器１０ｂ
は、第１および第２のＲＳラッチ４１ａ，４１ｂ、４入
力ＮＡＮＤゲート４２、第１および第２の３入力ＮＡＮ
Ｄゲート４３ａ，４３ｂ、遅延素子４６ａ，４６ｂ、２
入力ＮＡＮＤゲート４７ａ，４７ｂ、およびインバータ
４９ａ，４９ｂによって構成されており、基準信号ＲＥ
ＦＣＬＫの位相進みの有無を示す信号ＵＰ１とその反転
信号ＵＰ１＃、および基準信号ＲＥＦＣＬＫの位相遅れ
の有無を示す信号ＤＮ１とその反転信号ＤＮ１＃を出力
する。
は、第１および第２のＲＳラッチ４１ａ，４１ｂ、４入
力ＮＡＮＤゲート４２、第１および第２の３入力ＮＡＮ
Ｄゲート４３ａ，４３ｂ、遅延素子４６ａ，４６ｂ、２
入力ＮＡＮＤゲート４７ａ，４７ｂ、およびインバータ
４９ａ，４９ｂによって構成されており、基準信号ＲＥ
ＦＣＬＫの位相進みの有無を示す信号ＵＰ１とその反転
信号ＵＰ１＃、および基準信号ＲＥＦＣＬＫの位相遅れ
の有無を示す信号ＤＮ１とその反転信号ＤＮ１＃を出力
する。
【００３８】第２の位相・周波数比較器１０ｂでは、遅
延素子４６ａ，４６ｂが設けられており、第１のＲＳラ
ッチ４１ａのＳ入力信号Ｓ１は遅延素子４６ａを介して
第１の３入力ＮＡＮＤゲート４３ａに入力されるととも
に、第２のＲＳラッチ４１ｂのＳ入力信号Ｓ２は遅延素
子４６ｂを介して第２の３入力ＮＡＮＤゲート４３ｂに
入力されることによって、特性に不感帯が生じている。
この不感帯の大きさは、遅延素子４６ａ，４６ｂの遅延
時間の設定によって任意に設定することができる。
延素子４６ａ，４６ｂが設けられており、第１のＲＳラ
ッチ４１ａのＳ入力信号Ｓ１は遅延素子４６ａを介して
第１の３入力ＮＡＮＤゲート４３ａに入力されるととも
に、第２のＲＳラッチ４１ｂのＳ入力信号Ｓ２は遅延素
子４６ｂを介して第２の３入力ＮＡＮＤゲート４３ｂに
入力されることによって、特性に不感帯が生じている。
この不感帯の大きさは、遅延素子４６ａ，４６ｂの遅延
時間の設定によって任意に設定することができる。
【００３９】なお、図５に示す第２の位相・周波数比較
器１０ｂでは、特性に不感帯をもたせるために、ＲＳラ
ッチ４１ａ，４１ｂのＳ入力と３入力ＮＡＮＤゲート４
３ａ，４３ｂの入力との間に遅延素子４６ａ，４６ｂを
挿入しているが、その代わりに、ＲＳラッチ４１ａ，４
１ｂの反転出力と３入力ＮＡＮＤゲート４３ａ，４３ｂ
の入力との間に遅延素子を挿入してもよい。
器１０ｂでは、特性に不感帯をもたせるために、ＲＳラ
ッチ４１ａ，４１ｂのＳ入力と３入力ＮＡＮＤゲート４
３ａ，４３ｂの入力との間に遅延素子４６ａ，４６ｂを
挿入しているが、その代わりに、ＲＳラッチ４１ａ，４
１ｂの反転出力と３入力ＮＡＮＤゲート４３ａ，４３ｂ
の入力との間に遅延素子を挿入してもよい。
【００４０】図６は図１に示す本実施形態に係るＰＬＬ
回路におけるチャージポンプ回路部２０の構成の例を示
す図である。図６において、Ｉ１は第１の定電流源、Ｉ
２は第２の定電流源、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４
はそれぞれ、位相・周波数比較回路部１０の第１の位相
・周波数比較器１０ａから入力された信号ＵＰ，ＵＰ
＃，ＤＮ，ＤＮ＃に従ってＯＮ−ＯＦＦ動作するスイッ
チ、ＯＰ１はオペアンプ、ＴＰ１はＰｃｈトランジス
タ、ＴＮ１はＮｃｈトランジスタである。またＰ１は電
流供給点であり、ＣＮＴは電流供給点Ｐ１からローパス
フィルタ３１に電流を供給する出力端子である。
回路におけるチャージポンプ回路部２０の構成の例を示
す図である。図６において、Ｉ１は第１の定電流源、Ｉ
２は第２の定電流源、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４
はそれぞれ、位相・周波数比較回路部１０の第１の位相
・周波数比較器１０ａから入力された信号ＵＰ，ＵＰ
＃，ＤＮ，ＤＮ＃に従ってＯＮ−ＯＦＦ動作するスイッ
チ、ＯＰ１はオペアンプ、ＴＰ１はＰｃｈトランジス
タ、ＴＮ１はＮｃｈトランジスタである。またＰ１は電
流供給点であり、ＣＮＴは電流供給点Ｐ１からローパス
フィルタ３１に電流を供給する出力端子である。
【００４１】図６では、第１のチャージポンプ回路２０
ａとして機能する基本チャージポンプ回路２１が、第１
および第２の定電流源Ｉ１，Ｉ２、スイッチＳＷ１，Ｓ
Ｗ２，ＳＷ３，ＳＷ４並びにオペアンプＯＰ１によって
構成されており、この基本チャージポンプ回路２１に、
第２の位相・周波数比較器１０ｂから入力された信号Ｕ
Ｐ１に従って動作する第１の電流量制御用スイッチとし
てのＰｃｈトランジスタＴＰ１と、前記第２の位相・周
波数比較器１０ｂから入力された信号ＤＮ１に従って動
作する第２の電流量制御用スイッチとしてのＮｃｈトラ
ンジスタＴＮ１が付加された構成になっている。そし
て、ＰｃｈトランジスタＴＰ１およびＮｃｈトランジス
タＴＮ１を付加したことによって、第２のチャージポン
プ回路２０ｂとしての機能が実現されている。
ａとして機能する基本チャージポンプ回路２１が、第１
および第２の定電流源Ｉ１，Ｉ２、スイッチＳＷ１，Ｓ
Ｗ２，ＳＷ３，ＳＷ４並びにオペアンプＯＰ１によって
構成されており、この基本チャージポンプ回路２１に、
第２の位相・周波数比較器１０ｂから入力された信号Ｕ
Ｐ１に従って動作する第１の電流量制御用スイッチとし
てのＰｃｈトランジスタＴＰ１と、前記第２の位相・周
波数比較器１０ｂから入力された信号ＤＮ１に従って動
作する第２の電流量制御用スイッチとしてのＮｃｈトラ
ンジスタＴＮ１が付加された構成になっている。そし
て、ＰｃｈトランジスタＴＰ１およびＮｃｈトランジス
タＴＮ１を付加したことによって、第２のチャージポン
プ回路２０ｂとしての機能が実現されている。
【００４２】すなわち図６に示す構成では、図１に示す
第１および第２のチャージポンプ回路２０ａ，２０ｂの
機能が合わせて実現されるため、チャージポンプ回路部
２０の回路規模を小さくすることができるので、ＰＬＬ
回路のレイアウト面積を縮小することができる。もちろ
ん、図６に示すようなチャージポンプ回路を用いない
で、第１および第２のチャージポンプ回路２０ａ，２０
ｂをそれぞれ既知のチャージポンプ回路によって実現し
てもかまわない。
第１および第２のチャージポンプ回路２０ａ，２０ｂの
機能が合わせて実現されるため、チャージポンプ回路部
２０の回路規模を小さくすることができるので、ＰＬＬ
回路のレイアウト面積を縮小することができる。もちろ
ん、図６に示すようなチャージポンプ回路を用いない
で、第１および第２のチャージポンプ回路２０ａ，２０
ｂをそれぞれ既知のチャージポンプ回路によって実現し
てもかまわない。
【００４３】第１および第２の定電流源Ｉ１，Ｉ２に流
れる電流値Ｉｕｐ，Ｉｄｎは同一であり、位相・周波数
比較回路部１０が位相・周波数差を検出しないときは、
スイッチＳＷ２，ＳＷ４がＯＮになる一方、スイッチＳ
Ｗ１，ＳＷ３はＯＦＦになり、またＰｃｈトランジスタ
ＴＰ１およびＮｃｈトランジスタＴＮ１も導通しないの
で、第１の定電流源Ｉ１から流れる電流はスイッチＳＷ
２，ＳＷ４、および第２の定電流源Ｉ２を経てグランド
に流れる。
れる電流値Ｉｕｐ，Ｉｄｎは同一であり、位相・周波数
比較回路部１０が位相・周波数差を検出しないときは、
スイッチＳＷ２，ＳＷ４がＯＮになる一方、スイッチＳ
Ｗ１，ＳＷ３はＯＦＦになり、またＰｃｈトランジスタ
ＴＰ１およびＮｃｈトランジスタＴＮ１も導通しないの
で、第１の定電流源Ｉ１から流れる電流はスイッチＳＷ
２，ＳＷ４、および第２の定電流源Ｉ２を経てグランド
に流れる。
【００４４】第１の位相・周波数比較器１０ａが位相・
周波数差を検出したときは、スイッチＳＷ１またはＳＷ
３がＯＮになる。すなわち、信号ＵＰが基準信号ＲＥＦ
ＣＬＫの位相進みの検出を示すときは、スイッチＳＷ１
がＯＮになるとともにスイッチＳＷ２がＯＦＦになる一
方、信号ＤＮが基準信号ＲＥＦＣＬＫの位相遅れの検出
を示すときは、スイッチＳＷ３がＯＮになるとともにス
イッチＳＷ４がＯＦＦになる。出力端子ＣＮＴはローパ
スフィルタ３１と接続されているので、第１および第２
の定電流源Ｉ１，Ｉ２の能力で決まる所定量の電流が、
スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の動作に従っ
て、ローパスフィルタ３１に供給されたりローパスフィ
ルタ３１から抜き取られたりする。このため、ローパス
フィルタ３１における電圧値を変えることができる。
周波数差を検出したときは、スイッチＳＷ１またはＳＷ
３がＯＮになる。すなわち、信号ＵＰが基準信号ＲＥＦ
ＣＬＫの位相進みの検出を示すときは、スイッチＳＷ１
がＯＮになるとともにスイッチＳＷ２がＯＦＦになる一
方、信号ＤＮが基準信号ＲＥＦＣＬＫの位相遅れの検出
を示すときは、スイッチＳＷ３がＯＮになるとともにス
イッチＳＷ４がＯＦＦになる。出力端子ＣＮＴはローパ
スフィルタ３１と接続されているので、第１および第２
の定電流源Ｉ１，Ｉ２の能力で決まる所定量の電流が、
スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の動作に従っ
て、ローパスフィルタ３１に供給されたりローパスフィ
ルタ３１から抜き取られたりする。このため、ローパス
フィルタ３１における電圧値を変えることができる。
【００４５】また、基準信号ＲＥＦＣＬＫと生成信号Ｄ
ＥＶＣＬＫとの位相・周波数差が大きく、第１の位相・
周波数比較器１０ａに加えて第２の位相・周波数比較器
１０ｂもまた位相・周波数差を検出したときは、Ｐｃｈ
トランジスタＴＰ１またはＮｃｈトランジスタＴＮ１が
導通する。すなわち、第２の位相・周波数比較器１０ｂ
が、基準信号ＲＥＦＣＬＫの位相進みを検出したときは
信号ＵＰ１によってＰｃｈトランジスタＴＰ１が導通す
る一方、基準信号ＲＥＦＣＬＫの位相遅れを検出したと
きは信号ＤＮ１によってＮｃｈトランジスタＴＮ１が導
通する。このため、ローパスフィルタ３１に、より大き
な電流が供給されるので、ローパスフィルタ３１におけ
る電位変化は、第１の位相・周波数比較器１０ａのみが
位相・周波数差を検出したときよりも大きくなる。な
お、このときの電流量の増分は不定であるが、２つの信
号の位相・周波数差が大きい場合には、正確な電流量で
制御する必要は必ずしもないので問題はない。
ＥＶＣＬＫとの位相・周波数差が大きく、第１の位相・
周波数比較器１０ａに加えて第２の位相・周波数比較器
１０ｂもまた位相・周波数差を検出したときは、Ｐｃｈ
トランジスタＴＰ１またはＮｃｈトランジスタＴＮ１が
導通する。すなわち、第２の位相・周波数比較器１０ｂ
が、基準信号ＲＥＦＣＬＫの位相進みを検出したときは
信号ＵＰ１によってＰｃｈトランジスタＴＰ１が導通す
る一方、基準信号ＲＥＦＣＬＫの位相遅れを検出したと
きは信号ＤＮ１によってＮｃｈトランジスタＴＮ１が導
通する。このため、ローパスフィルタ３１に、より大き
な電流が供給されるので、ローパスフィルタ３１におけ
る電位変化は、第１の位相・周波数比較器１０ａのみが
位相・周波数差を検出したときよりも大きくなる。な
お、このときの電流量の増分は不定であるが、２つの信
号の位相・周波数差が大きい場合には、正確な電流量で
制御する必要は必ずしもないので問題はない。
【００４６】図７は図１に示す本実施形態に係るＰＬＬ
回路におけるチャージポンプ回路部２０の構成の他の例
を示す図である。図７において、図６と共通の構成要素
には図６と同一の符号を付している。Ｉ３は第３の定電
流源、Ｉ４は第４の定電流源であり、その電流値Ｉｕｐ
１およびＩｄｎ１は同一である。
回路におけるチャージポンプ回路部２０の構成の他の例
を示す図である。図７において、図６と共通の構成要素
には図６と同一の符号を付している。Ｉ３は第３の定電
流源、Ｉ４は第４の定電流源であり、その電流値Ｉｕｐ
１およびＩｄｎ１は同一である。
【００４７】図７に示す構成では、電流量制御用スイッ
チとしてのトランジスタＴＰ１，ＴＮ１のソースを電源
線または接地線に直接接続する代わりに、定電流源Ｉ
３，Ｉ４を介して接続している。このため、トランジス
タＴＰ１，ＴＮ１が導通したときに流れる電流量は所定
の値に制御される。したがって、２つの信号の位相・周
波数差が大きい場合でも、ローパスフィルタ３１に供給
する電流量を精度良く制御することができる。
チとしてのトランジスタＴＰ１，ＴＮ１のソースを電源
線または接地線に直接接続する代わりに、定電流源Ｉ
３，Ｉ４を介して接続している。このため、トランジス
タＴＰ１，ＴＮ１が導通したときに流れる電流量は所定
の値に制御される。したがって、２つの信号の位相・周
波数差が大きい場合でも、ローパスフィルタ３１に供給
する電流量を精度良く制御することができる。
【００４８】なお、本実施形態では、位相・周波数比較
回路部１０は、位相・周波数差検出特性に実質的に不感
帯がない第１の位相・周波数比較器１０ａと位相・周波
数差検出特性に所定幅の不感帯がある第２の位相・周波
数比較器１０ｂとの２個の位相・周波数比較器によって
構成されているものとしたが、本発明はこれに限られる
ものではなく、位相・周波数差検出特性に実質的に不感
帯がない位相・周波数比較器と、位相・周波数差検出特
性に所定幅の不感帯があり、かつ不感帯の幅がそれぞれ
異なる複数の位相・周波数比較器とを組み合わせて位相
・周波数比較回路部１０を構成してもかまわない。この
ような構成でも、本実施形態と同様の効果を得ることが
できる。
回路部１０は、位相・周波数差検出特性に実質的に不感
帯がない第１の位相・周波数比較器１０ａと位相・周波
数差検出特性に所定幅の不感帯がある第２の位相・周波
数比較器１０ｂとの２個の位相・周波数比較器によって
構成されているものとしたが、本発明はこれに限られる
ものではなく、位相・周波数差検出特性に実質的に不感
帯がない位相・周波数比較器と、位相・周波数差検出特
性に所定幅の不感帯があり、かつ不感帯の幅がそれぞれ
異なる複数の位相・周波数比較器とを組み合わせて位相
・周波数比較回路部１０を構成してもかまわない。この
ような構成でも、本実施形態と同様の効果を得ることが
できる。
【００４９】
【発明の効果】以上のように本発明によると、ローパス
フィルタに供給される電流量は、基準信号と被比較信号
との位相・周波数差が大きいときは多く、その位相・周
波数差検出特性に所定幅の不感帯がある第２の位相・周
波数比較器では検出できない程度に小さいときは、少な
くなるので、ロックするまでに要する時間が短く、か
つ、ジッタの小さいフェイズロックループ回路を実現す
ることができる。また、位相・周波数比較回路部やチャ
ージポンプ回路部の構成を工夫することによって、本発
明に係るフェイズロックループ回路のレイアウト面積の
増加も抑えられる。
フィルタに供給される電流量は、基準信号と被比較信号
との位相・周波数差が大きいときは多く、その位相・周
波数差検出特性に所定幅の不感帯がある第２の位相・周
波数比較器では検出できない程度に小さいときは、少な
くなるので、ロックするまでに要する時間が短く、か
つ、ジッタの小さいフェイズロックループ回路を実現す
ることができる。また、位相・周波数比較回路部やチャ
ージポンプ回路部の構成を工夫することによって、本発
明に係るフェイズロックループ回路のレイアウト面積の
増加も抑えられる。
【図１】本発明の一実施形態に係るＰＬＬ回路の構成を
示すブロック図である。
示すブロック図である。
【図２】不感帯がある位相・周波数比較器とチャージポ
ンプ回路との組み合わせの特性を示すグラフである。
ンプ回路との組み合わせの特性を示すグラフである。
【図３】不感帯がない位相・周波数比較器とチャージポ
ンプ回路との組み合わせの特性を示すグラフである。
ンプ回路との組み合わせの特性を示すグラフである。
【図４】本発明の一実施形態に係るＰＬＬ回路における
位相・周波数比較回路部およびチャージポンプ回路部の
特性を示すグラフである。
位相・周波数比較回路部およびチャージポンプ回路部の
特性を示すグラフである。
【図５】本発明の一実施形態に係るＰＬＬ回路における
位相・周波数比較回路部の構成例を示す回路図である。
位相・周波数比較回路部の構成例を示す回路図である。
【図６】本発明の一実施形態に係るＰＬＬ回路における
チャージポンプ回路部の構成例を示す回路図である。
チャージポンプ回路部の構成例を示す回路図である。
【図７】本発明の一実施形態に係るＰＬＬ回路における
チャージポンプ回路部の他の構成例を示す回路図であ
る。
チャージポンプ回路部の他の構成例を示す回路図であ
る。
【図８】従来のＰＬＬ回路の構成を示すブロック図であ
る。
る。
ＲＥＦＣＬＫ 基準信号 ＤＥＶＣＬＫ 生成信号（被比較信号） １０ 位相・周波数比較回路部 １０ａ 第１の位相・周波数比較器 １０ｂ 第２の位相・周波数比較器 ２０ チャージポンプ回路部 ２０ａ 第１のチャージポンプ回路 ２０ｂ 第２のチャージポンプ回路 ２１ 基本チャージポンプ回路 ３１ ローパスフィルタ ４１ａ 第１のＲＳラッチ ４１ｂ 第２のＲＳラッチ ４２ ４入力ＮＡＮＤゲート（リセット回路） ４３ａ 第１の３入力ＮＡＮＤゲート ４３ｂ 第２の３入力ＮＡＮＤゲート ４４ａ 第３の３入力ＮＡＮＤゲート ４４ｂ 第４の３入力ＮＡＮＤゲート ４６ａ，４６ｂ 遅延素子 Ｉ１ 第１の定電流源 Ｉ２ 第２の定電流源 Ｐ１ 電流供給点 ＴＰ１ Ｐｃｈトランジスタ（第１の電流量制御用スイ
ッチ） ＴＮ１ Ｎｃｈトランジスタ（第２の電流量制御用スイ
ッチ） Ｉ３ 第３の定電流源 Ｉ４ 第４の定電流源
ッチ） ＴＮ１ Ｎｃｈトランジスタ（第２の電流量制御用スイ
ッチ） Ｉ３ 第３の定電流源 Ｉ４ 第４の定電流源
Claims (7)
- 【請求項１】 基準信号と被比較信号との位相・周波数
を比較する位相・周波数比較回路部と、この位相・周波
数比較回路部の比較結果に従い、ローパスフィルタに電
流を供給するチャージポンプ回路部とを備えたフェイズ
ロックループ回路であって、 前記位相・周波数比較回路部は、 前記基準信号と被比較信号との位相・周波数を比較し、
かつ、位相・周波数差検出特性に実質的に不感帯がない
第１の位相・周波数比較器と、 前記基準信号と被比較信号との位相・周波数を比較し、
かつ、位相・周波数差検出特性に所定幅の不感帯がある
第２の位相・周波数比較器とを備えたものであり、 前記チャージポンプ回路部は、 前記第１の位相・周波数比較器が位相・周波数差を検出
し、かつ前記第２の位相・周波数比較器が位相・周波数
差を検出しないときは、前記第１および第２の位相・周
波数比較器がともに位相・周波数差を検出したときより
も、前記ローパスフィルタに供給する電流量を少なくす
るものであることを特徴とするフェイズロックループ回
路。 - 【請求項２】 請求項１記載のフェイズロックループ回
路において、 前記第２の位相・周波数比較器は、 前記基準信号から生成された信号をＳ入力として入力す
る第１のＲＳラッチと、 前記被比較信号から生成された信号をＳ入力として入力
する第２のＲＳラッチと、 前記第１のＲＳラッチのＳ入力信号および出力信号と、
前記第２のＲＳラッチのＳ入力信号および出力信号とを
入力とし、前記第１および第２のＲＳラッチのリセット
信号を生成出力するリセット回路と、 前記第１のＲＳラッチのＳ入力信号および出力信号と、
前記リセット信号とを入力とする第１の３入力ＮＡＮＤ
ゲートと、 前記第２のＲＳラッチのＳ入力信号および出力信号と、
前記リセット信号とを入力とする第２の３入力ＮＡＮＤ
ゲートとを備え、 前記第１および第２の３入力ＮＡＮＤゲートの出力信号
によって、前記基準信号と被比較信号との位相・周波数
の比較結果を示すものであり、かつ、 前記第１のＲＳラッチのＳ入力信号は、遅延素子を介し
て前記第１の３入力ＮＡＮＤゲートに入力されるととも
に、前記第２のＲＳラッチのＳ入力信号は、遅延素子を
介して前記第２の３入力ＮＡＮＤゲートに入力されるこ
とを特徴とするフェイズロックループ回路。 - 【請求項３】 請求項１記載のフェイズロックループ回
路において、 前記第２の位相・周波数比較器は、 前記基準信号から生成された信号をＳ入力として入力す
る第１のＲＳラッチと、 前記被比較信号から生成された信号をＳ入力として入力
する第２のＲＳラッチと、 前記第１のＲＳラッチのＳ入力信号および出力信号と、
前記第２のＲＳラッチのＳ入力信号および出力信号とを
入力とし、前記第１および第２のＲＳラッチのリセット
信号を生成出力するリセット回路と、 前記第１のＲＳラッチのＳ入力信号および出力信号と、
前記リセット信号とを入力とする第１の３入力ＮＡＮＤ
ゲートと、 前記第２のＲＳラッチのＳ入力信号および出力信号と、
前記リセット信号とを入力とする第２の３入力ＮＡＮＤ
ゲートとを備え、 前記第１および第２の３入力ＮＡＮＤゲートの出力信号
によって、前記基準信号と被比較信号との位相・周波数
の比較結果を示すものであり、かつ、 前記第１のＲＳラッチの出力信号は、遅延素子を介して
前記第１の３入力ＮＡＮＤゲートに入力されるととも
に、前記第２のＲＳラッチの出力信号は、遅延素子を介
して前記第２の３入力ＮＡＮＤゲートに入力されること
を特徴とするフェイズロックループ回路。 - 【請求項４】 請求項２または３記載のフェイズロック
ループ回路において、 前記第１の位相・周波数比較器は、 前記第２の位相・周波数比較器とは、前記第１および第
２のＲＳラッチ並びにリセット回路を共有し、かつ、 前記第１のＲＳラッチのＳ入力信号および出力信号と、
前記リセット信号とを入力とする第３の３入力ＮＡＮＤ
ゲートと、 前記第２のＲＳラッチのＳ入力信号および出力信号と、
前記リセット信号とを入力とする第４の３入力ＮＡＮＤ
ゲートとを備え、 前記第３および第４の３入力ＮＡＮＤゲートの出力信号
によって、前記基準信号と被比較信号との位相・周波数
の比較結果を示すものであることを特徴とするフェイズ
ロックループ回路。 - 【請求項５】 請求項１記載のフェイズロックループ回
路において、 前記チャージポンプ回路部は、 前記第１の位相・周波数比較器が位相・周波数差を検出
したときは、前記ローパスフィルタに電流を供給する一
方、検出しないときは、前記ローパスフィルタに電流を
供給しない第１のチャージポンプ回路と、 前記第２の位相・周波数比較器が位相・周波数差を検出
したときは、前記ローパスフィルタに電流を供給する一
方、検出しないときは、前記ローパスフィルタに電流を
供給しない第２のチャージポンプ回路とを備えているこ
とを特徴とするフェイズロックループ回路。 - 【請求項６】 請求項１記載のフェイズロックループ回
路において、 前記チャージポンプ回路部は、 電源線と接続された第１の定電流源と、接地線と接続さ
れた第２の定電流源とを有し、前記第１の位相・周波数
比較器が位相・周波数差を検出したとき、前記第１およ
び第２の定電流源の間に設けられた電流供給点から所定
量の電流を供給する基本チャージポンプ回路と、 電源線と前記電流供給点との間に前記第１の定電流源と
並列に設けられ、前記第２の位相・周波数比較器が前記
基準信号の位相進みを検出したときは導通する一方、検
出しないときは導通しない第１の電流量制御用スイッチ
と、 接地線と前記電流供給点との間に前記第１の定電流源と
並列に設けられ、前記第２の位相・周波数比較器が前記
基準信号の位相遅れを検出したときは導通する一方、検
出しないときは導通しない第２の電流量制御用スイッチ
とを備えたものであることを特徴とするフェイズロック
ループ回路。 - 【請求項７】 請求項６記載のフェイズロックループ回
路において、 前記チャージポンプ回路部は、 前記第１の電流量制御用スイッチと電源線との間に第３
の定電流源が設けられているとともに、前記第２の電流
量制御用スイッチと接地線との間に第４の定電流源が設
けられていることを特徴とするフェイズロックループ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9288176A JPH11127076A (ja) | 1997-10-21 | 1997-10-21 | フェイズロックループ回路 |
| US09/174,467 US6094078A (en) | 1997-10-21 | 1998-10-19 | Phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9288176A JPH11127076A (ja) | 1997-10-21 | 1997-10-21 | フェイズロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11127076A true JPH11127076A (ja) | 1999-05-11 |
Family
ID=17726804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9288176A Withdrawn JPH11127076A (ja) | 1997-10-21 | 1997-10-21 | フェイズロックループ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6094078A (ja) |
| JP (1) | JPH11127076A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001050610A1 (en) * | 2000-01-06 | 2001-07-12 | Conexant Systems, Inc. | Pll frequency synthesizer using controlled divider pulse widths |
| KR20040004838A (ko) * | 2002-07-05 | 2004-01-16 | 삼성전자주식회사 | 클럭 및 데이터 복원 회로 |
| KR101207072B1 (ko) | 2011-02-17 | 2012-11-30 | 성균관대학교산학협력단 | 위상 보간 기능을 갖는 위상고정루프 및 위상고정루프에서 위상 보간을 수행하는 방법 |
| JP2014030120A (ja) * | 2012-07-31 | 2014-02-13 | Hiroshima Univ | 位相同期ループ回路及びデッドゾーン生成回路 |
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