JPH11195982A - Ｐｌｌ回路 - Google Patents
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- JPH11195982A JPH11195982A JP10012015A JP1201598A JPH11195982A JP H11195982 A JPH11195982 A JP H11195982A JP 10012015 A JP10012015 A JP 10012015A JP 1201598 A JP1201598 A JP 1201598A JP H11195982 A JPH11195982 A JP H11195982A
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Abstract
(57)【要約】
【課題】 大幅に回路規模が増加したり、外部からの制
御信号等が供給される端子の増加を伴うことなく、高速
ロック特性且つ低ジッタ特性を同時に有するＰＬＬ回路
を提供する。 【解決手段】 第１の比較手段によって電圧制御発振手
段の発振出力と基準信号との周波数／位相差を比較し、
第１のチャージポンプは第１の比較手段による比較結果
に基づいて時定数を充放電し、第１の比較回路を構成す
るフリップフロップの出力を増幅するバッファを有した
第２の比較手段によって電圧制御発振手段の発振出力と
基準信号との周波数／位相差を比較し、第２のチャージ
ポンプは第２の比較手段による比較結果に基づいて時定
数を充放電し、これら第２の比較手段は第１の比較手段
の位相差−出力電圧特性より利得が高く、第２の比較手
段は位相差−出力電圧特性に不感帯を有する場合に、第
１の比較手段に不感帯を解消するための第１の遅延回路
を挿入する。
御信号等が供給される端子の増加を伴うことなく、高速
ロック特性且つ低ジッタ特性を同時に有するＰＬＬ回路
を提供する。 【解決手段】 第１の比較手段によって電圧制御発振手
段の発振出力と基準信号との周波数／位相差を比較し、
第１のチャージポンプは第１の比較手段による比較結果
に基づいて時定数を充放電し、第１の比較回路を構成す
るフリップフロップの出力を増幅するバッファを有した
第２の比較手段によって電圧制御発振手段の発振出力と
基準信号との周波数／位相差を比較し、第２のチャージ
ポンプは第２の比較手段による比較結果に基づいて時定
数を充放電し、これら第２の比較手段は第１の比較手段
の位相差−出力電圧特性より利得が高く、第２の比較手
段は位相差−出力電圧特性に不感帯を有する場合に、第
１の比較手段に不感帯を解消するための第１の遅延回路
を挿入する。
Description
【０００１】
【発明の属する技術分野】この発明は、・・・ＰＬＬ回
路に関する。
路に関する。
【０００２】
【従来の技術】図５は、従来からのＰＬＬ（Ｐhase Ｌo
cked Ｌoop）回路の一例を示すブロック図である。この
図に示すように一般にＰＬＬ回路は、比較回路（位相周
波数比較回路）５１ならびにチャージポンプ５２、ＬＰ
Ｆ（Ｌow Ｐass Ｆilter：低域通過濾波器）５３、ＶＣ
Ｏ（Ｖotage Ｃontroled Ｏscillator：電圧制御発振
器）５４そして分周回路５５から構成される帰還回路で
ある。
cked Ｌoop）回路の一例を示すブロック図である。この
図に示すように一般にＰＬＬ回路は、比較回路（位相周
波数比較回路）５１ならびにチャージポンプ５２、ＬＰ
Ｆ（Ｌow Ｐass Ｆilter：低域通過濾波器）５３、ＶＣ
Ｏ（Ｖotage Ｃontroled Ｏscillator：電圧制御発振
器）５４そして分周回路５５から構成される帰還回路で
ある。
【０００３】上述の比較回路５１は、外部から入力され
る基準信号Ｆrefと分周回路５５が出力する信号Ｆout2
との位相および周波数を比較し、これらの差に比例し
て、この差を減少させる方向の大きさの制御信号Ｓupお
よびＳdownを出力する。
る基準信号Ｆrefと分周回路５５が出力する信号Ｆout2
との位相および周波数を比較し、これらの差に比例し
て、この差を減少させる方向の大きさの制御信号Ｓupお
よびＳdownを出力する。
【０００４】チャージポンプ５２は、比較回路５１がの
出力する制御信号ＳupおよびＳdownに基づき、ＬＰＦ５
３を介して制御電圧Ｖcntの充放電を行う。ＬＰＦ５３
は、チャージポンプ５２からの充放電電流によって生成
される制御電圧Ｖcntの電位変化に対し、直流平均化を
行う。
出力する制御信号ＳupおよびＳdownに基づき、ＬＰＦ５
３を介して制御電圧Ｖcntの充放電を行う。ＬＰＦ５３
は、チャージポンプ５２からの充放電電流によって生成
される制御電圧Ｖcntの電位変化に対し、直流平均化を
行う。
【０００５】ＶＣＯ５４は、入力される制御電圧Ｖcnt
に比例した周波数の発振パルスＦout1を出力する。分周
回路５５はカウンタやディバイダ等から構成され、ＶＣ
Ｏ５４が出力する発振パルスＦout1の周波数を１／Ｎに
分周し、信号Ｆout2を出力する。
に比例した周波数の発振パルスＦout1を出力する。分周
回路５５はカウンタやディバイダ等から構成され、ＶＣ
Ｏ５４が出力する発振パルスＦout1の周波数を１／Ｎに
分周し、信号Ｆout2を出力する。
【０００６】上述のＰＬＬ回路は、基準信号ＦrefとＶＣ
Ｏが出力する発振パルスＦout1を１／Ｎに分周した信号
Ｆout2との周波数／位相を比較し、その周波数および位
相の差を小さくする方向に帰還回路動作することによ
り、基準信号Ｆrefと周波数・位相同期のとれた信号Ｆou
t2を得る。そしてＶＣＯ５４の出力として、入力される
基準信号Ｆrefと同期がとれ、且つ周波数がＮ逓倍（Ｆre
f×Ｎ）された発振パルスＦout1を得ることができる。
Ｏが出力する発振パルスＦout1を１／Ｎに分周した信号
Ｆout2との周波数／位相を比較し、その周波数および位
相の差を小さくする方向に帰還回路動作することによ
り、基準信号Ｆrefと周波数・位相同期のとれた信号Ｆou
t2を得る。そしてＶＣＯ５４の出力として、入力される
基準信号Ｆrefと同期がとれ、且つ周波数がＮ逓倍（Ｆre
f×Ｎ）された発振パルスＦout1を得ることができる。
【０００７】図６は、図５に示すＰＬＬ回路の同期動作
の位相周波数特性を示す図である。まずＰＬＬ回路が動
作を開始した時点態では、ＶＣＯ５４は回路定数で決ま
っている自走発振周波数ｆ0で発振している。この状態
では、出力である信号Ｆout2は基準信号Ｆrefに対し、位
相ならびに周波数の何れも大きく異なっている。
の位相周波数特性を示す図である。まずＰＬＬ回路が動
作を開始した時点態では、ＶＣＯ５４は回路定数で決ま
っている自走発振周波数ｆ0で発振している。この状態
では、出力である信号Ｆout2は基準信号Ｆrefに対し、位
相ならびに周波数の何れも大きく異なっている。
【０００８】比較回路５１は、基準信号Ｆrefと信号Ｆo
ut2を比較し、この差を小さくする方向に制御信号Ｓupま
たはＳdownを出力する。即ち、基準信号Ｆrefに対して信
号Ｆout2の位相が遅れている場合や周波数が低い場合に
は、ＰＬＬ回路を構成する帰還回路に対して周波数を高
くする方向の制御信号Ｓupを出力する。逆に、基準信号
Ｆrefに対して信号Ｆout2の位相が進んでいる場合や周
波数が高い場合には、周波数を低くする制御信号Ｓdown
を出力する。
ut2を比較し、この差を小さくする方向に制御信号Ｓupま
たはＳdownを出力する。即ち、基準信号Ｆrefに対して信
号Ｆout2の位相が遅れている場合や周波数が低い場合に
は、ＰＬＬ回路を構成する帰還回路に対して周波数を高
くする方向の制御信号Ｓupを出力する。逆に、基準信号
Ｆrefに対して信号Ｆout2の位相が進んでいる場合や周
波数が高い場合には、周波数を低くする制御信号Ｓdown
を出力する。
【０００９】こうして、比較回路５１が求めた基準信号
Ｆrefと信号Ｆout1との誤差信号に比例した制御信号Ｓu
pおよびＳdownにより、チャージポンプ５２とＬＰＦ５
３とを介してＶＣＯ５４の発振周波数が制御される。
Ｆrefと信号Ｆout1との誤差信号に比例した制御信号Ｓu
pおよびＳdownにより、チャージポンプ５２とＬＰＦ５
３とを介してＶＣＯ５４の発振周波数が制御される。
【００１０】このＶＣＯ５４が出力する発振パルスＦou
t1が、分周回路５５を介して比較回路５１に帰還され
る。このため分周回路５５が出力する信号Ｆout2は、徐
々に基準信号Ｆrefに近くなり、やがて位相ならびに周波
数が等しく安定して発振を続ける状態になる。
t1が、分周回路５５を介して比較回路５１に帰還され
る。このため分周回路５５が出力する信号Ｆout2は、徐
々に基準信号Ｆrefに近くなり、やがて位相ならびに周波
数が等しく安定して発振を続ける状態になる。
【００１１】このように位相ならびに周波数の等しい状
態を、同期（がとれている）状態あるいはロック（し
た）状態と言う。そして、ＰＬＬ回路が動作し始めてか
ら同期がとれるまでの動作を“引き込み動作”、“ロッ
ク動作”あるいは“同期動作”と呼び、同期がとれるま
での時間を“ロック時間”、“ロックアップ時間”ある
いは“引き込み時間”と呼ぶ。
態を、同期（がとれている）状態あるいはロック（し
た）状態と言う。そして、ＰＬＬ回路が動作し始めてか
ら同期がとれるまでの動作を“引き込み動作”、“ロッ
ク動作”あるいは“同期動作”と呼び、同期がとれるま
での時間を“ロック時間”、“ロックアップ時間”ある
いは“引き込み時間”と呼ぶ。
【００１２】こういったＰＬＬ回路は、通信分野や論理
処理分野等に幅広く用いられ、回路動作上の基本クロッ
ク信号として使用されているため、より短時間でロック
するＰＬＬ回路が求められている。
処理分野等に幅広く用いられ、回路動作上の基本クロッ
ク信号として使用されているため、より短時間でロック
するＰＬＬ回路が求められている。
【００１３】そこでＰＬＬ回路のロック時間を短くする
例として、比較回路〜チャージポンプの利得を大きくす
る方法、ＬＰＦの利得を大きくする方法、あるいはＶＣ
Ｏの利得を大きくする方法等がある。
例として、比較回路〜チャージポンプの利得を大きくす
る方法、ＬＰＦの利得を大きくする方法、あるいはＶＣ
Ｏの利得を大きくする方法等がある。
【００１４】しかしながら従来のＰＬＬ回路では、ロッ
クアップ特性（引き込み特性）を向上させるために周波
数感度を増大させると、出力信号のジッタ（同期変動）
が増大してしまう。
クアップ特性（引き込み特性）を向上させるために周波
数感度を増大させると、出力信号のジッタ（同期変動）
が増大してしまう。
【００１５】一方、出力信号ジッタを減少させるために
周波数感度を低下させると、ロックアップ特性が増大し
てしまう。従って、低ジッタ特性且つ高速ロックアップ
特性を持つＰＬＬ回路を設計することは困難であった。
周波数感度を低下させると、ロックアップ特性が増大し
てしまう。従って、低ジッタ特性且つ高速ロックアップ
特性を持つＰＬＬ回路を設計することは困難であった。
【００１６】
【発明が解決しようとする課題】現在までに、ＰＬＬ回
路の低ジッタ化、引き込み高速化のための工夫は行われ
ている。代表的なものとして、ＰＬＬ回路のループ定数
を最適化し、動特性の利得切り替えを用いた例がある。
図７はこのようなＰＬＬ回路の構成例を示すブロック図
であり、実開平１−６５５２７号公報にも示されるもの
である。
路の低ジッタ化、引き込み高速化のための工夫は行われ
ている。代表的なものとして、ＰＬＬ回路のループ定数
を最適化し、動特性の利得切り替えを用いた例がある。
図７はこのようなＰＬＬ回路の構成例を示すブロック図
であり、実開平１−６５５２７号公報にも示されるもの
である。
【００１７】図７に示す例では、複数個の比較回路チャ
ージポンプを用いて、ロックアップ時とロック後の定常
時とで、比較回路チャージポンプの出力利得特性を変化
させ、ＰＬＬ回路の動特性を制御している。
ージポンプを用いて、ロックアップ時とロック後の定常
時とで、比較回路チャージポンプの出力利得特性を変化
させ、ＰＬＬ回路の動特性を制御している。
【００１８】図７に示す例では、比較回路６０が出力す
る制御信号Ｓup、Ｓdownは、２つのチャージポンプ６１
とチャージポンプ６２へ入力される。同期判定回路６３
が出力する信号Ｃontは、２つのチャージポンプ６１、６
２の内、一方のチャージポンプのみをアクティブとし、
図示しないＬＰＦへ出力を選択し切り替える。
る制御信号Ｓup、Ｓdownは、２つのチャージポンプ６１
とチャージポンプ６２へ入力される。同期判定回路６３
が出力する信号Ｃontは、２つのチャージポンプ６１、６
２の内、一方のチャージポンプのみをアクティブとし、
図示しないＬＰＦへ出力を選択し切り替える。
【００１９】図８は、比較回路−チャージポンプの出力
特性（図８（Ａ））と位相周波数特性（図８（ｂ））と
を示す図である。なお、この図中のＡはチャージポンプ
６１の出力特性であり、Ｂはチャージポンプ６２の出力
特性である。
特性（図８（Ａ））と位相周波数特性（図８（ｂ））と
を示す図である。なお、この図中のＡはチャージポンプ
６１の出力特性であり、Ｂはチャージポンプ６２の出力
特性である。
【００２０】端子５０-1を介して比較回路６０に入力さ
れる基準信号Ｆrefと、端子５０-2を介して、図示しない
ＶＣＯあるいは分周回路から入力される信号Ｆoutとの
間の位相誤差φ△に対し、チャージポンプ６１あるいは
６２から電圧ＣＰoutが出力される。即ち位相差φ△に
比例し、その差を小さくする大きさを持った電圧ＣＰout
が出力される。
れる基準信号Ｆrefと、端子５０-2を介して、図示しない
ＶＣＯあるいは分周回路から入力される信号Ｆoutとの
間の位相誤差φ△に対し、チャージポンプ６１あるいは
６２から電圧ＣＰoutが出力される。即ち位相差φ△に
比例し、その差を小さくする大きさを持った電圧ＣＰout
が出力される。
【００２１】このＰＬＬ回路では制御信号Ｃontによっ
て、引き込み過程においては位相差φ△−出力特性利得
の大きいチャージポンプ６１の特性を用い、ロック後は
利得の小さいチャージポンプ６２へ切り替える。
て、引き込み過程においては位相差φ△−出力特性利得
の大きいチャージポンプ６１の特性を用い、ロック後は
利得の小さいチャージポンプ６２へ切り替える。
【００２２】即ち、ロックアップ過程では比較回路−チ
ャージポンプの利得を大きくして高速のロック特性を利
用し、ロック後には利得を小さい比較回路−チャージポ
ンプへ切り替え、低ジッタ特性を達成している。
ャージポンプの利得を大きくして高速のロック特性を利
用し、ロック後には利得を小さい比較回路−チャージポ
ンプへ切り替え、低ジッタ特性を達成している。
【００２３】この制御には端子５０-3を介して入力され
る、ＰＬＬ回路がロックアップ過程かあるいはロックし
たかを判定する同期判定回路６３、およびこの判定結果
に基づいて制御される制御信号Ｃont、または外部から
の制御信号が用いられる。
る、ＰＬＬ回路がロックアップ過程かあるいはロックし
たかを判定する同期判定回路６３、およびこの判定結果
に基づいて制御される制御信号Ｃont、または外部から
の制御信号が用いられる。
【００２４】しかしながら、上述のように利得を切り替
える従来のＰＬＬ回路では、入力端子数の増加や回路規
模の増大という問題がある。この発明は、このような背
景の下になされたもので、大幅に回路規模が増加した
り、外部からの制御信号等が供給される端子の増加を伴
うことなく、高速ロック特性且つ低ジッタ特性を同時に
有するＰＬＬ回路を提供することを目的としている。
える従来のＰＬＬ回路では、入力端子数の増加や回路規
模の増大という問題がある。この発明は、このような背
景の下になされたもので、大幅に回路規模が増加した
り、外部からの制御信号等が供給される端子の増加を伴
うことなく、高速ロック特性且つ低ジッタ特性を同時に
有するＰＬＬ回路を提供することを目的としている。
【００２５】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、電圧制御発
振手段の発振出力と基準信号とに基づいて、時定数回路
を介して前記電圧制御発振手段の周波数を制御する帰還
回路から構成されるＰＬＬ回路であって、前記電圧制御
発振手段の発振出力と前記基準信号との周波数／位相差
を比較する第１の比較手段と、前記第１の比較手段によ
る比較結果に基づいて前記時定数を充放電する第１のチ
ャージポンプと、前記電圧制御発振手段の発振出力と前
記基準信号との周波数／位相差を比較する第２の比較手
段と、前記第２の比較手段による比較結果に基づいて前
記時定数を充放電する第２のチャージポンプとを具備す
ることを特徴とする。また、請求項２に記載の発明にあ
っては、請求項１に記載のＰＬＬ回路では、前記第２の
比較手段は、前記第１の比較回路を構成するフリップフ
ロップの出力を増幅するバッファを有しており、前記第
２の比較手段と前記第２のチャージポンプとは、前記第
１の比較手段と前記第１のチャージポンプの位相差−出
力電圧特性より利得が高いことを特徴とする。また、請
求項３に記載の発明にあっては、請求項１または請求項
２の何れかに記載のＰＬＬ回路では、前記第２の比較手
段と前記第２のチャージポンプとは位相差−出力電圧特
性に不感帯を有することを特徴とする。また、請求項４
に記載の発明にあっては、請求項３に記載のＰＬＬ回路
では、前記第１の比較手段は、不感帯を解消するための
遅延回路を有することを特徴とする。また、請求項５に
記載の発明にあっては請求項１ないし請求項４の何れか
に記載のＰＬＬ回路では、前記第２の比較手段は、前記
不感帯の幅を調整するための遅延手段を有することを特
徴とする。また、請求項６に記載の発明にあっては、請
求項５に記載のＰＬＬ回路では、前記第２の遅延手段
は、遅延時間を大きくすることにより、前記第２の比較
手段の前記不感帯の幅が広くなることを特徴とする。ま
た、請求項７に記載の発明にあっては、請求項１に記載
のＰＬＬ回路では、前記第１の比較手段と前記第２の比
較手段との各々には、入力された前記電圧制御発振手段
の発振出力と前記基準信号とが供給されることを特徴と
する。また、請求項８に記載の発明にあっては、請求項
７に記載のＰＬＬ回路では、前記第１の比較手段と前記
第１のチャージポンプと、前記第２の比較手段と前記第
２のチャージポンプとは、各々位相差−出力電圧特性に
不感帯を有することを特徴とする。また、請求項９に記
載の発明にあっては、請求項８に記載のＰＬＬ回路で
は、前記第１の比較手段は、不感帯を解消するための第
３の遅延回路を有することを特徴とする。
ために、請求項１に記載の発明にあっては、電圧制御発
振手段の発振出力と基準信号とに基づいて、時定数回路
を介して前記電圧制御発振手段の周波数を制御する帰還
回路から構成されるＰＬＬ回路であって、前記電圧制御
発振手段の発振出力と前記基準信号との周波数／位相差
を比較する第１の比較手段と、前記第１の比較手段によ
る比較結果に基づいて前記時定数を充放電する第１のチ
ャージポンプと、前記電圧制御発振手段の発振出力と前
記基準信号との周波数／位相差を比較する第２の比較手
段と、前記第２の比較手段による比較結果に基づいて前
記時定数を充放電する第２のチャージポンプとを具備す
ることを特徴とする。また、請求項２に記載の発明にあ
っては、請求項１に記載のＰＬＬ回路では、前記第２の
比較手段は、前記第１の比較回路を構成するフリップフ
ロップの出力を増幅するバッファを有しており、前記第
２の比較手段と前記第２のチャージポンプとは、前記第
１の比較手段と前記第１のチャージポンプの位相差−出
力電圧特性より利得が高いことを特徴とする。また、請
求項３に記載の発明にあっては、請求項１または請求項
２の何れかに記載のＰＬＬ回路では、前記第２の比較手
段と前記第２のチャージポンプとは位相差−出力電圧特
性に不感帯を有することを特徴とする。また、請求項４
に記載の発明にあっては、請求項３に記載のＰＬＬ回路
では、前記第１の比較手段は、不感帯を解消するための
遅延回路を有することを特徴とする。また、請求項５に
記載の発明にあっては請求項１ないし請求項４の何れか
に記載のＰＬＬ回路では、前記第２の比較手段は、前記
不感帯の幅を調整するための遅延手段を有することを特
徴とする。また、請求項６に記載の発明にあっては、請
求項５に記載のＰＬＬ回路では、前記第２の遅延手段
は、遅延時間を大きくすることにより、前記第２の比較
手段の前記不感帯の幅が広くなることを特徴とする。ま
た、請求項７に記載の発明にあっては、請求項１に記載
のＰＬＬ回路では、前記第１の比較手段と前記第２の比
較手段との各々には、入力された前記電圧制御発振手段
の発振出力と前記基準信号とが供給されることを特徴と
する。また、請求項８に記載の発明にあっては、請求項
７に記載のＰＬＬ回路では、前記第１の比較手段と前記
第１のチャージポンプと、前記第２の比較手段と前記第
２のチャージポンプとは、各々位相差−出力電圧特性に
不感帯を有することを特徴とする。また、請求項９に記
載の発明にあっては、請求項８に記載のＰＬＬ回路で
は、前記第１の比較手段は、不感帯を解消するための第
３の遅延回路を有することを特徴とする。
【００２６】この発明によれば、第１の比較手段によっ
て電圧制御発振手段の発振出力と基準信号との周波数／
位相差を比較し、第１のチャージポンプは第１の比較手
段による比較結果に基づいて時定数を充放電し、第１の
比較回路を構成するフリップフロップの出力を増幅する
バッファを有した第２の比較手段によって電圧制御発振
手段の発振出力と基準信号との周波数／位相差を比較
し、第２のチャージポンプは第２の比較手段による比較
結果に基づいて時定数を充放電し、これら第２の比較手
段と第２のチャージポンプとは、第１の比較手段と第１
のチャージポンプの位相差−出力電圧特性より利得が高
く、第２の比較手段と第２のチャージポンプとは位相差
−出力電圧特性に不感帯を有する場合に、第１の比較手
段に不感帯を解消するための第１の遅延回路を挿入す
る。また、第２の比較手段に遅延時間を大きくすること
によって不感帯の幅を広く調整するための第２の遅延手
段を挿入する。
て電圧制御発振手段の発振出力と基準信号との周波数／
位相差を比較し、第１のチャージポンプは第１の比較手
段による比較結果に基づいて時定数を充放電し、第１の
比較回路を構成するフリップフロップの出力を増幅する
バッファを有した第２の比較手段によって電圧制御発振
手段の発振出力と基準信号との周波数／位相差を比較
し、第２のチャージポンプは第２の比較手段による比較
結果に基づいて時定数を充放電し、これら第２の比較手
段と第２のチャージポンプとは、第１の比較手段と第１
のチャージポンプの位相差−出力電圧特性より利得が高
く、第２の比較手段と第２のチャージポンプとは位相差
−出力電圧特性に不感帯を有する場合に、第１の比較手
段に不感帯を解消するための第１の遅延回路を挿入す
る。また、第２の比較手段に遅延時間を大きくすること
によって不感帯の幅を広く調整するための第２の遅延手
段を挿入する。
【００２７】
【発明の実施の形態】以下に本発明について説明する。
図１は、本発明の第１の実施の形態にかかるＰＬＬ回路
の構成を示す接続図である。なお、本実施の形態が適用
されるＰＬＬ回路の帰還回路の構成は従来のものと同様
であるため、図示ならびに詳細な説明は省略する。
図１は、本発明の第１の実施の形態にかかるＰＬＬ回路
の構成を示す接続図である。なお、本実施の形態が適用
されるＰＬＬ回路の帰還回路の構成は従来のものと同様
であるため、図示ならびに詳細な説明は省略する。
【００２８】図１において１０ならびに２０は比較回路
である。この比較回路１０はデッドゾーン（不感帯）の
ない特性を有しており、基準信号Ｆrefと周波数が制御さ
れるＶＣＯ（図示省略）が出力する発振信号Ｆoutとが
入力される。
である。この比較回路１０はデッドゾーン（不感帯）の
ない特性を有しており、基準信号Ｆrefと周波数が制御さ
れるＶＣＯ（図示省略）が出力する発振信号Ｆoutとが
入力される。
【００２９】これら比較回路１０ならびに２０は、例え
ばＵＳＰ−４２８１２５９やＩＥＥＥ reference Ｖol
ＣＥ−２７、Ｎo.３、１９８１、８月第２２０頁−第２
２６頁等にも示されるように、論理ゲートやＦＦ（フリ
ップフロップ）等を用いた一般的な回路であるので、詳
細な説明は省略する。なお比較回路１０が有する１１
は、インバータ（反転素子）により構成された遅延回路
であり、上述のデッドゾーンを解消する。
ばＵＳＰ−４２８１２５９やＩＥＥＥ reference Ｖol
ＣＥ−２７、Ｎo.３、１９８１、８月第２２０頁−第２
２６頁等にも示されるように、論理ゲートやＦＦ（フリ
ップフロップ）等を用いた一般的な回路であるので、詳
細な説明は省略する。なお比較回路１０が有する１１
は、インバータ（反転素子）により構成された遅延回路
であり、上述のデッドゾーンを解消する。
【００３０】比較回路２０はデッドゾーンのある特性の
ものであってもよく、図１に示すように比較回路１０の
回路内における点ｎ01、ｎ02、ｎ03およびｎ04から信号
が入力される。
ものであってもよく、図１に示すように比較回路１０の
回路内における点ｎ01、ｎ02、ｎ03およびｎ04から信号
が入力される。
【００３１】比較回路１０が出力する制御信号Ｓup1と
Ｓdown1とは、チャージポンプ３０に供給される。一
方、比較回路２０が出力する制御信号Ｓup2とＳdown2と
は、チャージポンプ４０に供給される。
Ｓdown1とは、チャージポンプ３０に供給される。一
方、比較回路２０が出力する制御信号Ｓup2とＳdown2と
は、チャージポンプ４０に供給される。
【００３２】図２は、図１に示す比較回路−チャージポ
ンプの、基準信号Ｆrefと被比較信号である発振信号Ｆou
t間の位相誤差φ△に対する、出力電圧の特性を示す特性
図である。
ンプの、基準信号Ｆrefと被比較信号である発振信号Ｆou
t間の位相誤差φ△に対する、出力電圧の特性を示す特性
図である。
【００３３】図中のＣは、比較回路１０とチャージポン
プ３０との接続に対する特性であり、Ｄは比較回路２０
とチャージポンプ４０との接続に対する特性、そしてＥ
は特性Ｃと特性Ｄとの和である。
プ３０との接続に対する特性であり、Ｄは比較回路２０
とチャージポンプ４０との接続に対する特性、そしてＥ
は特性Ｃと特性Ｄとの和である。
【００３４】図１に示す構成では、上述のように比較回
路２０はデッドゾーンを有している。そこでデッドゾー
ンのない比較回路１０の位相誤差φ△−出力特性は、比
較回路２０の特性に比べて、その利得を低く設定する。
路２０はデッドゾーンを有している。そこでデッドゾー
ンのない比較回路１０の位相誤差φ△−出力特性は、比
較回路２０の特性に比べて、その利得を低く設定する。
【００３５】入力された基準信号Ｆrefと発振信号Ｆout
とは比較回路１０に供給され、これら基準信号Ｆrefと
発振信号Ｆoutとに基づく信号が並列して比較回路２０
に供給される。この結果、図２に示す特性Ｅのように、
チャージポンプ３０の出力とチャージポンプ４０の出力
との和である電圧ＣＰoutが出力される。
とは比較回路１０に供給され、これら基準信号Ｆrefと
発振信号Ｆoutとに基づく信号が並列して比較回路２０
に供給される。この結果、図２に示す特性Ｅのように、
チャージポンプ３０の出力とチャージポンプ４０の出力
との和である電圧ＣＰoutが出力される。
【００３６】以下に、本実施の形態の動作について説明
する。入力される基準信号Ｆrefと発振信号Ｆoutとの間
の位相差がデッドゾーンを越えて大きい時は、比較回路
１０の特性と比較回路２０の特性との和である利得の大
きい電圧が出力される。一方、２つの入力信号の位相差
がデッドゾーンの幅の内側である時は、比較回路１０の
特性で決定される、利得の小さい電圧が出力される。
する。入力される基準信号Ｆrefと発振信号Ｆoutとの間
の位相差がデッドゾーンを越えて大きい時は、比較回路
１０の特性と比較回路２０の特性との和である利得の大
きい電圧が出力される。一方、２つの入力信号の位相差
がデッドゾーンの幅の内側である時は、比較回路１０の
特性で決定される、利得の小さい電圧が出力される。
【００３７】即ちＰＬＬ回路のロックアップ過程におい
て、２つの入力信号ＦrefとＦoutとの間の位相差が大き
い時は、出力電圧特性の利得が大きいので、高速なロッ
ク特性となる。そして位相差が小さくなってきた状態、
およびロックした状態では、位相差出力電圧特性に利得
が小さいので、微少な位相周波数特性の制御となり、低
ジッタ（低ノイズ出力）特性となる。
て、２つの入力信号ＦrefとＦoutとの間の位相差が大き
い時は、出力電圧特性の利得が大きいので、高速なロッ
ク特性となる。そして位相差が小さくなってきた状態、
およびロックした状態では、位相差出力電圧特性に利得
が小さいので、微少な位相周波数特性の制御となり、低
ジッタ（低ノイズ出力）特性となる。
【００３８】図３は、本発明の第２の実施の形態かかる
ＰＬＬ回路の構成を示す接続図である。なお本実施の形
態においても、適用されるＰＬＬ回路の帰還回路の構成
は従来のものと同様であるため、図示ならびに詳細な説
明は省略する。また、図３において図１に示す各部と対
応する部分には同一の符号を付し、その説明は省略す
る。
ＰＬＬ回路の構成を示す接続図である。なお本実施の形
態においても、適用されるＰＬＬ回路の帰還回路の構成
は従来のものと同様であるため、図示ならびに詳細な説
明は省略する。また、図３において図１に示す各部と対
応する部分には同一の符号を付し、その説明は省略す
る。
【００３９】図３に示す比較回路２０ａには、デッドゾ
ーンの幅を調整するための遅延回路２１ａ、２１ｂ、２
２ａならびに２２ｂが挿入されている。これら遅延回路
２１ａ、２１ｂ、２２ａならびに２２ｂの遅延時間を大
きくすることにより、デッドゾーンの幅を大きくするこ
とができる。
ーンの幅を調整するための遅延回路２１ａ、２１ｂ、２
２ａならびに２２ｂが挿入されている。これら遅延回路
２１ａ、２１ｂ、２２ａならびに２２ｂの遅延時間を大
きくすることにより、デッドゾーンの幅を大きくするこ
とができる。
【００４０】即ち本実施の形態では、入力低ジッタ特性
の領域を制御することが可能である。位相誤差−出力特
性については、例えば図２に示したようなデッドゾーン
の幅が設定可変となる他は、利得等は同等である。また
詳細な動作は、図１ならびに図２に示すものと同じであ
る。
の領域を制御することが可能である。位相誤差−出力特
性については、例えば図２に示したようなデッドゾーン
の幅が設定可変となる他は、利得等は同等である。また
詳細な動作は、図１ならびに図２に示すものと同じであ
る。
【００４１】図４は、本発明の第３の実施の形態かかる
ＰＬＬ回路の構成を示す接続図である。なお本実施の形
態においても、適用されるＰＬＬ回路の帰還回路の構成
は従来のものと同様であるため、図示ならびに詳細な説
明は省略する。また、図４においても図１あるいは図３
に示す各部と対応する部分には同一の符号を付し、その
説明は省略する。
ＰＬＬ回路の構成を示す接続図である。なお本実施の形
態においても、適用されるＰＬＬ回路の帰還回路の構成
は従来のものと同様であるため、図示ならびに詳細な説
明は省略する。また、図４においても図１あるいは図３
に示す各部と対応する部分には同一の符号を付し、その
説明は省略する。
【００４２】図４において１０ａは比較回路であり、比
較回路１０と同様に構成されていない。ただし、比較回
路１０ａは遅延回路１１を有していない。本実施の形態
では、比較回路１０と比較回路１０ａとには同一の基準
信号Ｆrefが供給される。また発振信号Ｆoutも、比較回
路１０と比較回路１０ａとに供給される。本実施の形態
の詳細な動作についても、図１ないし図３に示すものと
同じであるが、回路規模の増大は大きくないことがわか
る。
較回路１０と同様に構成されていない。ただし、比較回
路１０ａは遅延回路１１を有していない。本実施の形態
では、比較回路１０と比較回路１０ａとには同一の基準
信号Ｆrefが供給される。また発振信号Ｆoutも、比較回
路１０と比較回路１０ａとに供給される。本実施の形態
の詳細な動作についても、図１ないし図３に示すものと
同じであるが、回路規模の増大は大きくないことがわか
る。
【００４３】
【発明の効果】以上説明したように、この発明によれ
ば、第１の比較手段によって電圧制御発振手段の発振出
力と基準信号との周波数／位相差を比較し、第１のチャ
ージポンプは第１の比較手段による比較結果に基づいて
時定数を充放電し、第１の比較回路を構成するフリップ
フロップの出力を増幅するバッファを有した第２の比較
手段によって電圧制御発振手段の発振出力と基準信号と
の周波数／位相差を比較し、第２のチャージポンプは第
２の比較手段による比較結果に基づいて時定数を充放電
し、これら第２の比較手段と第２のチャージポンプと
は、第１の比較手段と第１のチャージポンプの位相差−
出力電圧特性より利得が高く、第２の比較手段と第２の
チャージポンプとは位相差−出力電圧特性に不感帯を有
する場合に、第１の比較手段に不感帯を解消するための
第１の遅延回路を挿入する。また、第２の比較手段に遅
延時間を大きくすることによって不感帯の幅を広く調整
するための第２の遅延手段を挿入するので、大幅に回路
規模が増加したり、外部からの制御信号等が供給される
端子の増加を伴うことなく、高速ロック特性且つ低ジッ
タ特性を同時に有するＰＬＬ回路が実現可能であるとい
う効果が得られる。
ば、第１の比較手段によって電圧制御発振手段の発振出
力と基準信号との周波数／位相差を比較し、第１のチャ
ージポンプは第１の比較手段による比較結果に基づいて
時定数を充放電し、第１の比較回路を構成するフリップ
フロップの出力を増幅するバッファを有した第２の比較
手段によって電圧制御発振手段の発振出力と基準信号と
の周波数／位相差を比較し、第２のチャージポンプは第
２の比較手段による比較結果に基づいて時定数を充放電
し、これら第２の比較手段と第２のチャージポンプと
は、第１の比較手段と第１のチャージポンプの位相差−
出力電圧特性より利得が高く、第２の比較手段と第２の
チャージポンプとは位相差−出力電圧特性に不感帯を有
する場合に、第１の比較手段に不感帯を解消するための
第１の遅延回路を挿入する。また、第２の比較手段に遅
延時間を大きくすることによって不感帯の幅を広く調整
するための第２の遅延手段を挿入するので、大幅に回路
規模が増加したり、外部からの制御信号等が供給される
端子の増加を伴うことなく、高速ロック特性且つ低ジッ
タ特性を同時に有するＰＬＬ回路が実現可能であるとい
う効果が得られる。
【図１】 本発明の第１の実施の形態にかかるＰＬＬ回
路の構成を示す接続図である。
路の構成を示す接続図である。
【図２】 図１に示す比較回路−チャージポンプの特性
を示す特性図である。
を示す特性図である。
【図３】 本発明の第２の実施の形態かかるＰＬＬ回路
の構成を示す接続図である。
の構成を示す接続図である。
【図４】 本発明の第３の実施の形態かかるＰＬＬ回路
の構成を示す接続図である。
の構成を示す接続図である。
【図５】 従来からのＰＬＬ回路の一例を示すブロック
図である。
図である。
【図６】 図５に示すＰＬＬ回路の同期動作の位相周波
数特性を示す図である。
数特性を示す図である。
【図７】 ループ定数を最適化し、動特性の利得切り替
えを用いたＰＬＬ回路の構成例を示すブロック図であ
る。
えを用いたＰＬＬ回路の構成例を示すブロック図であ
る。
【図８】 比較回路−チャージポンプの出力特性と位相
周波数特性とを示す図である。
周波数特性とを示す図である。
１０ 比較回路 １０ａ 比較回路 １１ 遅延回路 ２０ 比較回路 ２０ａ 比較回路 ２１ａ、２１ｂ 遅延回路 ２２ａ、２２ｂ 遅延回路 ３０ チャージポンプ ４０ チャージポンプ ５０-1〜５０-3 端子 ５１ 比較回路 ５２ チャージポンプ ５３ ＬＰＦ ５４ ＶＣＯ ５５ 分周回路 ６０ 比較回路 ６１ チャージポンプ ６２ チャージポンプ
Claims (9)
- 【請求項１】 電圧制御発振手段の発振出力と基準信号
とに基づいて、時定数回路を介して前記電圧制御発振手
段の周波数を制御する帰還回路から構成されるＰＬＬ回
路であって、 前記電圧制御発振手段の発振出力と前記基準信号との周
波数／位相差を比較する第１の比較手段と、 前記第１の比較手段による比較結果に基づいて前記時定
数を充放電する第１のチャージポンプと、 前記電圧制御発振手段の発振出力と前記基準信号との周
波数／位相差を比較する第２の比較手段と、 前記第２の比較手段による比較結果に基づいて前記時定
数を充放電する第２のチャージポンプとを具備すること
を特徴とするＰＬＬ回路。 - 【請求項２】 前記第２の比較手段は、 前記第１の比較回路を構成するフリップフロップの出力
を増幅するバッファを有しており、 前記第２の比較手段と前記第２のチャージポンプとは、 前記第１の比較手段と前記第１のチャージポンプの位相
差−出力電圧特性より利得が高いことを特徴とする請求
項１に記載のＰＬＬ回路。 - 【請求項３】 前記第２の比較手段と前記第２のチャー
ジポンプとは位相差−出力電圧特性に不感帯を有するこ
とを特徴とする請求項１または請求項２の何れかに記載
のＰＬＬ回路。 - 【請求項４】 前記第１の比較手段は、 不感帯を解消するための第１の遅延回路を有することを
特徴とする請求項３に記載のＰＬＬ回路。 - 【請求項５】 前記第２の比較手段は、 前記不感帯の幅を調整するための第２の遅延手段を有す
ることを特徴とする請求項１ないし請求項４の何れかに
記載のＰＬＬ回路。 - 【請求項６】 前記第２の遅延手段は、遅延時間を大き
くすることにより、 前記第２の比較手段の前記不感帯の幅が広くなることを
特徴とする請求項５に記載のＰＬＬ回路。 - 【請求項７】 前記第１の比較手段と前記第２の比較手
段との各々には、 入力された前記電圧制御発振手段の発振出力と前記基準
信号とが供給されることを特徴とする請求項１に記載の
ＰＬＬ回路。 - 【請求項８】 前記第１の比較手段と前記第１のチャー
ジポンプと、前記第２の比較手段と前記第２のチャージ
ポンプとは、各々位相差−出力電圧特性に不感帯を有す
ることを特徴とする請求項７に記載のＰＬＬ回路。 - 【請求項９】 前記第１の比較手段は、 不感帯を解消するための第３の遅延回路を有することを
特徴とする請求項８に記載のＰＬＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012015A JPH11195982A (ja) | 1998-01-06 | 1998-01-06 | Ｐｌｌ回路 |
| EP99100076A EP0929156A3 (en) | 1998-01-06 | 1999-01-05 | Phase locked loop circuit |
| CNB991000102A CN1144369C (zh) | 1998-01-06 | 1999-01-05 | 锁相环电路 |
| KR1019990000126A KR100341106B1 (ko) | 1998-01-06 | 1999-01-06 | 위상록루프회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012015A JPH11195982A (ja) | 1998-01-06 | 1998-01-06 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195982A true JPH11195982A (ja) | 1999-07-21 |
Family
ID=11793781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012015A Pending JPH11195982A (ja) | 1998-01-06 | 1998-01-06 | Ｐｌｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0929156A3 (ja) |
| JP (1) | JPH11195982A (ja) |
| KR (1) | KR100341106B1 (ja) |
| CN (1) | CN1144369C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954511B2 (en) | 2000-09-21 | 2005-10-11 | Sony Corporation | Phase-locked loop circuit and delay-locked loop circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003267746A1 (en) * | 2002-10-30 | 2004-05-25 | Koninklijke Philips Electronics N.V. | Phase locked loop demodulator with gain control |
| US9419632B1 (en) * | 2016-04-22 | 2016-08-16 | Via Alliance Semiconductor Co., Ltd. | Charge pump for use in phase-locked loop |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142246A (en) * | 1991-06-19 | 1992-08-25 | Telefonaktiebolaget L M Ericsson | Multi-loop controlled VCO |
| JP3208736B2 (ja) * | 1991-11-08 | 2001-09-17 | ソニー株式会社 | Ｐｌｌ回路 |
| US5424689A (en) * | 1993-12-22 | 1995-06-13 | Motorola, Inc. | Filtering device for use in a phase locked loop controller |
| JPH11127076A (ja) * | 1997-10-21 | 1999-05-11 | Matsushita Electric Ind Co Ltd | フェイズロックループ回路 |
-
1998
- 1998-01-06 JP JP10012015A patent/JPH11195982A/ja active Pending
-
1999
- 1999-01-05 CN CNB991000102A patent/CN1144369C/zh not_active Expired - Fee Related
- 1999-01-05 EP EP99100076A patent/EP0929156A3/en not_active Withdrawn
- 1999-01-06 KR KR1019990000126A patent/KR100341106B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954511B2 (en) | 2000-09-21 | 2005-10-11 | Sony Corporation | Phase-locked loop circuit and delay-locked loop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1144369C (zh) | 2004-03-31 |
| KR19990067749A (ko) | 1999-08-25 |
| CN1226762A (zh) | 1999-08-25 |
| KR100341106B1 (ko) | 2002-06-20 |
| EP0929156A3 (en) | 2000-11-08 |
| EP0929156A2 (en) | 1999-07-14 |
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