JPH10163860A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10163860A JPH10163860A JP8324920A JP32492096A JPH10163860A JP H10163860 A JPH10163860 A JP H10163860A JP 8324920 A JP8324920 A JP 8324920A JP 32492096 A JP32492096 A JP 32492096A JP H10163860 A JPH10163860 A JP H10163860A
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- 230000001934 delay Effects 0.000 claims 1
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- 239000013256 coordination polymer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路において、位相比較器に、２つの
入力信号の位相差が０付近で不感帯が存在することによ
る、引き込み後の出力信号のジッタ及び位相誤差を低減
する。 【解決手段】 エッジ比較型位相比較器（ＰＦＣ）２
と、チャージポンプ回路（ＣＰ）３と、ローパスフィル
タ（ＬＰＦ）４と、電圧制御発振器（ＶＣＯ）５と、分
周回路（１／ｎ）６とで構成されるＰＬＬ回路におい
て、ＰＦＣ４に入力されるレファレンス信号ＲＥＦ側
に、その信号の２分の１の周期でエッジを時間軸方向に
変調する変調回路１を備える構成とすることにより、出
力定常ジッタ及び定常位相誤差を低減させる。
入力信号の位相差が０付近で不感帯が存在することによ
る、引き込み後の出力信号のジッタ及び位相誤差を低減
する。 【解決手段】 エッジ比較型位相比較器（ＰＦＣ）２
と、チャージポンプ回路（ＣＰ）３と、ローパスフィル
タ（ＬＰＦ）４と、電圧制御発振器（ＶＣＯ）５と、分
周回路（１／ｎ）６とで構成されるＰＬＬ回路におい
て、ＰＦＣ４に入力されるレファレンス信号ＲＥＦ側
に、その信号の２分の１の周期でエッジを時間軸方向に
変調する変調回路１を備える構成とすることにより、出
力定常ジッタ及び定常位相誤差を低減させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特にレファレンスクロック信号に位相同期した逓倍
クロック信号を出力するＰＬＬ回路に関する。
し、特にレファレンスクロック信号に位相同期した逓倍
クロック信号を出力するＰＬＬ回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ回路として例えば（１）特
開平３−１４５３２７号公報及び（２）特開昭６２−２
３６２０号公報に記載されるものがある。前記（１）に
記載されたＰＬＬ回路は、エッジ比較型位相比較器の一
方の入力信号に他方の入力信号の微分波形を重畳して位
相比較を行うように構成されている。また、前記（２）
に記載されたＰＬＬ回路は、エッジ比較型位相比較器の
一方の入力信号の立ち上がりエッジ又は立ち下がりエッ
ジに同期したパルスを発生させ、このパルス信号に従っ
てループフィルタの出力電圧が一方のレベル側のオフセ
ットを持つように構成されている。
開平３−１４５３２７号公報及び（２）特開昭６２−２
３６２０号公報に記載されるものがある。前記（１）に
記載されたＰＬＬ回路は、エッジ比較型位相比較器の一
方の入力信号に他方の入力信号の微分波形を重畳して位
相比較を行うように構成されている。また、前記（２）
に記載されたＰＬＬ回路は、エッジ比較型位相比較器の
一方の入力信号の立ち上がりエッジ又は立ち下がりエッ
ジに同期したパルスを発生させ、このパルス信号に従っ
てループフィルタの出力電圧が一方のレベル側のオフセ
ットを持つように構成されている。
【０００３】
【発明が解決しようとする課題】前記（１）に記載され
たＰＬＬ回路の問題点は、エッジ比較型位相比較器が持
つ不感帯幅分だけは、必ず出力ジッタとして発生してし
まうことである。その理由は、ＰＬＬ回路がロックした
定常状態では、位相比較器が位相差０付近に持つ不感帯
領域にあるため、この不感帯幅を超える位相変動が発生
するまでは、電圧制御発振器は制御されないからであ
る。
たＰＬＬ回路の問題点は、エッジ比較型位相比較器が持
つ不感帯幅分だけは、必ず出力ジッタとして発生してし
まうことである。その理由は、ＰＬＬ回路がロックした
定常状態では、位相比較器が位相差０付近に持つ不感帯
領域にあるため、この不感帯幅を超える位相変動が発生
するまでは、電圧制御発振器は制御されないからであ
る。
【０００４】また、前記（２）に記載されたＰＬＬ回路
の問題点は、位相比較器が位相差０付近に持つ不感帯を
さけて定常状態にあるため、電圧制御発振器の出力信号
の定常位相誤差が大きくなるということである。その理
由は、ループフィルタの出力にオフセットを与えること
により、位相比較器の不感帯をさける構成をとっている
からである。
の問題点は、位相比較器が位相差０付近に持つ不感帯を
さけて定常状態にあるため、電圧制御発振器の出力信号
の定常位相誤差が大きくなるということである。その理
由は、ループフィルタの出力にオフセットを与えること
により、位相比較器の不感帯をさける構成をとっている
からである。
【０００５】従って、本発明の目的は、レファレンスク
ロック信号に位相同期した逓倍クロック信号を出力する
ＰＬＬ回路において、位相比較器が持つ不感帯の影響に
よる出力定常ジッタと定常位相誤差とを低減することで
ある。
ロック信号に位相同期した逓倍クロック信号を出力する
ＰＬＬ回路において、位相比較器が持つ不感帯の影響に
よる出力定常ジッタと定常位相誤差とを低減することで
ある。
【０００６】
【課題を解決するための手段】本発明においては、前記
目的を達成するために、電圧制御発振器の出力を分周し
て得られるフィードバック信号とリファレンスクロック
信号とを位相比較器で位相比較し、この比較結果に応じ
て制御回路により前記電圧制御発振器を制御するＰＬＬ
回路において、前記フィードバック信号及び前記リファ
レンスクロック信号の一方を入力信号とし、この入力信
号を時間軸方向に変調して前記位相比較器に与える変調
回路を設けている。
目的を達成するために、電圧制御発振器の出力を分周し
て得られるフィードバック信号とリファレンスクロック
信号とを位相比較器で位相比較し、この比較結果に応じ
て制御回路により前記電圧制御発振器を制御するＰＬＬ
回路において、前記フィードバック信号及び前記リファ
レンスクロック信号の一方を入力信号とし、この入力信
号を時間軸方向に変調して前記位相比較器に与える変調
回路を設けている。
【０００７】また、前記変調回路を、前記入力信号のｍ
分の1(m は２以上の整数）の周期で前記入力信号のエッ
ジを前記位相比較器が持つ位相差ゼロ付近における不感
帯の幅以上に時間軸方向に変調するようにしてよい。
分の1(m は２以上の整数）の周期で前記入力信号のエッ
ジを前記位相比較器が持つ位相差ゼロ付近における不感
帯の幅以上に時間軸方向に変調するようにしてよい。
【０００８】また、前記変調回路を、前記入力信号を所
定時間遅延させる遅延回路と、前記遅延回路の出力によ
り駆動され２つの値を交互に出力するカウンタ回路と、
前記２つの値に応じて前記入力信号及び前記遅延された
信号の一方を選択して出力する選択回路とにより構成し
てよい。
定時間遅延させる遅延回路と、前記遅延回路の出力によ
り駆動され２つの値を交互に出力するカウンタ回路と、
前記２つの値に応じて前記入力信号及び前記遅延された
信号の一方を選択して出力する選択回路とにより構成し
てよい。
【０００９】さらに前記遅延回路の遅延時間を、前記位
相比較回路が持つ位相差ゼロ付近における不感帯の幅以
上としてよい。
相比較回路が持つ位相差ゼロ付近における不感帯の幅以
上としてよい。
【００１０】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図１は本発明の第１の
実施の形態を示したものである。本発明によるＰＬＬ回
路は、図１に示すように、レファレンスクロック信号Ｒ
ＥＦを入力し、レファレンスクロック信号ＲＥＦのｍ分
の１（ｍは２以上の整数、ここではｍ＝２とする）の周
期でレファレンスクロック信号ＲＥＦのエッジを時間軸
方向に後段のＰＦＣ２が持つ不感帯幅以上変調し、変調
出力信号ＯＭＯＤを出力する変調回路１と、変調回路１
からの変調出力信号ＯＭＯＤと後述するｎ分周回路６
（ｎは１以上の整数）からのフィードバック信号ＦＤＢ
Ｋとを入力し、これらの２つの入力信号のエッジを用い
て位相比較を行い、フィードバック信号ＦＤＢＫの方が
周波数が低い場合には、パルス状のエッジ位相差をアッ
プ制御信号ＵＰとして出力し、また、フィードバック信
号ＦＤＢＫの方が周波数が高い場合には、パルス状のエ
ッジ位相差をダウン制御信号ＤＯＷＮとして出力するエ
ッジ比較型位相比較器（以後ＰＦＣと呼ぶ）２と、ＰＦ
Ｃ２からのアップ制御信号ＵＰとダウン制御信号ＤＯＷ
Ｎとを入力し、後段の例えばラグリード型のループフィ
ルタ（以後ＬＰＦと呼ぶ）４にチャージされている電荷
を、アップ制御信号ＵＰパルスによりチャージし、ダウ
ン制御信号ＤＯＷＮパルスによりディスチャージするチ
ャージポンプ回路（以後ＣＰと呼ぶ）３と、ＣＰ３によ
り充放電され、ＣＰ３からの制御信号の入力に対し、高
周波数成分を抑圧或いは削除した制御電圧で後段の電圧
制御発振器（以後ＶＣＯと呼ぶ）５を制御するＬＰＦ４
と、ＬＰＦ４からの制御電圧により発振周波数を変化さ
せ、逓倍クロック信号ＯＵＴを出力するＶＣＯ５と、Ｖ
ＣＯ５からの逓倍クロック信号ＯＵＴを入力し、ｎ分周
したものをフィードバック信号ＦＤＢＫとしてＰＦＣ２
に出力するｎ分周回路６とにより構成されている。
図面を参照して詳細に説明する。図１は本発明の第１の
実施の形態を示したものである。本発明によるＰＬＬ回
路は、図１に示すように、レファレンスクロック信号Ｒ
ＥＦを入力し、レファレンスクロック信号ＲＥＦのｍ分
の１（ｍは２以上の整数、ここではｍ＝２とする）の周
期でレファレンスクロック信号ＲＥＦのエッジを時間軸
方向に後段のＰＦＣ２が持つ不感帯幅以上変調し、変調
出力信号ＯＭＯＤを出力する変調回路１と、変調回路１
からの変調出力信号ＯＭＯＤと後述するｎ分周回路６
（ｎは１以上の整数）からのフィードバック信号ＦＤＢ
Ｋとを入力し、これらの２つの入力信号のエッジを用い
て位相比較を行い、フィードバック信号ＦＤＢＫの方が
周波数が低い場合には、パルス状のエッジ位相差をアッ
プ制御信号ＵＰとして出力し、また、フィードバック信
号ＦＤＢＫの方が周波数が高い場合には、パルス状のエ
ッジ位相差をダウン制御信号ＤＯＷＮとして出力するエ
ッジ比較型位相比較器（以後ＰＦＣと呼ぶ）２と、ＰＦ
Ｃ２からのアップ制御信号ＵＰとダウン制御信号ＤＯＷ
Ｎとを入力し、後段の例えばラグリード型のループフィ
ルタ（以後ＬＰＦと呼ぶ）４にチャージされている電荷
を、アップ制御信号ＵＰパルスによりチャージし、ダウ
ン制御信号ＤＯＷＮパルスによりディスチャージするチ
ャージポンプ回路（以後ＣＰと呼ぶ）３と、ＣＰ３によ
り充放電され、ＣＰ３からの制御信号の入力に対し、高
周波数成分を抑圧或いは削除した制御電圧で後段の電圧
制御発振器（以後ＶＣＯと呼ぶ）５を制御するＬＰＦ４
と、ＬＰＦ４からの制御電圧により発振周波数を変化さ
せ、逓倍クロック信号ＯＵＴを出力するＶＣＯ５と、Ｖ
ＣＯ５からの逓倍クロック信号ＯＵＴを入力し、ｎ分周
したものをフィードバック信号ＦＤＢＫとしてＰＦＣ２
に出力するｎ分周回路６とにより構成されている。
【００１１】次に前記構成による動作について説明す
る。図１において、レファレンスクロック信号ＲＥＦ
は、変調回路１によりレファレンスクロック信号ＲＥＦ
の２分の１の周期でエッジを時間軸方向に変調され、信
号ＯＭＯＤとしてＰＦＣ２の一方の入力端子に入力され
る。ＰＦＣ２のもう一方の入力端子には、ＶＣＯ５の出
力である逓倍クロック信号ＯＵＴをｎ分周回路６により
ｎ分周したフィードバック信号ＦＤＢＫが入力される。
る。図１において、レファレンスクロック信号ＲＥＦ
は、変調回路１によりレファレンスクロック信号ＲＥＦ
の２分の１の周期でエッジを時間軸方向に変調され、信
号ＯＭＯＤとしてＰＦＣ２の一方の入力端子に入力され
る。ＰＦＣ２のもう一方の入力端子には、ＶＣＯ５の出
力である逓倍クロック信号ＯＵＴをｎ分周回路６により
ｎ分周したフィードバック信号ＦＤＢＫが入力される。
【００１２】尚、ＰＦＣ２はエッジ比較型の位相比較器
で、立ち下がりエッジを用いて位相差をＵＰ或いはＤＯ
ＷＮにパルス状の信号として出力するものである。ここ
でＰＦＣ２は立ち上がり或いは立ち下がりのエッジの何
れを使用する構成でもよい。
で、立ち下がりエッジを用いて位相差をＵＰ或いはＤＯ
ＷＮにパルス状の信号として出力するものである。ここ
でＰＦＣ２は立ち上がり或いは立ち下がりのエッジの何
れを使用する構成でもよい。
【００１３】図２は、ＰＬＬ回路がロックした状態の定
常状態でのＵＰ及びＤＯＷＮの出力の動作を説明するた
めの各信号を示したものである。
常状態でのＵＰ及びＤＯＷＮの出力の動作を説明するた
めの各信号を示したものである。
【００１４】また、図３は、ＰＦＣ２の入力信号の位相
差と出力制御信号パルス幅との関係を示したものであ
る。図３に示したように、ＰＦＣ２には、位相差０付近
においてＰＦＣ２を構成する素子の応答遅延などの理由
で不感帯Ａが存在する。ＰＬＬ回路がロックした定常状
態は、この位相差０付近での動作となる。
差と出力制御信号パルス幅との関係を示したものであ
る。図３に示したように、ＰＦＣ２には、位相差０付近
においてＰＦＣ２を構成する素子の応答遅延などの理由
で不感帯Ａが存在する。ＰＬＬ回路がロックした定常状
態は、この位相差０付近での動作となる。
【００１５】図２に示したように、変調回路１により信
号ＯＭＯＤは時間軸方向に変調される。この変調回路１
による変調幅Ｂは、ＰＦＣ２が持つ不感帯幅Ａよりも大
きいものである。
号ＯＭＯＤは時間軸方向に変調される。この変調回路１
による変調幅Ｂは、ＰＦＣ２が持つ不感帯幅Ａよりも大
きいものである。
【００１６】定常状態では図２に示すように、変調回路
１により信号ＯＭＯＤが、時間軸方向にＰＦＣ２が持つ
不感帯幅Ａ以上変調されるため、ＰＦＣ２は不感帯Ａの
両側の線形な領域での比較のみが行われ、この結果、出
力制御信号としてのＵＰとＤＯＷＮは、同じパルス幅で
交互に出力されることになる。
１により信号ＯＭＯＤが、時間軸方向にＰＦＣ２が持つ
不感帯幅Ａ以上変調されるため、ＰＦＣ２は不感帯Ａの
両側の線形な領域での比較のみが行われ、この結果、出
力制御信号としてのＵＰとＤＯＷＮは、同じパルス幅で
交互に出力されることになる。
【００１７】図４に変調回路１とＰＦＣ２とを組み合わ
せた状態の入力位相差と制御量の関係を示す。変調回路
１からの変調出力信号ＯＭＯＤにより、ＰＦＣ２からの
出力は、図４のＸとＹとを交互にとる様に動作を行う。
そのため、ＬＰＦ４からのＶＣＯ５への制御量として
は、図４のＸとＹとを足したものとなり、図４のＺの様
な特性となる。
せた状態の入力位相差と制御量の関係を示す。変調回路
１からの変調出力信号ＯＭＯＤにより、ＰＦＣ２からの
出力は、図４のＸとＹとを交互にとる様に動作を行う。
そのため、ＬＰＦ４からのＶＣＯ５への制御量として
は、図４のＸとＹとを足したものとなり、図４のＺの様
な特性となる。
【００１８】その結果、ＰＦＣ２の不感帯の影響を受け
ずに、位相比較特性の線形領域のみを使用してＰＬＬ回
路が制御されることになり、定常状態では、ＰＦＣ２が
位相差０付近に不感帯を持たない理想的な線形特性を持
つ場合と等価な動作を行うことになる。
ずに、位相比較特性の線形領域のみを使用してＰＬＬ回
路が制御されることになり、定常状態では、ＰＦＣ２が
位相差０付近に不感帯を持たない理想的な線形特性を持
つ場合と等価な動作を行うことになる。
【００１９】図５は変調回路１の構成例を示す。この変
調回路１は、レファレンスクロック信号ＲＥＦを入力
し、ＰＦＣ２が持つ不感帯幅以上の時間だけ遅延させた
遅延信号ＯＤＬＹを出力する遅延回路（以後ＤＥＬＡＹ
と呼ぶ）１１と、ＤＥＬＡＹからの遅延信号ＯＤＬＹを
入力し、遅延信号ＯＤＬＹの立ち下がりエッジをクロッ
クとして‘０’と‘１’の２値を交互にとるカウント信
号ＯＣＮＴを出力するカウンタ回路（以後ＣＯＵＮＴと
呼ぶ）１２と、レファレンスクロック信号ＲＥＦとＤＥ
ＬＡＹ１１からの遅延信号ＯＤＬＹとを入力し、ＣＯＵ
ＮＴ１２からのカウント信号ＯＣＮＴの‘０’と‘１’
の値により、‘０’の時はレファレンスクロック信号Ｒ
ＥＦを‘１’の時は遅延信号ＯＤＬＹを変調出力信号Ｏ
ＭＯＤとして出力するか、或いは‘１’の時はレファレ
ンスクロック信号ＲＥＦを‘０’の時は遅延信号ＯＤＬ
Ｙを変調出力信号ＯＭＯＤとして出力する選択回路（以
後ＳＥＬと呼ぶ）１３とにより構成される。
調回路１は、レファレンスクロック信号ＲＥＦを入力
し、ＰＦＣ２が持つ不感帯幅以上の時間だけ遅延させた
遅延信号ＯＤＬＹを出力する遅延回路（以後ＤＥＬＡＹ
と呼ぶ）１１と、ＤＥＬＡＹからの遅延信号ＯＤＬＹを
入力し、遅延信号ＯＤＬＹの立ち下がりエッジをクロッ
クとして‘０’と‘１’の２値を交互にとるカウント信
号ＯＣＮＴを出力するカウンタ回路（以後ＣＯＵＮＴと
呼ぶ）１２と、レファレンスクロック信号ＲＥＦとＤＥ
ＬＡＹ１１からの遅延信号ＯＤＬＹとを入力し、ＣＯＵ
ＮＴ１２からのカウント信号ＯＣＮＴの‘０’と‘１’
の値により、‘０’の時はレファレンスクロック信号Ｒ
ＥＦを‘１’の時は遅延信号ＯＤＬＹを変調出力信号Ｏ
ＭＯＤとして出力するか、或いは‘１’の時はレファレ
ンスクロック信号ＲＥＦを‘０’の時は遅延信号ＯＤＬ
Ｙを変調出力信号ＯＭＯＤとして出力する選択回路（以
後ＳＥＬと呼ぶ）１３とにより構成される。
【００２０】図６は、図５のＣＯＵＮＴ１２の構成例を
示したものである。このＣＯＵＮＴ１２は、フリップフ
ロップ回路１４で構成され、ＤＥＬＡＹ１１からの遅延
信号ＯＤＬＹの立ち下がりエッジをクロックとして入力
し、データにはフリップフロップ回路１４自身の反転論
理出力がフィードバックされ、正論理出力がカウント信
号ＯＣＮＴとして出力されるトグル回路に構成されてい
る。
示したものである。このＣＯＵＮＴ１２は、フリップフ
ロップ回路１４で構成され、ＤＥＬＡＹ１１からの遅延
信号ＯＤＬＹの立ち下がりエッジをクロックとして入力
し、データにはフリップフロップ回路１４自身の反転論
理出力がフィードバックされ、正論理出力がカウント信
号ＯＣＮＴとして出力されるトグル回路に構成されてい
る。
【００２１】図７は、変調回路１の内部動作を説明する
ための各信号を示したものである。レファレンスクロッ
ク信号ＲＥＦと、レファレンスクロック信号ＲＥＦがＤ
ＥＬＡＹ１１によりＰＦＣ２が持つ不感帯幅Ａ以上遅延
された遅延信号ＯＤＬＹとが、ＳＥＬ１３に入力され
る。ＳＥＬ１３では、遅延信号ＯＤＬＹの立ち下がりエ
ッジをクロックとしたレファレンスクロック信号ＲＥＦ
の２分の１の周期で‘０’と‘１’を交互に出力するカ
ウント信号ＯＣＮＴを選択信号として、‘０’の時にレ
ファレンスクロック信号ＲＥＦを‘１’の時に遅延信号
ＯＤＬＹを選択出力し、レファレンスクロック信号ＲＥ
Ｆの２分の１の周期でエッジを時間軸方向にＰＦＣ２が
持つ不感帯幅Ａ以上変調した変調出力信号ＯＭＯＤを得
ることができ、これをＰＦＣ２の一方の入力端子へ出力
する。
ための各信号を示したものである。レファレンスクロッ
ク信号ＲＥＦと、レファレンスクロック信号ＲＥＦがＤ
ＥＬＡＹ１１によりＰＦＣ２が持つ不感帯幅Ａ以上遅延
された遅延信号ＯＤＬＹとが、ＳＥＬ１３に入力され
る。ＳＥＬ１３では、遅延信号ＯＤＬＹの立ち下がりエ
ッジをクロックとしたレファレンスクロック信号ＲＥＦ
の２分の１の周期で‘０’と‘１’を交互に出力するカ
ウント信号ＯＣＮＴを選択信号として、‘０’の時にレ
ファレンスクロック信号ＲＥＦを‘１’の時に遅延信号
ＯＤＬＹを選択出力し、レファレンスクロック信号ＲＥ
Ｆの２分の１の周期でエッジを時間軸方向にＰＦＣ２が
持つ不感帯幅Ａ以上変調した変調出力信号ＯＭＯＤを得
ることができ、これをＰＦＣ２の一方の入力端子へ出力
する。
【００２２】ＰＦＣ２のもう一方の入力端子には、ＶＣ
Ｏ５の出力である逓倍クロック信号ＯＵＴをｎ分周回路
６によりｎ分周したフィードバック信号ＦＤＢＫが入力
される。
Ｏ５の出力である逓倍クロック信号ＯＵＴをｎ分周回路
６によりｎ分周したフィードバック信号ＦＤＢＫが入力
される。
【００２３】ＰＦＣ２はエッジ比較型の位相比較器が用
いられており、図２について説明したように、立ち下が
りエッジを用いて位相差をＵＰ或いはＤＯＷＮにパルス
状の信号として出力するものである。
いられており、図２について説明したように、立ち下が
りエッジを用いて位相差をＵＰ或いはＤＯＷＮにパルス
状の信号として出力するものである。
【００２４】図８は本発明の第２の実施の形態を示した
もので、図１と対応する部分には同一符号を付して重複
する説明は省略する。
もので、図１と対応する部分には同一符号を付して重複
する説明は省略する。
【００２５】本実施の形態は図示のように、レファレン
スクロック信号ＲＥＦをそのままＰＦＣ２の一方の入力
端子に入力すると共に、他方の入力端子に変調回路１を
接続した構成となっている。
スクロック信号ＲＥＦをそのままＰＦＣ２の一方の入力
端子に入力すると共に、他方の入力端子に変調回路１を
接続した構成となっている。
【００２６】次に動作について説明する。変調回路１
は、ｎ分周回路６（ｎは１以上の整数）からのフィード
バック信号ＦＤＢＫを入力し、フィードバック信号ＦＤ
ＢＫの２分の１の周期でフィードバック信号ＦＤＢＫの
エッジを時間軸方向にＰＦＣ２が持つ不感帯幅以上に変
調し、変調出力信号ＯＭＯＤを出力する。尚、この変調
回路１は図５、図６と同一構成されている。
は、ｎ分周回路６（ｎは１以上の整数）からのフィード
バック信号ＦＤＢＫを入力し、フィードバック信号ＦＤ
ＢＫの２分の１の周期でフィードバック信号ＦＤＢＫの
エッジを時間軸方向にＰＦＣ２が持つ不感帯幅以上に変
調し、変調出力信号ＯＭＯＤを出力する。尚、この変調
回路１は図５、図６と同一構成されている。
【００２７】また、ＰＦＣ２は、レファレンスクロック
信号ＲＥＦと変調回路１からの変調出力信号ＯＭＯＤと
を入力し、２つの入力信号のエッジを用いて位相比較を
行い、フィードバック信号ＦＤＢＫの方が周波数が低い
場合にはパルス状のエッジ位相差をアップ制御信号ＵＰ
として出力し、また、フィードバック信号ＦＤＢＫの方
が周波数が高い場合にはパルス状のエッジ位相差をダウ
ン制御信号ＤＯＷＮとして出力する。
信号ＲＥＦと変調回路１からの変調出力信号ＯＭＯＤと
を入力し、２つの入力信号のエッジを用いて位相比較を
行い、フィードバック信号ＦＤＢＫの方が周波数が低い
場合にはパルス状のエッジ位相差をアップ制御信号ＵＰ
として出力し、また、フィードバック信号ＦＤＢＫの方
が周波数が高い場合にはパルス状のエッジ位相差をダウ
ン制御信号ＤＯＷＮとして出力する。
【００２８】そしてＣＰ３は、ＰＦＣ２からのアップ制
御信号ＵＰとダウン制御信号ＤＯＷＮを入力し、ループ
フィルタ（以後ＬＰＦと呼ぶ）４にチャージされている
電荷を、アップ制御信号ＵＰパルスによりチャージし、
ダウン制御信号ＤＯＷＮパルスによりディスチャージす
る。ＬＰＦ４は、ＣＰ３からの制御信号の入力に対し、
高周波数成分を抑圧或いは削除した制御電圧でＶＣＯ５
を制御し、これに応じてＶＣＯ５は発振周波数を変化さ
せ、逓倍クロック信号ＯＵＴを出力する。また、ｎ分周
回路６は前記逓倍クロック信号ＯＵＴを入力し、ｎ分周
したものをフィードバック信号ＦＤＢＫとしてＰＦＣ２
に出力する。
御信号ＵＰとダウン制御信号ＤＯＷＮを入力し、ループ
フィルタ（以後ＬＰＦと呼ぶ）４にチャージされている
電荷を、アップ制御信号ＵＰパルスによりチャージし、
ダウン制御信号ＤＯＷＮパルスによりディスチャージす
る。ＬＰＦ４は、ＣＰ３からの制御信号の入力に対し、
高周波数成分を抑圧或いは削除した制御電圧でＶＣＯ５
を制御し、これに応じてＶＣＯ５は発振周波数を変化さ
せ、逓倍クロック信号ＯＵＴを出力する。また、ｎ分周
回路６は前記逓倍クロック信号ＯＵＴを入力し、ｎ分周
したものをフィードバック信号ＦＤＢＫとしてＰＦＣ２
に出力する。
【００２９】この結果、第１の実施の形態と同様にＰＦ
Ｃ２の不感帯の影響を受けずに、位相比較特性の線形領
域のみを使用してＰＬＬ回路が制御されることになり、
ＰＦＣ２が、位相差０付近に不感帯を持たない理想的な
線形特性を持つ場合と等価な動作が行われる。
Ｃ２の不感帯の影響を受けずに、位相比較特性の線形領
域のみを使用してＰＬＬ回路が制御されることになり、
ＰＦＣ２が、位相差０付近に不感帯を持たない理想的な
線形特性を持つ場合と等価な動作が行われる。
【００３０】前記の各実施の形態によるＰＬＬ回路は、
位相比較器に入力される一方の入力信号に、時間方向に
規則性のある変調を与えることにより、ＰＬＬ回路がロ
ック状態にある定常状態において、位相比較器が持つ不
感帯の両側の線形領域の２点で位相比較結果が収束し、
ローパスフィルタにより積分された電圧制御発振器を制
御する値は、不感帯を持たない理想的な位相比較器の位
相差０における値と同等になるものである。
位相比較器に入力される一方の入力信号に、時間方向に
規則性のある変調を与えることにより、ＰＬＬ回路がロ
ック状態にある定常状態において、位相比較器が持つ不
感帯の両側の線形領域の２点で位相比較結果が収束し、
ローパスフィルタにより積分された電圧制御発振器を制
御する値は、不感帯を持たない理想的な位相比較器の位
相差０における値と同等になるものである。
【００３１】
【発明の効果】以上述べたように、本発明によれば、位
相比較器に入力する一方の信号に、その信号のエッジを
時間軸方向に変調する変調回路を備えることを構成とし
たことにより、位相比較器の不感帯の影響を受けずに、
位相比較特性の線形領域のみを使用してＰＬＬ回路が制
御され、これによって位相比較器が、位相差０付近に不
感帯を持たない理想的な線形特性を持つ場合と等価な動
作を行うことができる。
相比較器に入力する一方の信号に、その信号のエッジを
時間軸方向に変調する変調回路を備えることを構成とし
たことにより、位相比較器の不感帯の影響を受けずに、
位相比較特性の線形領域のみを使用してＰＬＬ回路が制
御され、これによって位相比較器が、位相差０付近に不
感帯を持たない理想的な線形特性を持つ場合と等価な動
作を行うことができる。
【００３２】この結果、レファレンスクロック信号に位
相同期した逓倍クロック信号を出力するＰＬＬ回路がロ
ックした定常状態において、位相比較器がもつ不感帯の
影響による出力定常ジッタ及び定常位相誤差を低減する
ことができる。
相同期した逓倍クロック信号を出力するＰＬＬ回路がロ
ックした定常状態において、位相比較器がもつ不感帯の
影響による出力定常ジッタ及び定常位相誤差を低減する
ことができる。
【００３３】また、前記変調回路により、その入力信号
のｍ分の１の周期で前記入力信号のエッジを位相比較器
の不感帯の幅以上に変調することにより、より確実に出
力定常ジッタ及び定常位相誤差を低減することができ
る。
のｍ分の１の周期で前記入力信号のエッジを位相比較器
の不感帯の幅以上に変調することにより、より確実に出
力定常ジッタ及び定常位相誤差を低減することができ
る。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】第１の実施の形態の動作を示すタイミングチャ
ートである。
ートである。
【図３】位相比較器の不感帯を示す特性図である。
【図４】変調回路と位相比較器とを組み合わせた特性を
示す特性図である。
示す特性図である。
【図５】変調回路の構成例を示す構成図である。
【図６】変調回路におけるカウンタ回路の構成例を示す
構成図である。
構成図である。
【図７】変調回路の動作を示すタイミングチャートであ
る。
る。
【図８】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
１ 変調回路 ２ 位相比較器 ３ チャージポンプ回路 ４ ローパスフィルタ ５ 電圧制御発振器 ６ ｎ分周回路 １１ 遅延回路 １２ カウンタ回路 １３ 選択回路 １４ フリップフロップ回路
Claims (4)
- 【請求項１】 電圧制御発振器の出力を分周して得られ
るフィードバック信号とリファレンスクロック信号とを
位相比較器で位相比較し、この比較結果に応じて制御回
路により前記電圧制御発振器を制御するＰＬＬ回路にお
いて、 前記フィードバック信号及び前記リファレンスクロック
信号の一方を入力信号とし、この入力信号を時間軸方向
に変調して前記位相比較器に与える変調回路を設けたこ
とを特徴とするＰＬＬ回路。 - 【請求項２】 前記変調回路は、前記入力信号のｍ分の
１（ｍは２以上の整数）の周期で前記入力信号のエッジ
を前記位相比較器が持つ位相差ゼロ付近における不感帯
の幅以上に時間軸方向に変調することを特徴とする請求
項１記載のＰＬＬ回路。 - 【請求項３】 前記変調回路は、前記入力信号を所定時
間遅延させる遅延回路と、前記遅延回路の出力により駆
動され２つの値を交互に出力するカウンタ回路と、前記
２つの値に応じて前記入力信号及び前記遅延された信号
の一方を選択して出力する選択回路とにより構成される
ことを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項４】 前記遅延回路の遅延時間は、前記位相比
較器が持つ位相差ゼロ付近における不感帯の幅以上であ
ることを特徴とする請求項３記載のＰＬＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324920A JP2947192B2 (ja) | 1996-12-05 | 1996-12-05 | Ｐｌｌ回路 |
| US08/984,248 US5877658A (en) | 1996-12-05 | 1997-12-03 | Phase locked loop |
| EP97121364A EP0847142B1 (en) | 1996-12-05 | 1997-12-04 | Phase locked loop |
| DE69710165T DE69710165T2 (de) | 1996-12-05 | 1997-12-04 | Phasenregelschleife |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324920A JP2947192B2 (ja) | 1996-12-05 | 1996-12-05 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163860A true JPH10163860A (ja) | 1998-06-19 |
| JP2947192B2 JP2947192B2 (ja) | 1999-09-13 |
Family
ID=18171094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8324920A Expired - Fee Related JP2947192B2 (ja) | 1996-12-05 | 1996-12-05 | Ｐｌｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5877658A (ja) |
| EP (1) | EP0847142B1 (ja) |
| JP (1) | JP2947192B2 (ja) |
| DE (1) | DE69710165T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873213B2 (en) | 2001-10-02 | 2005-03-29 | Nec Compound Semiconductor Devices, Ltd. | Fractional N frequency synthesizer |
| JP2008028683A (ja) * | 2006-07-20 | 2008-02-07 | Fujitsu Ltd | 位相同期発振器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2330736B (en) * | 1997-10-24 | 2002-04-10 | Mitel Corp | Timing recovery with minimum jitter movement |
| EP1032133A1 (de) * | 1999-02-23 | 2000-08-30 | Siemens Aktiengesellschaft | Phasenregelkreis mit geringem Phasenfehler |
| US6160432A (en) * | 1999-04-30 | 2000-12-12 | Conexant Systems, Inc. | Source-switched or gate-switched charge pump having cascoded output |
| US6462527B1 (en) * | 2001-01-26 | 2002-10-08 | True Circuits, Inc. | Programmable current mirror |
| US7092475B1 (en) * | 2002-09-25 | 2006-08-15 | National Semiconductor Corporation | Phase-frequency detector with linear phase error gain near and during phase-lock in delta sigma phase-locked loop |
| JP4063779B2 (ja) * | 2004-02-27 | 2008-03-19 | 三洋電機株式会社 | Ｐｌｌ回路 |
| US7664196B2 (en) * | 2006-11-08 | 2010-02-16 | Raytheon Company | Frequency agile phase locked loop |
| EP2130300B1 (de) | 2007-03-26 | 2010-09-01 | KEYMILE GmbH | Verfahren zur erzeugung einer taktfrequenz |
| US8773181B2 (en) * | 2012-11-30 | 2014-07-08 | Cambridge Silicon Radio, Ltd. | Locked loop circuits and methods |
| CN110336514B (zh) * | 2019-07-16 | 2023-03-14 | 拉苏尔·阿齐兹潘纳·阿巴果伊 | 用于一次调频的感应电动机变频驱动系统、方法及应用 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4023116A (en) * | 1976-07-08 | 1977-05-10 | Fairchild Camera And Instrument Corporation | Phase-locked loop frequency synthesizer |
| JPS6223620A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | Ｐｌｌ回路 |
| JPS6276324A (ja) * | 1985-09-27 | 1987-04-08 | Japan Radio Co Ltd | 周波数シンセサイザ |
| JPH06216767A (ja) * | 1992-11-18 | 1994-08-05 | Philips Electron Nv | 安定化位相弁別器を備えるフェーズロックドループ用回路 |
| US5699387A (en) * | 1993-06-23 | 1997-12-16 | Ati Technologies Inc. | Phase offset cancellation technique for reducing low frequency jitters |
| WO1995034127A1 (en) * | 1994-06-03 | 1995-12-14 | Sierra Semiconductor Corporation | A three-state phase-detector/charge pump circuit with no dead-band region |
| JPH08213905A (ja) * | 1995-02-08 | 1996-08-20 | Hitachi Ltd | 位相同期回路及びそれを用いた周波数シンセサイザ |
-
1996
- 1996-12-05 JP JP8324920A patent/JP2947192B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-03 US US08/984,248 patent/US5877658A/en not_active Expired - Lifetime
- 1997-12-04 DE DE69710165T patent/DE69710165T2/de not_active Expired - Fee Related
- 1997-12-04 EP EP97121364A patent/EP0847142B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6873213B2 (en) | 2001-10-02 | 2005-03-29 | Nec Compound Semiconductor Devices, Ltd. | Fractional N frequency synthesizer |
| JP2008028683A (ja) * | 2006-07-20 | 2008-02-07 | Fujitsu Ltd | 位相同期発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69710165T2 (de) | 2002-07-18 |
| DE69710165D1 (de) | 2002-03-14 |
| US5877658A (en) | 1999-03-02 |
| EP0847142B1 (en) | 2002-01-30 |
| JP2947192B2 (ja) | 1999-09-13 |
| EP0847142A1 (en) | 1998-06-10 |
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