JP3824172B2 - Pll回路 - Google Patents
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Description
本発明は、集積回路装置さらにはPLL回路に適用して特に有効な技術に関し、例えばTV等の映像に文字情報を加算する際の文字表示位置制御用のクロック信号を発生するための装置や、映像信号のA/D(アナログ/ディジタル)変換に必要なクロック信号を発生するための装置に利用して有用な技術に関する。
背景技術
基準となる入力信号(基準信号)の位相に追随する位相同期回路であるPLL(phase locked loop)回路として、図26に示すように、基準信号入力端子11から入力される基準信号fsと電圧制御発振器(VCO)14の発振出力信号fvを分周器15により分周した信号(以後、被比較信号と称する。)fdとの位相を比較して、それら2つの信号fs,fdの位相差に応じた位相誤差信号を発生する位相比較器12と、その位相誤差信号の高周波成分を低減させて誤差信号電圧Vdを得る低域フィルタ13と、その誤差信号電圧Vdが入力されることにより基準信号fsとの周波数差が小さくなるように発振出力信号fvの周波数を可変制御して出力する電圧制御発振器14と、分周器15とからなり、分周器15で分周された信号を位相比較器12へフィードバックさせるようにしたものが知られている。図26において、16は電圧制御発振器14の出力端子である。
位相比較器12には、周波数がずれている場合の位相誤差信号の極性と周波数が一致してからの位相誤差信号の極性とが連続的に動作する位相周波数比較器(周波数位相検波回路)と呼ばれるディジタル形のものが用いられることがある。
また、位相比較器を2つ用いたPLL回路として、通信等の同期捕捉時にはメモリ型位相比較器を用い、ロックイン近傍になったらゼロメモリ型位相比較器に切り替えるようにされた回路(特公平2−70124号)、初期状態からプルインレンジまでディジタル型位相周波数比較器で掃引し、その後アナログ型位相比較器に切り替えるようにされた回路(特公平2−149018号)、及び第1の位相比較器の出力と、反転した入力信号が供給される第2の位相比較器の出力とを加算するようにされた回路(特開平1−165226号)が公知である。
しかしながら、図26に示すディジタル形位相比較器を用いたPLL回路には、次のような問題のあることが本発明者らによって明らかとされた。
すなわち、従来のディジタル形位相比較器を用いたPLL回路では、位相誤差信号の出力回路等の周波数特性により、図27に示すように、位相差が0°となるロック位相の近傍に不感領域が存在する。そのため、そのロック位相近傍において本来出力されるべき微小な位相誤差信号が実際には出力されない。それによって、電圧制御発振器14の発振出力信号fvはジッタを有する不安定なものとなってしまうというものである。
また、ディジタル形位相比較器は、2つの信号の対応するパルスエッジ同士の位相差を検出する方式である。そのため、VTR(ビデオテープレコーダ)の特殊再生時のように本来入力されるべきパルスが欠落して入力されない状態(以後、信号抜けと称する。)が生じるような同期信号を位相比較器12の基準信号fsとして入力させると、図28に示すように、被比較信号fdと基準信号fsとの位相が一致するまで誤った位相誤差信号(図28の出力電流Iout)が出力され続けてしまう。VTRの特殊再生時には同期信号にノイズが重畳されることがあるが、そのようなノイズの重畳された同期信号を位相比較器12の基準信号fsに用いた場合にも、図29に示すように、被比較信号fdと基準信号fsとの位相が一致するまで誤った位相誤差信号(図29の出力電流Iout)が出力され続けてしまう。それら信号抜けやノイズによって、映像に文字情報を加算する際に、文字表示位置制御用のクロック信号を発生する電圧制御発振器14の動作が乱れて表示文字が揺れてしまう。
本発明はかかる事情に鑑みてなされたもので、位相比較器の不感領域によるジッタの影響がなく、安定した出力信号を発振可能なPLL回路を提供することを主たる目的としている。
また、本発明は、信号抜けやノイズによる影響を受けずに安定して動作するPLL回路を提供することを目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述及び添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を説明すれば、下記の通りである。
すなわち、本発明のPLL回路においては、基準信号と被比較信号との対応する位相のパルスエッジ同士の時間的なずれを検出するディジタル形の第1の位相比較器と、基準信号の所定の位相の正パルスエッジから負パルスエッジまでの間の所定期間でサンプリングを行う方式の第2の位相比較器とを並列に設け、ロック位相近傍では電圧制御発振器に第2の位相比較器から位相誤差信号が入力され、それ以外の位相では第1の位相比較器から位相誤差信号が入力されるように、切換スイッチにより2つの位相誤差信号を択一的に選択するようにした。
尚、その切換スイッチの切換動作を、PLL回路内の分周器から被比較信号に同期して出力される制御信号により行わせるようにしてもよい。
また、基準信号が信号抜けした場合に、第1の位相比較器に入力される基準信号にのみ補完回路により所定近傍のタイミングにパルスを補って第1の位相比較器に入力させるようにした。
さらに、基準信号のノイズを検出し除去する回路を設けて基準信号のノイズを除去し、所定範囲の同期の基準信号のみを第1の位相比較器及び第2の位相比較器に入力させるようにした。そして、ノイズの検出後、所定期間、例えばノイズを除去した基準信号の周期の3周期分だけ、第1の位相比較器及び第2の位相比較器の動作を停止させるようにした。
さらにまた、本発明に係るPLL回路は、映像再生装置における映像信号の水平同期信号に同期し、映像信号に加算される文字情報の表示位置を制御するクロック信号を生成するものであり、映像再生処理の制御を行う論理集積回路と、映像再生用駆動手段の制御を行う論理集積回路と、前記文字表示位置制御用のクロック信号を生成してそのクロック信号に基づいて映像信号への文字情報の加算処理の制御を行う論理集積回路とが同一半導体チップ上に形成されてなるものである。
上記した手段によれば、ディジタル形位相比較器では不感領域となるロック位相近傍において、電圧制御発振器にサンプリング方式の第2の位相比較器から位相誤差信号が入力されるので、PLL回路全体として不感領域がなくなり、電圧制御発振器の発振出力信号の安定性が向上する。
また、基準信号に信号抜けが起きても、補完回路により欠落した信号が補われるので、第1の位相比較器の誤動作が防止され、PLL回路の安定性及び信頼性が高まる。
さらに、基準信号にノイズが重畳していても、そのノイズがノイズ検出・除去回路により除去されるとともに、2つの位相比較器の動作が共に停止されることにより、それら位相比較器の誤動作が防止され、PLL回路の安定性及び信頼性が高まる。
【図面の簡単な説明】
図1は、本発明に係るPLL回路の第1実施例の構成を示すブロック図である。
図2は、そのPLL回路の第1の位相比較器の一例を示す論理回路図である。
図3は、その第1の位相比較器の動作原理を説明するタイミングチャートである。
図4は、その第1の位相比較器の動作タイミングの一例を示すタイミングチャートである。
図5は、そのPLL回路の第2の位相比較器の一例を示す論理回路図である。
図6は、その第2の位相比較器の動作原理を説明するタイミングチャートである。
図7は、第1実施例のPLL回路の動作タイミングの一例を示すタイミングチャートである。
図8は、本発明に係るPLL回路の第2実施例の構成を示すブロック図である。
図9は、本発明に係るPLL回路の第3実施例の構成を示すブロック図である。
図10は、そのPLL回路の補完回路の一例を示すブロック図である。
図11は、その補完回路の動作タイミングの一例を示すタイミングチャートである。
図12は、第3実施例のPLL回路の動作タイミングの一例を示すタイミングチャートである。
図13は、本発明に係るPLL回路の第4実施例の構成を示すブロック図である。
図14は、そのPLL回路のノイズ検出・除去回路の一例を示すブロック図である。
図15は、そのノイズ検出・除去回路の動作タイミングの一例を示すタイミングチャートである。
図16は、第4実施例のPLL回路の動作タイミングの一例を示すタイミングチャートである。
図17は、本発明に係るPLL回路の第5実施例の構成を示すブロック図である。
図18は、そのPLL回路のVCOの発振出力信号fvと被比較信号fdと時分割制御信号TSのタイミングの一例を示すタイミングチャートである。
図19は、そのPLL回路の1/8分周器の実施例を示すブロック図である。
図20は、その1/8分周器のデコーダの実施例を示す論理回路図である。
図21は、そのデコーダの入出力信号のタイミングの一例を示すタイミングチャートである。
図22は、第5実施例のPLL回路の動作タイミングの一例を示すタイミングチャートである。
図23は、本発明に係るPLL回路の一適用例であるVTRの構成を示すブロック図である。
図24は、そのVTRのMPUの機能を示すブロック図である。
図25は、そのMPUのOSDの実施例を示すブロック図である。
図26は、従来のPLL回路の構成を示すブロック図である。
図27は、従来のPLL回路の位相誤差信号の出力特性を示す位相比較静特性図である。
図28は、従来のPLL回路において信号抜けが発生した場合のタイミングチャートである。
図29は、従来のPLL回路においてノイズが重畳された場合のタイミングチャートである。
発明を実施するための最良の形態
本発明に係るPLL回路の第1実施例を図1乃至図7に示し、以下に説明する。
このPLL回路は、図1に示すように、ディジタル形の第1の位相比較器22及びサンプリング方式の第2の位相比較器32によりそれぞれ得られる位相誤差信号に基づいた出力電流Iout1,Iout2を切換スイッチ40により適宜切り換えて合成出力電流Ioutとして低域フィルタ13に入力させるようになっている。つまり、第1の位相比較器22と第2の位相比較器32とは、両出力電流Iout1,Iout2を同時に低域フィルタ13に出力することがないように、切換スイッチ40により時分割動作される。切換スイッチ40は、外部のタイミング制御器(図示せず。)などから時分割制御信号入力端子41に入力される時分割制御信号TSにより切換動作を行うようになっている。
低域フィルタ13は、入力された合成出力電流Ioutの高周波成分を低減させて誤差信号電圧Vdを得る。その誤差信号電圧Vdに基づいて、電圧制御発振器(VCO)14は、基準信号入力端子11から前記第1及び第2の位相比較器22,32に入力される基準信号fsとの周波数差が小さくなって同期するように、自己の発振出力信号fvの周波数を調節して分周器15及び出力端子16に出力する。
分周器15は、発振出力信号fvを基準信号fsと同じ周波数に分周して被比較信号fdとし、前記第1及び第2の位相比較器22,32にそれぞれ出力する。それら両位相比較器22,32は、被比較信号fdと基準信号fsとの位相の比較を行い、それぞれ出力電流Iout1,Iout2を出力する。
本実施例では、電圧制御発振器14から出力される発振出力信号fvは、基準信号fsの周波数のN(Nは2以上の整数)倍で発振している。そのため、分周器15は、その発振出力信号fvの周波数をN分の1(1/N)に分周している。なお、電圧制御発振器14の発振周波数が基準信号fsの周波数と同じであれば、分周器15は不要となる。
ここで、本実施例に係るPLL回路は、例えばTV等の映像信号の水平同期信号を基準信号fsとし、映像に文字情報を加算する際の文字表示位置制御用のクロック信号や映像信号をA/D変換する際のクロック信号を電圧制御発振器14により発生させるものである。
図2には、第1の位相比較器22の一例が示されている。この位相比較器22は、例えばNANDゲートによるラッチとインバータとの組合わせで構成された位相周波数比較器である。そして、基準信号入力端子11から入力された基準信号fsと分周器15から入力端子17を介して入力された被比較信号fdとの対応する立上りのパルスエッジ同士の比較を行う。なお、図2において18は位相比較器22のリセット端子である。
位相の比較の結果、例えば図3に示すように、基準信号fsに対して被比較信号fdの位相が遅れている場合には位相比較器22内のアップ出力U1に、また被比較信号fdの位相の方が進んでいる場合には同位相比較器22内のダウン出力D1に、それぞれ位相差に対応した信号(位相誤差信号)が出力される。アップ出力U1に位相誤差信号が出力されると、位相比較器22内のスイッチ回路221がオンし、正(+)の電流源220が前記切換スイッチ40の一方の入力端子401に接続されて入力端子401に向かう正の出力電流Iout1が流れる。また、ダウン出力D1に位相誤差信号が出力されると、位相比較器22内のスイッチ回路226がオンし、負(−)の電流源225が前記切換スイッチ40の入力端子401に接続されて入力端子401から接地点に向かう負の出力電流Iout1が流れる。
なお、図4に示すように、この位相比較器22は、ロック位相近傍で出力U1,D1に出力される微小な位相誤差信号(図4のU1では左から5番目のパルス、D1では左から1番目のパルス)に対して電流Iout1を出力しないという不感領域を有する。
図5には、第2の位相比較器32の一例が示されている。この位相比較器32は、分周器15から入力端子17を介して入力された被比較信号fdがHighレベルの時に、位相比較器32内のスイッチ回路320により負の電流源321が選択され、被比較信号fdがLowレベルの時に、スイッチ回路320により正の電流源322が選択されるようになっている。そして、基準信号入力端子11から入力された基準信号fsによってオン/オフする位相比較器32内のスイッチ回路325により、基準信号fsがHighレベルの期間だけスイッチ回路320により選択された電流のサンプリングを行うようになっている。従って、この位相比較器32から前記切換スイッチ40(図1参照)の第2の入力端子402には、図6に示すように、基準信号fsがHighレベルでかつ被比較信号fdがLowレベルの時に正の出力電流Iout2が流れ、また基準信号fs及び被比較信号fdがともにHighレベルの時には負の出力電流Iout2が流れる。
図7には、上述した第1の位相比較器22の出力電流Iout1、第2の位相比較器32の出力電流Iout2及び合成出力電流Ioutの出力タイミングの一例が示されている。同図に示すように、切換スイッチ40の切換動作のタイミングを制御する時分割制御信号TSは、被比較信号fdのロック位相である立上り(正)のパルスエッジに対して前後に時間的な幅を有する信号である。従って、第1の位相比較器22が上述した不感領域により出力電流Iout1を出力しないロック位相近傍において、第2の位相比較器32から出力電流Iout2が出力される。それによって、ロック位相近傍においても合成出力電流Ioutが出力される。つまり、第1の位相比較器22は周波数制御と位相が大きくずれた状態での位相制御を行い、第2の位相比較器32は位相のずれが小さい状態での位相制御のみを行うことになる。
従って、PLL回路全体としての不感領域がなくなり、電圧制御発振器14の動作が安定して発振出力信号fvの発振周波数の安定性が向上する。
本発明に係るPLL回路の第2実施例を図8に示す。
このPLL回路が上記第1実施例と異なるのは、図8に示すように、時分割制御信号TSを分周器15で生成して切換スイッチ40に入力させるようにした点である。その他の構成については上記第1実施例と同じであるので、同じ符号を付して説明を省略する。
特に限定しないが、例えば、電圧制御発振器14により発振出力信号fvは基準信号fsの8倍の周波数で発振される。そして、分周器15により発振出力信号fvを8分の1(1/8)の周波数に分周して被比較信号fdを得るとともに、この実施例の分周器15はデューティ比が8分の1となるような信号を形成して時分割制御信号TSとして出力させる。
本発明に係るPLL回路の第3実施例を図9乃至図12に示し、以下に説明する。
このPLL回路は、上記第2実施例のPLL回路において、第1の位相比較器22の前に基準信号fsの信号抜けを補う補完回路50を設け、第1の位相比較器22に基準信号fsを信号抜けのない状態で入力させるようにしたものである。その他の構成は、上記第2実施例と同じであるので、同じ符号を付して説明を省略する。
図10及び図11には、補完回路50の一例及びその動作タイミングの一例が示されている。この補完回路50は、基準となるクロック信号CKのパルス数を計測するカウンタ501と、カウンタ501のカウント値が基準信号fsの本来の周期に相当する所定値N(予め設定されている。)に一致したことを検出して補完信号を出力する一致検出回路502を備えている。従って、基準クロック信号CKの周波数は、基準信号fsの周波数に比べて充分に高いものとされる。
一致検出回路502から出力された補完信号は、基準信号fsを一方の入力とするORゲート504に入力される。それによって、ORゲート504からは補完信号が補われた基準信号fs'が第1の位相比較器22に出力される。
カウンタ501のリセット端子には、基準信号fsと補完信号を入力とするORゲート503の出力信号が入力される。従って、補完回路50に基準信号fsのパルスが入力されるか、または一致検出回路502から補完信号のパルスが入力されることによりカウンタ501はリセットされ、再び「0」からカウントアップする。
図12には、補完回路50を設けた場合の第1の位相比較器22の出力電流Iout1、第2の位相比較器32の出力電流Iout2及び合成出力電流Ioutの出力タイミングの一例が示されている。同図に示すように、基準信号fsに信号抜けが発生した場合、補完回路50は、基準信号の本来の周期(1/fso)より遅く、かつ第1の位相比較器22の上述した不感領域内に入り得るタイミング((1/fso)+α)で補完信号を生成して第1の位相比較器22に出力する。それによって、補完信号が補われない場合に第1の位相比較回路22から出力されるはずの電流(図12に破線で示した。)が出力されなくなる。この実施例では、第2の位相比較器32には補完信号が補われずに、基準信号fsが信号抜けしたまま入力されるが、第2の位相比較器32のスイッチ回路325(図5参照)がオフしたままであるので、第2の位相比較器32から出力電流Iout2は出力されない。従って、信号抜けした周期に対して合成出力電流Ioutが出力されないので、PLL回路の誤動作が防止される。
本発明に係るPLL回路の第4実施例を図13乃至図16に示し、以下に説明する。
このPLL回路は、上記第3実施例のPLL回路において、補完回路50及び第2の位相比較器32の前に基準信号fsに重畳されたノイズを検出して除去するノイズ検出・除去回路60を設けて、第1の位相比較器22及び第2の位相比較器32に基準信号fsのノイズを除去して入力させるようにしたものである。その他の構成は、上記第3実施例と同じであるので、同じ符号を付して説明を省略する。
図14及び図15には、ノイズ検出・除去回路60の一例及びその動作タイミングの一例が示されている。このノイズ検出・除去回路60は、基準信号fsよりも充分に周波数の高い基準となるクロック信号CKのパルス数を計測するカウンタ601と、カウンタ601のカウント値が、基準信号fsの本来の周期に相当する値に対して前後に時間的な幅を有するような2つの所定値N1,N2(N1<N2、何れも予め設定されている。)に一致したことを検出し、カウント値がN2からリセットによるゼロを挟んでN1に至るまでの間、一致信号NWを出力する一致検出回路602とを備えている。
一致検出回路602から出力された一致信号NWは、基準信号fsを一方の入力とするANDゲート603に入力される。従って、カウンタ601のカウント値がN2〜N1(すなわち、基準信号fsの本来の周期に相当するタイミングの近傍)の間に入力された基準信号fsのパルスはノイズではなく正当な信号であるとしてANDゲート603から出力され、ノイズが除去された基準信号fs"が得られる。このノイズが除去された基準信号fs"は、第2の位相比較器32へ出力されるとともに、補完回路50へ出力されて補完信号が補われてから第1の位相比較器22へ送られる。
カウンタ601のリセット端子には、ANDゲート603から出力されるノイズが除去された基準信号fs"が入力される。
また、一致検出回路602から出力された一致信号NWは反転されてノイズ検出除去信号としてANDゲート604の一方の入力信号となる。このANDゲート604のもう一方の入力は基準信号fsである。従って、ノイズ検出除去信号がHighレベルの時に入力された基準信号fsのパルスは検出ノイズの信号としてANDゲート604から出力される。この出力された検出ノイズ信号は、図示を省略したオフ信号生成回路へ送られる。そして、そのオフ信号生成回路により、第1及び第2の位相比較器22,32の動作を所定期間だけ停止させる制御信号(位相比較器オフ信号)が生成され、それら位相比較器22,32の動作が停止される。このように、ノイズ検出後、所定期間だけ第1及び第2の位相比較器22,32の動作を停止させるのは、基準信号fsに一旦ノイズが重畳されると、続けてノイズが重畳されることがあるからである。
図16には、ノイズ検出・除去回路60を設けた場合の第1の位相比較器22の出力電流Iout1、第2の位相比較器32の出力電流Iout2及び合成出力電流Ioutの出力タイミングの一例が示されている。同図に示すように、基準信号fsの本来の周期(1/fso)よりも短い期間(ノイズ検出除去がHighレベルとなる時間幅TN)内に基準信号fsのパルスが入力された場合、ノイズ検出・除去回路60は、そのパルスをノイズとして検出し、外部に出力しない。さらに、検出したノイズに基づいてオフ信号生成回路により位相比較器オフ信号が生成され、その位相比較器オフ信号により、第1及び第2の位相比較器22,32の動作が所定期間だけ停止される。この位相比較器22,32の動作停止期間は、特に限定しないが、図16ではノイズが除去された基準信号fs"の3周期分になっている。
図16では、検出ノイズの左側のパルスにより基準信号fs"の3周期のカウントを開始し、2周期分カウントした後に新たなノイズ(検出ノイズの右側のパルス)が入力されたので、その新たなノイズにより再び基準信号fs"の3周期のカウントを開始している。その基準信号fs"の合計5周期の間は、第1及び第2の位相比較回路22,32から出力されるはずの電流(図16に破線で示した。)が出力されない。従って、基準信号fsにノイズが重畳されていても、そのノイズが除去されるとともに、ノイズ検出後に位相比較器22,32の動作が停止されることにより、誤った合成出力電流Ioutが出力されないので、PLL回路の誤動作が防止される。
本発明に係るPLL回路の第5実施例を図17乃至図22に示し、以下に説明する。なお、上記第1実施例と同じ構成のものについては、同じ符号を付して説明を省略する。
このPLL回路は、図17に示すように、ディジタル形の第1の位相比較器23のアップ出力U1及びダウン出力D1よりそれぞれ得られる各位相誤差信号並びにサンプリング方式の第2の位相比較器33のアップ出力U2及びダウン出力D2よりそれぞれ得られる位相誤差信号(以下、この第5実施例ではそれぞれ位相誤差信号U1,D1,U2,D2とする)を切換スイッチ回路42により適宜切り換えて何れか一つの位相誤差信号のみを有効としてCMOSインバータ回路43に入力させ、そのCMOSインバータ回路43により誤差信号に基づく電流(誤差電流)Ioutを流すようになっている。また、切換スイッチ回路42は、分周器15から送られてきた時分割制御信号TSにより切換動作を行うようになっている。
第1の位相比較器23は、例えば図2に示す位相比較器22から一対の電流源220,225及び一対のスイッチ回路221,226を省略した構成のものであり、入力された基準信号fs及び被比較信号fdの位相を比較して、位相誤差信号U1,D1をそれぞれ切換えスイッチ回路42に直接出力するようになっている。位相誤差信号U1は、基準信号fsに対して被比較信号fdの位相が遅れている場合、また位相誤差信号D1は、基準信号fsに対して被比較信号fdの位相の方が進んでいる場合にそれぞれ出力される。
第2の位相比較器33は、入力された基準信号fs及び被比較信号fdの位相を比較し、基準信号fsがHighレベルの期間だけ位相誤差信号U2,D2をサンプリングして、被比較信号fdがLowレベルの時に位相誤差信号U2を切換スイッチ回路42に直接出力し、また被比較信号fdがHighレベルの時に位相誤差信号D2を切換えスイッチ回路42に直接出力するようになっている。
切換スイッチ回路42は、例えば、分周器15から出力された時分割制御信号TSを反転する第1のインバータ回路INV1、第1の位相比較器23から出力された位相誤差信号U1とインバータ回路INV1により反転されてなる時分割制御信号TSの反転信号とが入力される第1のアンド回路AND1、第2の位相比較器33から出力された位相誤差信号U2と時分割制御信号TSとが入力される第2のアンド回路AND2、第1の位相比較器23から出力された位相誤差信号D1と時分割制御信号TSの反転信号とが入力される第3のアンド回路AND3、第2の位相比較器33から出力された位相誤差信号D2と時分割制御信号TSとが入力される第4のアンド回路AND4、第1のアンド回路AND1と第2のアンド回路AND2の各出力信号が入力される第1のオア回路OR1、及び第3のアンド回路AND3と第4のアンド回路AND4の各出力信号が入力される第2のオア回路OR2から構成されている。
第1のオア回路OR1の出力信号は、第2のインバータ回路INV2により反転されてCMOSインバータ回路43を構成するPMOSFET(p形の絶縁ゲート型電界効果トランジスタ)Qpのゲートに入力される。第2のオア回路OR2の出力信号は、CMOSインバータ回路43を構成するNMOSFET(n形の絶縁ゲート型電界効果トランジスタ)Qnのゲートに入力される。
CMOSインバータ回路43は、切換スイッチ回路42の出力信号(誤差信号)に基づいて、PMOSFETQp及びNMOSFETQnのいずれかがオン状態となって誤差電流Ioutを流す電流源として機能する。PMOSFETQpがオン状態の時には、抵抗R1、PMOSFETQp及び抵抗R3を介して正の電源電圧線Vccから低域フィルタ13へ正(+)の誤差電流Ioutが流れる。一方、NMOSFETQnがオン状態の時には、抵抗R3、NMOSFETQn及び抵抗R2を介して低域フィルタ13から接地点へ負(−)の誤差電流Ioutが流れる。
低域フィルタ13は、誤差電流Ioutの高周波成分を除去して誤差信号電圧Vdを生成し、それを電圧制御発振器14に出力する。
電圧制御発振器14は、誤差信号電圧Vdを受け取り、自己の発振周波数を調節して分周器15及び出力端子16に信号fvを出力する。
分周器15は、電圧制御発振器14の出力信号fvを分周して被比較信号fdを得るとともに、時分割制御信号TSを生成して切換スイッチ回路42に出力する。つまり、被比較信号fd及び時分割制御信号TSは、いずれも電圧制御発振器14の出力信号fvを分周して得られる信号であるため、図18に示すように、電圧制御発振器14の出力信号fvの周波数が変化すると、それに対応して被比較信号fd及び時分割制御信号TSの周波数も変化する。なお、特に限定されないが、本実施例では分周器15は、電圧制御発振器14の出力信号fvの周波数を8分の1(1/8)に分周するようになっている。
図19には、分周器15の一例の概略が示されている。分周器15は、例えば入力信号の周波数を2分の1(1/2)に分周する直列に接続されてなる3つの1/2分周器150,151,152と、それら1/2分周器150,151,152の各出力信号(分周信号)a,b,cが入力されてそれら入力信号a,b,cに基づいて被比較信号fd及び時分割制御信号TSを生成するデコード回路153とから構成されている。1番目の1/2分周器150の出力信号aは電圧制御発振器14の出力信号fvを1/2分周した分周信号、2番目の1/2分周器151の出力信号bは信号fvを1/4分周した分周信号、3番目の1/2分周器152の出力信号cは信号fvを1/8分周した分周信号である。
デコード回路153は、例えば図20に示すように、上記3つの1/2分周器150,151,152から出力される各分周信号a,b,cもしくはその反転信号が入力される2つのアンド回路AND5,AND6と、それら2つのアンド回路AND5,AND6の出力信号が入力されるオア回路OR3とから構成されている。第5のアンド回路AND5には、上記分周器150,151,152からの1/2分周信号a、1/4分周信号b及び1/8分周信号cが入力される。第5のアンド回路AND5の1/8分周信号cの入力端子はLowレベルの時に有効となるようにされている。第6のアンド回路AND6には、上記分周器150,151,152からの1/2分周信号a、1/4分周信号b及び1/8分周信号cが入力される。第6のアンド回路AND6の1/2分周信号a及び1/4分周信号bの入力端子はLowレベルの時に有効となるようにされている。第3のオア回路OR3からは、時分割制御信号TSが出力される。従って、図21に示すように、1/2分周信号a、1/4分周信号b及び1/8分周信号cがそれぞれHighレベル、Highレベル及びLowレベルの時またはLowレベル、Lowレベル及びHighレベルの時に、時分割制御信号TSはHighレベルとなり、それ以外の時にはLowレベルとなる。また、1/8分周信号cは被比較信号fdとしてそのまま出力される。
図22には、上述した第1の位相比較器23の位相誤差信号U1,D1、第2の位相比較器33の位相誤差信号U2,D2及び誤差電流Ioutの出力タイミングの一例が示されている。同図に示すように、時分割制御信号TSがLowレベルの時に、第1の位相比較器23から出力される位相誤差信号U1,D1に基づいて誤差電流Ioutが流れ、時分割制御信号TSがHighレベルの時すなわち被比較信号fdのロック位相近傍(第1の位相比較器23の不感領域である)の時に、第2の位相比較器33から出力される位相誤差信号U2,D2に基づいて誤差電流Ioutが流れる。
従って、この第5実施例によれば、第1の位相比較器23は周波数制御と位相が大きくずれた状態での位相制御を行い、第2の位相比較器33は位相のずれが小さい状態での位相制御のみを行うので、PLL回路全体としての不感領域がなくなり、電圧制御発振器14の動作が安定して発振出力信号fvの発振周波数の安定性が向上する。
なお、図22の各位相誤差信号U1,D1,U2,D2の波形図において、時分割制御信号TSに基づいて第1の位相比較器23と第2の位相比較器33とが時分割動作されることにより、誤差電流Ioutの出力に寄与しないようになった部分の信号U1a,U1b,U1c,U1d,U1e,U1f,U1g,D1a,D1b,U2a,U2b,D2aを破線で示した。
図23には、本発明に係るPLL回路をVTRに適用した例が示されている。このVTR7では、アンテナ70aを介して受信した無線電波をチューナー71により検波、選局した映像信号、あるいはビデオテープ72から再生したビデオ信号(映像信号)、または外部ビデオ信号入力端子73を介して例えば外部のビデオカメラ73aから入力されたビデオ信号がいわゆるビデオ信号処理回路77を介してマイクロコンピュータ(MPU)74に供給される。
MPU74は、入力された映像信号をAD変換してそれを演算処理し、出力端子75に接続されたモニタ(TV)75aに映像を再現させたり所定の色(例えば青色)の背景を表示させたりするとともに、その映像や背景に文字情報を加算させたりする。また、MPU74は、チューナー71及びビデオテープ72の駆動手段であるモータに制御信号を出力し、それらの動作を制御する。そして、それらの制御処理は、例えばVTR7に付属されたリモートコントロール装置等(図示省略)から送られてきた制御指令が外部制御指令入力端子70を介してMPU74に供給されることにより行われる。
本発明に係るPLL回路は、上記MPU74に内蔵されて文字表示位置の制御用クロックの発生装置として使用されている。
図24は、MPU74の機能説明図である。MPU74は、図24に示すようにVTR7の再生、スロー等の特殊再生、録画、早送り及び巻戻しなどの処理の制御を行うシステムコントロール74a、VRT7のタイマ録画(予約による番組の録画)等を行う際の時計機能の制御を行うタイマコントロール74b、選局を行う際のチューナー機能の制御を行うチューナーコントロール74c、ビデオテープ72の出し入れを行ったりテープの送りを行う各種モータ75cのサーボ制御を行うサーボ機能74d及び上述したように映像信号に文字情報を加算する際の文字表示位置の制御を行うOSD(オンスクリーンディスプレイ)機能74eの各機能を備えている。そして、MPU74からは、モニタ75a、表示用の集積回路(ディスプレイIC)75b及びビデオ信号出力単糸にそれぞれビデオ信号が出力される。
図25には、上記OSD74eの実施例が示されている。OSD74eに入力されたビデオ信号は、分岐されて同期分離回路740及び混合回路743に送られる。同期分離回路740は、送られてきたビデオ信号から同期信号を分離して本発明が適用されたPLL回路741に出力する。PLL回路741は、同期信号を基準信号fsとして文字表示位置制御用のクロック信号を生成し、文字発生器742に出力する。文字発生器742は、PLL回路741から送られてきたクロック信号に基づいて文字情報を混合回路743に出力する。混合回路は文字発生器742から送られてきた文字情報とビデオ信号とを加算してモニタ等に出力する。
上記第1〜第4実施例(図1、図8、図9、図13)によれば、基準信号fsと被比較信号fdとの対応する位相のパルスエッジ同士の時間的なずれを検出するディジタル形の第1の位相比較器22と、基準信号fsの所定の位相の正パルスエッジから負パルスエッジまでの間の所定期間でサンプリングを行う方式の第2の位相比較器32とを並列に設け、切換スイッチ40により、ロック位相近傍では電圧制御発振器14に第2の位相比較器32から位相誤差信号に基づく出力電流Iout2が入力され、それ以外の位相では電圧制御発振器14に第1の位相比較器22から位相誤差信号に基づく出力電流Iout1が入力されるようにしたため、第1の位相比較器22の不感領域となるロック位相近傍において、電圧制御発振器14に第2の位相比較器32から出力電流Iout2が入力されるので、電圧制御発振器14の発振出力信号fvの安定性が向上する。
上記第5実施例(図17)によれば、基準信号fsと被比較信号fdとの対応する位相のパルスエッジ同士の時間的なずれを検出するディジタル形の第1の位相比較器23と、基準信号fsの所定の位相の正パルスエッジから負パルスエッジまでの間の所定期間でサンプリングを行う方式の第2の位相比較器33とを並列に設け、切換スイッチ回路42により、ロック位相近傍では電圧制御発振器14に第2の位相比較器33から位相誤差信号U2,D2のいずれかが入力され、それ以外の位相では電圧制御発信器14に第1の位相比較器23から位相誤差信号U1,D1のいずれかが入力されるようにしたため、第1の位相比較器23の不感領域となるロック位相近傍において、電圧制御発振器14に第2の位相比較器33から位相誤差信号U2、D2が入力されるので、電圧制御発振器14の発振出力信号fvの安定性が向上する。
また、上記第3及び第4実施例(図9、図13)によれば、基準信号fsが信号抜けした場合に、第1の位相比較器22に入力される基準信号fsにのみ補完回路50によりパルスを補って第1の位相比較器22に入力させるようにしたため、第1の位相比較器22の誤動作が防止され、PLL回路の安定性及び信頼性が高まる。
さらに、上記第4実施例(図13)によれば、ノイズ検出・除去回路60により基準信号fsのノイズを検出し、除去して第1の位相比較器22及び第2の位相比較器32に入力させるようにするとともに、ノイズの検出後、所定期間だけ第1の位相比較器22及び第2の位相比較器32の動作を停止させるようにしたため、それら位相比較器22,32の誤動作が防止され、PLL回路の安定性及び信頼性が高まる。
従って、このPLL回路を映像信号に加算される文字表示位置の制御用クロックの発生装置として用いることにより、VTRの特殊再生時や弱電界等の原因により水平同期信号にノイズや信号抜けがある場合でも、PLL回路の動作が安定し、画面にきれいな文字等を表示できる。また、このPLL回路を映像信号のA/D変換を行う際のクロック発生装置として用いることにより、A/D変換器のサンプリング動作が安定する。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、第1の位相比較器22は、上述した構成のものに限らず、ディジタル形のものであれば、いかように構成されていてもよい。
また、第2の位相比較器32は、上述した構成のものに限らず、サンプリング方式のものであれば、いかように構成されていてもよい。
さらに、補完回路50は、上述した構成のものに限らず、基準信号fsの信号抜けを補うことができれば、いかように構成されていてもよい。
さらにまた、ノイズ検出・除去回路60は、上述した構成のものに限らず、基準信号fsに重畳したノイズを検出して除去できれば、いかように構成されていてもよい。
また、切換スイッチ回路42は、上記第5実施例の構成に限らないのはいうまでもない。
さらに、VTR7、MPU74及びOSD74eの構成は種々設計変更可能である。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である映像再生装置における映像信号の水平同期信号に同期したクロック信号を生成する回路に適用した場合について説明したが、この発明はそれに限定されるものではなく、一般のPLL回路に利用することができる。
産業上の利用可能性
以上説明したように、本発明によれば放送や通信やVTR等の映像再生装置から得られた映像信号の水平同期信号に同期したクロックを発生するPLL回路の電圧制御発振器からジッタの低減された安定なクロックが出力されるとともに、引込み応答が高速となる。従って、このPLL回路を映像信号に加算される文字表示位置の制御用クロックの発生装置として用いることにより、VTRの特殊再生時や弱電界等の原因により水平同期信号にノイズや信号抜けがある場合でも、PLL回路の動作が安定し、画面にきれいな文字等を表示できる。また、このPLL回路を映像信号のA/D変換を行う際のクロック発生装置として用いることにより、A/D変換器のサンプリング動作が安定する。
Claims (9)
- 基準信号と被比較信号のパルスエッジを比較して前記基準信号と前記被比較信号との位相差を示す第1の電流を出力する第1の位相比較器と、
前記被比較信号を前記基準信号に応じてサンプリングして、前記基準信号と前記被比較信号との位相差に応じた第2の電流を出力する第2の位相比較器と、
時分割制御信号に応じて、前記第1の電流と前記第2の電流とを切り換えて合成出力電流を出力する切換スイッチと、
前記合成出力電流を入力とし、前記基準信号と前記被比較信号との位相差に応じた誤差信号電圧を出力する低域フィルタと、
前記誤差信号電圧を入力とし、前記被比較信号の周波数に対応する周波数を有する信号を出力する電圧制御発振器と、を備えたPLL回路であって、
前記第2の位相比較器は、前記被比較信号がロウレベルのときに前記第2の電流として正の電流を選択しまた前記被比較信号がハイレベルのときに前記第2の電流として負の電流を選択するように切り換えを行なう第1スイッチ回路と、前記第1スイッチ回路により正または負に切り換えられた前記第2の電流を前記基準信号がハイレベルの期間だけ出力として流す第2スイッチ回路と、を備え、
前記時分割制御信号は、前記被比較信号のロウレベルからハイレベルへ変化するパルスエッジの前後にまたがって所定の時間幅のパルスを有する信号であり、
前記切換スイッチは、前記時分割制御信号の前記所定の時間幅のパルス期間には前記第2の位相比較器から出力される前記第2の電流を前記低域フィルタへ供給し、前記時分割制御信号の前記パルス期間以外の期間には前記第1の位相比較器から出力される前記第1の電流を前記低域フィルタへ供給するように動作するPLL回路。 - 前記電圧制御発振器の出力信号を入力とし、前記第1の位相比較器及び前記第2の位相比較器に入力される前記被比較信号を生成し出力する分周器を備える請求項1記載のPLL回路。
- 前記時分割制御信号は、前記分周器によって前記電圧制御発振器の出力信号を分周した信号に基づいて生成される請求項1記載のPLL回路。
- 前記基準信号を入力とし、前記第1の位相比較器へ信号抜けのない基準信号を入力する補完回路を備える請求項1記載のPLL回路。
- 前記補完回路は、
基準クロック信号のパルス数を計測するカウンタと、
前記カウンタのカウント値が前記基準信号の周期に相当する所定値に一致したことを検出して補完信号を出力する一致検出回路と、を備える請求項4記載のPLL回路。 - 前記基準信号のノイズを検出して該ノイズを除去した基準信号を前記補完回路及び第2の位相比較器へ入力するノイズ検出・除去回路を備える請求項4記載のPLL回路。
- 前記ノイズ検出・除去回路は、
前記基準信号よりも周波数の高い基準クロック信号のパルス数を計測するカウンタと、
前記カウンタのカウント値が前記基準信号の周期に相当する値に対して前後に時間的な幅を有する第1および第2の所定値に一致したことを検出し、前記カウント値が前記第1の所定値から該第1の所定値よりも小さい第2の所定値に至るまでの間、一致信号を出力する一致検出回路と、を備える請求項6記載のPLL回路。 - 前記ノイズ検出・除去回路により前記基準信号に含まれるノイズが検出された場合に、ノイズ検出後の所定の期間、前記第1の位相比較器及び第2の位相比較器の動作が停止される請求項6記載のPLL回路。
- 前記基準信号は映像信号より分離された同期信号であり、該同期信号を用いて映像に加算される文字情報の表示位置制御用クロック信号を生成し出力する請求項4または6記載のPLL回路。
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