KR0182056B1 - 위상 동기 루프 시스템의 사이드 로크 방지 회로 - Google Patents

위상 동기 루프 시스템의 사이드 로크 방지 회로 Download PDF

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KR0182056B1 KR1019950027948A KR19950027948A KR0182056B1 KR 0182056 B1 KR0182056 B1 KR 0182056B1 KR 1019950027948 A KR1019950027948 A KR 1019950027948A KR 19950027948 A KR19950027948 A KR 19950027948A KR 0182056 B1 KR0182056 B1 KR 0182056B1
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Abstract

이 발명은 위상 동기 루프의 사이드 로크 방지 시스템에 관한 것으로서, 복합 동기 신호와 전압 제어 발진기의 발진 수파수가 인가되어 6비트 카운터의 클럭과 상향/하향 제어 신호를 발생하는 입력 제어단과, 전압 제어 발진기의 발진 클럭을 복합 동기 신호의 1주기 구간에 27 내지 33개를 카운팅하는 펄스를 만드는 6비트 카운터와, 상기 6비트 카운터의 값을 조합하여 전압 제어 발진기의 발진 클럭수를 기준으로 상향/하향 신호를 인에이블하는 디코더와, 복합 동기 신호의 1주기 구간에서의 카운터값에 따라 전압 제어 발진 주파수의 발진 주파수를 일정하게 조절해 주는 출력 드라이버로 구성되어, 영상 시스템에서 복합 동기 신호를 기준으로 전압 제어 발진기의 발진 주파수가 동작 주파수를 벗어나면 동작 주파수 범위에 들어오게 하여 위상 동기 루프의 오동작을 방지하는 위상 동기 루프의 사이드 로크 방지 시스템에 관한 것이다.

Description

위상 동기 루프의 사이드 로크 방지 시스템
제1도는 종래의 위상 동기 루프의 블럭 구성도.
제2도는 이 발명의 실시예에 따른 사이드 로크 방지 시스템이 포함된 위상동기 루프의 블럭 구성도.
제3도는 이 발명의 실시예에 따른 위상 동기 루프의 사이드 로크 방지 시스템의 블럭 구성도.
제4도는 이 발명의 실시예에 따른 위상 동기 루프의 사이드 로크 방지 시스템의 상세 회로도.
제5도는 이 발명의 실시예에 따른 전압 제어 발진기의 발진 주파수가 정상 동작할 경우 위상 동기 루프의 사이드 로크 방지 시스템의 동작 타이밍도.
제6도는 이 발명의 실시예에 따른 전압 제어 발진기의 발진 주파수가 정상 주파수 이상일 경우 위상 동기 루프의 사이드 로크 방지 시스템의 동작 타이밍도.
제7도는 이 발명의 실시예에 따른 전압 제어 발진기의 발진 주파수가 정상 주파수 이하일 경우 위상 동기 루프의 사이드 로크 방지 시스템의 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 위상 검파기 20 : 필터
30 : 전압 제어 발진기 40 : 32 분주기
50 : 사이드 로크 방지 시스템 51 : 입력 제어단
52 : 6비트 카운터 53 : 디코더
54 : 출력 드라이버
이 발명은 위상 동기 루프(PLL, Phase Locked Loop)의 사이드 로크(Side Lock) 방지 시스템에 관한 것으로서, 더욱 상세하게 말하자면 영상 시스템에서 복합 동기 신호(CSYNC, Composit Synchronous Signal)를 기준으로 전압 제어 발진기(VCO, Voltage Controlled Oscillator)의 발진 주파수가 동작 주파수를 벗어나면 동작 주파수 범위(Range)에 들어오게 하여 위상 동기 루프의 오동작을 방지하는 위상 동기 루프의 사이드 로크 방지 시스템에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 위상 동기 루프에 대하여 설명한다.
제1도는 종래의 위상 동기 루프의 블럭 구성도이다.
제1도에 도시되어 있는 바와 같이, 종래의 위상 동기 루프의 구성은, 외부에서 입력되는 신호인 복합 동기 신호(CSYNC)와 전압 제어 발진기(3)의 발진 주파수를 32 분주한 분주 신호(AFCFB)의 위상차에 대응하는 제어 전압을 발생시키는 위상 검파기(Phase Detector)(1)와, 저역 통과 필터로서 상기 위상 검파기(1)에서 생기는 고주파 성분을 제거하며 위상 동기 루프의 동기 특성이나 응답특성을 결정하는 중요한 요소인 필터(Filter)(2)와, 상기 위상 검파기(1)에서 발생되는 제어 전압에 의해 발진 주파수가 변화하는 전압 제어 발진기(3)와, 상기 전압 제어 발진기(3)의 발전 주파수를 32 분주하여 수평 동기 신호(HSYNC)의 분주신호(AFCFB)를 귀환하여 위상 검파기(1)에 인가하는 32 분주기(4)로 이루어진다.
상기의 구성에 의한 종래의 위상 동기 루프의 동작은 다음과 같다.
위상 검파기(1)에서는 외부에서 입력되는 신호인 복합 동기 신호(CSYNC)와 전압 제어 발진기(3)의 발진 주파수를 32 분주기(4)에서 32 분주한 분주 신호(AFCFB)를 위상 비교하여 위상차에 대응하는 제어 전압을 발생시킨다.
필터(2)에서는 상기 위상 검파기(1)에서 생기는 고주파 성분을 제거한다.
전압 제어 발진기(3)에서는 상기 위상 검파기(1)에서 발생된 제어 전압에 의해 발진 주파수를 변화시킨다.
32 분주기(4)는 전압 제어 발진기(3)의 발진 주파수를 32 분주한 듀티가 50%이고, 수평동기 신호(HSYNC)인 분주 신호(AFCFB)를 귀환하여 위상 검파기(1)에 인가한다.
그러나 상기한 종래의 기술은 전압 제어 발진기 필터(VCO Filter) 전압으로 발진 주파수가 결정되는데, 전압 제어 발진기의 발진 주파수는 결국 전압 제어 발진단의 캐패시던스(Capacitance)와 전류에 의존하고, 전류는 내부 저항에 따라 변하므로, 공정산포에 따라 매우 불안정한 주파수 특성을 나타내어, 동작 주파수 범위를 벗어나 사이드 로킹(Side Locking)되어 수평 동기(HSYNC) 주파수가 틀려져, 결국 비디오 테이프 리코더(VTR) 화면상에 문자 떨림 및 시스템 오동작이 발생한다는 문제점이 있다.
여기서 사이드 로크는 자동 주파수 동기계에서 의도한 성분 이외의 신호 성분 주파수에 의해 불필요한 주파수 동기화가 이루어지는 것이다.
따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 캐패시턴스와 저항 성분에 민감하게 동작하는 전압 제어 발진기의 발진단을 어떤 외부 요인에서도 안정되게 동작시키는 위상 동기 루프의 사이드 로크 방지 시스템을 제공하기 위한 것이다. 상기한 목적을 달성하기 위한 수단으로써 이 발명의 구성은, 복합 동기 신호와 전압 제어 발진기의 발진 주파수가 인가되어 6비트 카운터의 클럭과 상향/하향 제어 신호를 발생하는 입력 제어단과, 전압 제어 발진기의 발진 클럭을 복합 동기 신호의 1주기 구간에 27 내지 33개를 카운팅하는 펄스를 만드는 6비트 카운터와, 상기 6비트 카운터의 값을 조합하여 전압 제어 발진기의 발진 클럭수를 기준으로 상향/하향 신호를 인에이블하는 디코더와, 복합 동기 신호의 1주기 구간에서의 카운터 값에 따라 전압 제어 발진 주파수의 발진 주파수를 일정하게 조절해 주는 출력 드라이버로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제2도는 이 발명의 실시예에 따른 사이드 로크 방지 시스템이 포함된 위상 동기 루프의 블럭 구성도이다.
첨부한 제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 사이드 로크 방지 시스템이 포함된 위상 동기 루프의 구성은, 외부에서 입력되는 신호인 복합 동기 신호(CSYNC)와 전압 제어 발진기(30)의 발진 주파수(FVCO)를 32 분주한 분주 신호(AFCFB)의 위상차에 대응하는 제어 전압을 발생시키는 위상 검파기(10)와, 저역 통과 필터로서 상기 위상 검파기(10)에서 생기는 고주파 성분을 제거하며 위상 동기 루프의 동기 특성이나 응답 특성을 결정하는 중요한 요소인 필터(Filter)(20)와, 상기 위상 검파기(10)에서 발생되는 제어 전압에 의해 발진 주파수(FVCO)가 변화하는 전압 제어 발진기(30)와, 상기 전압 제어 발진기(30)의 발진 주파수를 32 분주하여 수평 동기 신호(HSYNC)인 분주 신호(AFCFB)를 귀환하여 위상 검파기(10)에 인가하는 32 분주기(40)와, 복합 동기 신호(CSYNC)를 기준으로 전압 제어 발진기(30)의 발진 수파수(FVCO)를 카운트하여 카운트 값에 따라 전압 제어 발진기(30)의 발진 주파수를 조절하는 사이드 로크 방지 시스템(50)으로 이루어진다.
제3도는 이 발명의 실시예에 따른 위상 동기 루프의 사이드 로크 방지 시스템의 블럭 구성도이다.
첨부한 제3도에 도시되어 있듯이 이 발명의 실시예에 따른 위상 동기 루프의 사이드 로크 방지 시스템의 구성은, 복합 동기 신호(CSYNC)와 전압 제어 발진기(30)의 발진 수파수가 인가되어 6비트 카운터(6 Bit Counter)(52)의 클럭과 상향/하향(Up/Down) 제어 신호를 발생하는 입력 제어단(Input Dontrol)(51)과, 전압 제어 발진기(30)의 발진 클럭을 복합 동기 신호(CSYNC)의 1주기(1H) 구간에 27 내지 33개를 카운팅하는 펄스를 만드는 6비트 카운터(52)와, 상기 6비트 카운터(52)의 값을 조합하여 전압 제어 발진기(30)의 발진 클럭수를 기준으로 상향/하향 신호를 인에이블(Enable)하는 디코더(Dcorder)(53)와, 복합 동기 신호(CSYNC)의 1주기(1H) 구간에서의 카운터 값에 따라 전압 제어 발진기(30)의 발진 주파수(FVCO)를 일정하게 조절해 주는 출력 드라이버(Output Driver)(54)로 이루어진다.
제4도는 이 발명의 실시예에 따른 위상 동기 루프의 사이드 로크 방지 시스템의 상세 회로도이다.
첨부한 제4도에 도시되어 있듯이 이 발명의 실시예에 따른 사이드 로크 방지 시스템의 상세한 구성은 다음과 같다.
상기 입력 제어단(51)의 구성은, 복합 동기 신호(CSYNC)와 전압 제어 발진 발진기(30)의 발진 주파수(FVCO)를 입력받아 논리곱 연산을 하여 출력하는 제1 AND 게이트(11)와, 전압 제어 발진 발진기(30)의 발진 주파수(FVCO)를 입력받아 반전시켜 출력하는 인버터(12)와, 상기 제1 AND 게이트(11)의 출력과 제2 D-플립플롭(16)의 반전 출력 신호(QN)를 입력받아 부정 논리곱 연산을 하여 출력하는 제1 NAND 게이트(13)와, 상기 제1 NAND 게이트(13)의 출력과 제2 D-플립플롭(16)의 반전 출력 신호(QN)를 입력받아 출력 신호를 제1 D-플립플롭(15)의 데이타(D)로 공급하는 NAND 게이트를 갖는 SR 래치(14)와, 전원 전압(VDD)이 로우 액티브(Low Active)일 때 리셋되며, 상기 인버터(12)의 출력 신호를 클럭(CK)으로 공급받고, 상기 NAND 게이트를 갖는 SR 래치(14)의 출력 신호를 데이타(D)로 입력받아 제2 D-플립플롭(16)으로 출력하는 제1 D-플립플롭(15)과, 전원 전압(VDD)이 로우 액티브(Low Active)일 때 리셋되며, 상기 인버터(12)의 출력 신호를 클럭(CK)으로 공급받고, 상기 제1 D-플립플롭(15)의 출력 신호(Q)를 데이타(D)로 입력받아 NOR 게이트(17)의 입력단에 출력하는 제2 D-플립플롭(16)과, 상기 인버터(12)의 출력 신호와 상기 제2 D-플립플롭(16)의 출력 신호(Q)를 입력받아 부정 논리합 연산을 하여 제1 신호(A)를 출력하는 NOR 게이트(17)와, 상기 제1 D-플립플롭(15)의 출력 신호(Q)와 상기 제2 D-플립플롭(16)의 출력 신호(Q)를 입력받아 논리곱 연산을 하여 제3 신호(C)를 출력하는 제2 AND 게이트(18)와, 전압 제어 발진 발진기(30)의 발진 주파수(FVCO)와 상기 제1 D-플립플롭(15)의 반전 출력 신호(QN)와 상기 제2 D-플립플롭(16)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 제2 신호(B)를 출력하는 제2 NAND 게이트(19)로 이루어진다.
상기 6비트 카운터(52)의 구성은, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 입력 제어단(51)의 NOR 게이트(17)로부터 제1 신호(A)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제1 T-플립플롭(21)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제1 T-플립플롭(21)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제2 T-플립플롭(22)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제2 T-플립플롭(22)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 반전 출력 신호(QN)를 디코더(53)로 공급하는 제3 T-플립플롭(23)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset)신호로 공급받고, 상기 제3 T-플립플롭(23)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제4 T-플립플롭(24)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제4 T-플립플롭(24)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제5 T-플립플롭(25)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제5 T-플립플롭(25)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제6 T-플립플롭(26)으로 이루어진다.
상기 디코더(53)의 구성은, 상기 제1 T-플립플롭(21)의 출력 신호(Q)와 상기 제2 T-플립플롭(22)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 출력하는 제1 NAND 게이트(301)와, 상기 제3 T-플립플롭(23)의 반전 출력 신호(QN)와 상기 제4 T-플립플롭(24)의 출력 신호(Q)와 상기 제5 T-플립플롭(25)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 출력하는 제2 NAND 게이트(302)와, 상기 제1 T-플립플롭(21)의 출력 신호(Q)와 상기 제2 T-플립플롭(22)의 반전 출력 신호(QN)와 상기 제3 T-플립플롭(23)의 반전 출력 신호(QN)를 입력받아 부정 논리곱 연산을 하여 출력하는 제3 NAND 게이트(303)와, 상기 제4 T-플립플롭(24)의 반전 출력 신호(QN)와 상기 제5 T-플립플롭(25)의 반전 출력 신호(QN)와 상기 제6 T-플립플롭(26)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 출력하는 제4 NAND 게이트(304)와, 상기 제1 NAND 게이트(301)의 출력 신호와 상기 제2 NAND 게이트(302)의 출력 신호를 입력받아 논리합 연산을 하여 출력하는 제1 OR 게이트(305)와, 상기 제3 NAND 게이트(303)의 출력 신호와 상기 제4 NAND 게이트(304)의 출력 신호를 입력 받아 논리합 연산을 하여 출력하는 제2 OR 게이트(306)와, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 출력되는 제2 신호(B)와 상기 제1 OR 게이트(305)의 출력 신호를 입력받아 제4 NAND 게이트(309)에 공급하는 제1 NAND 게이트를 갖는 SR 래치(307)와, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 출력되는 제2 신호(B)와 상기 제2 OR 게이트(306)의 출력 신호를 입력받아 AND 게이트(310)에 공급하는 제2 NAND 게이트를 갖는 SR 래치(308)와, 상기 입력 제어단(51)의 제2 AND 게이트(18)에서 발생되는 제3 신호(C)와 상기 제1 NAND 게이트를 갖는 SR 래치(307)의 출력 신호를 입력받아 부정 논리곱 연산을 하여 출력하는 제5 NAND 게이트(309)와, 상기 입력 제어단(51)의 제2 AND 게이트(18)에서 발생되는 제3 신호(C)와 상기 제2 NAND 게이트를 갖는 SR 래치(308)의 출력 신호를 입력받아 논리곱 연산을 하여 출력하는 AND 게이트(310)로 이루어진다. 상기 출력 드라이버(54)의 구성은, 전원 전압(VDD)이 소오스 단자에 연결되고, 인버터를 가진 게이트 단자와 드레인 단자가 공통으로 연결되는 트랜지스터(401)와, 전원 전압(VDD)이 소오스 단자에 연결되고, 상기 트랜지스터(401)의 게이트 단자가 인버터를 가진 게이트 단자에 연결되는 트랜지스터(402)와, 전원 전압(VDD)이 소오스 단자에 연결되고, 상기 트랜지스터(402)의 게이트 단자가 인버터를 가진 게이트 단자에 연결되는 트랜지스터(403)와, 상기 트랜지스터(403)의 드레인 단자가 소오스 단자에 연결되고, 상기 디코더(53)에서 출력되는 상향(Up) 신호가 인버터를 가진 게이트 단자에 전기적으로 연결되는 트랜지스터(404)와, 상기 트랜지스터(404)의 드레인 단자가 드레인 단자에 연결되고, 상기 디코더(53)에서 출력되는 하향(Down) 신호가 게이트 단자에 전기적으로 연결되는 트랜지스터(405)와, 상기 트랜지스터(402)의 드레인 단자가 드레인 단자와 게이트 단자에 공통 연결되고, 접지션(VSS)이 소오스 단자에 연결되는 트랜지스터(406)와, 상기 트랜지스터(405)의 소오스 단자가 드레인 단자에 연결되고, 상기 트랜지스터(406)의 게이트 단자가 게이트 단자에 연결되고, 접지션(VSS)이 소오스 단자에 연결되는 트랜지스터(407)와, 전원 전압(VDD)과 트랜지스터(408)의 베이스 단자를 연결하는 저항(R1)과, 전원 전압(VDD)이 콜렉터 단자에 연결되고, 저항(R1)이 베이스 단자에 연결되는 트랜지스터(408)와,저항(R1)이 콜렉터 단자에 연결되고, 상기 트랜지스터(408)의 이미터 단자가 베이스 단자에 연결되는 트랜지스터(409)와 접지션(VSS)과 상기 트랜지스터(409)의 이미터 단자를 연결하는 저항(R2)과, 상기 트랜지스터(401)의 드레인 단자가 콜렉터 단지에 연결되고, 상기 트랜지스터(408)의 이미터 단자가 베이스 단자에 연결되는 트랜지스터(410)와, 접지선(VSS)과 상기 트랜지스터(410)의 이미터 단자를 연결하는 저항(R3)으로 이루어진다.
상기한 구성에 의한 이 발명의 실시예에 따른 작용을 도면을 참조로 하여 설명하면 다음과 같다.
제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 사이드 로크 방지 시스템이 포함된 위상 동기 루프의 작용은 다음과 같다.
위상 검파기(10)에서는 외부에서 입력되는 복합 동기 신호(CSYNC)와 전압 제어 발진기(30)의 발진 주파수(FVCO)를 32 분주한 신호(AFCFB)의 위상을 비교하는데, 복합 동기 신호(CSYNC)가 하이 레벨(H)인 구간에서만 위상을 비교하여 전압 제어 발진기(30)를 제어한다.
필터(20)에서는 상기 이상 검파기(10)에서 발생되는 고주파 성분을 제거한다.
전압 제어 발진기(30)의 발진단에서는 내부 커패시턴스 및 저항 값에 의해 발진 주파수(FVCO)를 정상 동작시 약 503KHz로 만들어 준다.
만약 전압 제어 발진기(30)의 발진 주파수(FVCO)가 위상 동기 루프의 동작구간을 벗어나 너무 높거나, 낮은 주파수에서 로킹(Locking)되면 사이드 로크 방지 시스템(50)을 동작시킨다.
복합 동기 신호(CSYNC)를 기준으로 전압 제어 발진기(30)의 발진 클럭 갯수를 카운팅하여 카운트한 갯수가 많으면 하향(Down) 신호가 온(On)되어 필터단(20)으로 전류를 싱크(Sink)하여 전압 제어 발진기(30)의 발진 주파수(FVCO)를 낮추고, 카운트한 갯수가 적으면 상향(Up) 신호가 온(On)되어 필터단(20)으로 전류를 소오스(Source)하여 전압 제어 발진기(30)의 발진 주파수(FVCO)를 높여준다.
제3도와 제4도에 도시되어 있듯이, 이 발명의 실시예에 따른 위상 동기 루프의 사이드 로크 방지 시스템의 작용은 다음과 같다.
입력 제어단(51)에서는 복합 동기 신호(CSYNC)와 전압 제어 발진기(30)의 발진 주파수(FVCO)가 인가되어 6비트 카운터(52)의 클럭(CK)과 상향/하향(Up/Down) 제어 신호를 발생한다.
6비트 카운터(52)는 전압 제어 발진기(30)의 발진 클럭을 복합 동기 신호(CSYNC)의 1주기(1H) 구간에 27 내지 33개를 카운팅하는 펄스를 만든다.
디코더(53)는 카운터값을 조합하여 전압 제어 발진기(30)의 발진 클럭수를 기준으로 상향/하향(Up/Down) 신호를 인에이블한다.
출력 드라이버단(54)에서는 복합 동기 신호(CSYNC)의 1주기(1H) 구간에 카운터 값이 27이하이면 상향(Up) 신호가 온(On) 되어 필터단(20)으로 전류를 소스(Source)하여 전압 제어 발진기(30)의 발진 주파수(FVCO)를 높여주며, 카운터값이 33개 이상이면 하향(Down) 신호가 온(On) 되어 필터단(20)으로 전류를 싱크(Sink)하여 전압 제어 발진기(30)의 발진 주파수(FVCO)를 낮추어 일정하게 전압 제어 발진기(30)의 발진 주파수(FVCO)를 조절해준다.
전압 제어 발진기(30)의 발진 주파수(FVCO)의 상태에 따른 위상 동기 루프의 사이드 로크 방지 시스템(50)의 작용은 다음과 같다.
제5도는 이 발명의 실시예에 따른 전압 제어 발진기의 발진 주파수가 정상 동작할 경우 위상 동기 루프의 사이드 로크 방지 시스템의 동작 타이밍도이다.
첫째, 전압 제어 발진기(30)의 발진 주파수(FVCO)가 약 503KHz로 정상 동작할 경우, 15.7KHz의 복합 동기 신호(CSYNC)가 들어오면 이 신호를 기준으로 전압 제어 발진기(30)의 발진 주파수(FVCO)가 복합 동기 신호(CSYNC)의 1주기(1H) 구간에 27 내지 33개까지 들어오면 사이드 로크 방지 시스템(50)을 동작시키지 않고도 위상 동기 루프는 정상 동작한다.
제5도에 도시되어 있듯이, 복합 동기 신호(CSYNC)는 15.7KHz의 양(Positive)신호가 입력되고, 전압 제어 발진기(30)의 발진 주파수(FVCO)는 정상 동작시 약 503KHz를 발생하여 수평 동기 신호(HSYNC)를 만든다. 제1 신호(A)는 전압 제어 발진기(30)의 발진 주파수(FVCO)의 반전 신호를 클럭으로 한 제2 D-플립플롭(16)의 출력 신호(Q)와 전압 제어 발진기(30)의 발진 주파수(FVCO)의 반전된 신호가 조합되어 6비트 카운터(52)의 클럭(CK) 신호로 사용된다.
제2 신호(B)는 전압 제어 발진기(30)의 발진 주파수(FVCO)와 제1 D-플립플롭(15)의 반전 출력 신호(QN)와 제2 D-플립플롭(16)의 출력 신호(Q)와의 조합으로 6비트 카운터(52)의 리셋 신호를 발생한다.
이때 복합 동기 신호(CSYNC)가 1주기(1H) 마다 카운터 리셋 신호를 발생하여 복합 동기 신호(CSYNC)가 로우 레벨(Low) 구간에서 카운팅 하게 되어 있다.
제3 신호(C)는 제2 AND 게이트(18)의 출력 신호로서 상향/하향(Up/Down)인에이블 신호로 사용한다. 6비트 카운터(52) 출력 디코딩(Decoding)값이 27 이상 33이하이면 상향(Up)신호는 하이 레벨(High)이 되고, 하향(Down)신호는 로우 레벨(Low)이 되어 상향/하향(Up/Down)신호가 인가되는 트랜지스터(404)(405)가 오프(Off)되어 사이드 로크 방지 시스템(50)을 동작시키지 않는다.
제6도는 이 발명의 실시예에 따른 전압 제어 발진기의 발진 주파수가 정상 주파수 이상일 경우 위상 동기 루프의 사이드 로크 방지 시스템의 동작 타이밍도이다.
두번째, 제6도에 도시되어 있듯이, 복합 동기 신호(CSYNC)를 기준 주파수로 하여 전압 제어 발진기(30)의 발진 주파수 신호(FVCO)가 정상 동작보다 높은 주파수인 약 600KHz에서 동작하면 위상 동기 루프의 안정된 주파수 영역을 벗어나서 영상 시스템의 오동작을 발생한다. 6비트 카운터(52)의 출력 디코딩 값이 33 이상이면 상향(Up) 신호는 하이 레벨(High)이되고, 하향(Down) 신호가 인에이블되어 하향(Down) 카운팅 하게 된다.
따라서 하향(Down) 신호만 출력 드라이버(54)로 인가되어 트랜지스터(405)가 온(On)되어 필터단(20)으로 전류를 싱크하여 전압 제어 발진기(30)의 발진 주파수(FVCO)를 낮추어 정상 동작시의 주파수 영역으로 자동 조절해 준다.
제7도는 이 발명의 실시예에 따른 전압 제어 발진기의 발진 주파수가 정상 주파수 이하일 경우 위상 동기 루프의 사이드 로크 방지 시스템의 동작 타이밍도이다.
세번째, 제7도에 도시되어 있듯이, 복합 동기 신호(CSYNC)를 기준 주파수로 하여 전압 제어 발진기(30)의 발진 주파수 신호(FVCO)가 정상동작 보다 낮은 주파수인 약 400KHz에서 동작하면 위상 동기 루프의 안정된 주파수 영역을 벗어나서 영상 시스템의 오동작을 발생한다.
6비트 카운터(52)의 출력 디코딩값이 27 이하이면 하향(Down) 신호를 로우 레벨(Low)이 되고, 상향(Up) 신호가 인에이블되어 상향(Up) 카운팅을 하게 된다.
따라서 상향(Up) 신호만 출력 드라이버(54)로 인가되어 트랜지스터(404)가 온(On) 되어 필터단(20)으로 전류를 소스(Source)하여 전압 제어 발진기(30)의 발진 주파수(FVCO)를 높여주어 정상 동작시의 주파수 영역으로 자동 조절해 준다.
이상에서와 같이 이 발명의 실시예에서, 복합 동기 신호(CSYNC)를 기준 주파수로 전압 제어 발전기의 발진 주파수 클럭수를 카운트하여 발진 주파수에 따라 상향/하향 카운팅을 하여 약 503KHz의 전압 제어 발진기의 발진 주파수를 안정되게 보상하여 주는 효과를 가진 위상 동기 루프의 사이드 로크 방지 시스템을 제공할 수 있다.
이 발명의 이러한 효과는 위상 동기 루프의 응용분야인 텔레비전, 비디오 테이프 리코더(VTR), 캠코더(CAMCORDER)등의 분야에 이용될 수 있다.

Claims (9)

  1. 복합 동기 신호와 전압 제어 발진기의 발진 수파수가 인가되어 6비트 카운터의 클럭과 상향/하향 제어 신호를 발생하는 입력 제어단과, 전압 제어 발진기의 발진 클럭을 복합 동기 신호이 1주기 구간에 27 내지 33개를 카운팅하는 펄스를 만드는 6비트 카운터와, 상기 6비트 카운터 값을 조합하여 전압 제어 발진기의 발진 클럭수를 기준으로 상향/하향 신호를 인에이블하는 디코더와, 복합 동기 신호의 1주기 구간에서의 카운터값에 따라 전압 제어 발진 주파수의 발진 주파수를 일정하게 조절해 주는 출력 드라이버를 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
  2. 제1항에 있어서, 상기한 입력 제어단은, 복합 동기 신호(CSYNC)와 전압 제어 발진 발진기의 발진 주파수(FVCO)를 입력받아 논리곱 연산을 하여 출력하는 제1 AND 게이트(11)와, 전압 제어 발진 발진기의 발진 주파수(FVCO)를 입력받아 반전시켜 출력하는 인버터(12)와, 상기 제1 AND 게이트(11)의 출력과 제2 D-플립플롭(16)의 반전 출력 신호(QN)를 입력받아 부정 논리곱 연산을 하여 출력하는 제1 NAND 게이트(13)와, 상기 제1 NAND 게이트(13)의 출력과 제2 D-플립플롭(16)의 반전 출력 신호(QN)를 입력받아 출력 신호를 제1 D-플립플롭(15)의 데이타(D)로 공급하는 NAND 게이트를 갖는 SR 래치(14)와, 전원 전압(VDD)이 로우 액티브(Low Active)일 때 리셋되며, 상기 인버터(12)의 출력 신호를 클럭(CK)으로 공급받고, 상기 NAND 게이트를 갖는 SR 래치(14)의 출력 신호를 데이타(D)로 입력받아 제2 D-플립플롭(16)으로 출력하는 제1 D-플립플롭(15)과, 전원 전압(VDD)이 로우 액티브(Low Active)일 때 리셋되며, 상기 인버터(12)의 출력 신호를 클럭(CK)으로 공급받고, 상기 제1 D-플립플롭(15)의 출력 신호(Q)를 데이타(D)로 입력받아 NOR 게이트(17)의 입력단에 출력하는 제2 D-플립플롭(16)과, 상기 인버터(12)의 출력 신호와 상기 제2 D-플립플롭(16)의 출력 신호(Q)를 입력받아 부정 논리합 연산을 하여 제1 신호(A)를 출력하는 NOR 게이트(17)와, 상기 제1D-플립플롭(15)의 출력신호(Q)와 상기 인버터(12)의 출력 신호와 상기 제2 D-플립플롭(16)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 제3 신호(C)를 출력하는 제2 AND 게이트(18)와, 전압 제어 발진 발진기(30)의 발진 주파수(FVCO)와 상기 제1 D-플립플롭(15)의 반전 출력 신호(QN)와 상기 제2 D-플립플롭(16)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 제2 신호(B)를 출력하는 제2 NAND 게이트(19)를 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
  3. 제1항에 있어서, 상기한 6비트 카운터는, 상기 입력 제어단의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 입력 제어단(51)의 NOR 게이트(17)로부터 제1 신호(A)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제1 T-플립플롭(21)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제1-플립플롭(21)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제2 T-플립플롭(22)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제1 T-플립플롭(21)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제2 T-플립플롭(22)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제2 T-플립플롭(22)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 반전 출력 신호(QN)를 디코더(53)로 공급하는 제3 T-플립플롭(23)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제3 T-플립플롭(23)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제4 T-플립플롭(24)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제4 T-플립플롭(24)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제5 T-플립플롭(25)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제5 T-플립플롭(25)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제6 T-플립플롭(26)을 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
  4. 제1항에 있어서, 상기한 디코더는, 상기 제1 T-플립플롭(21)의 출력 신호(Q)와 상기 제2 T-플립플롭(22)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 출력하는 제1 NAND 게이트(301)와, 상기 제3 T-플립플롭(23)의 반전 출력 신호(QN)와 상기 제4 T-플립플롭(24)의 출력 신호(Q)와 상기 제5 T-플립플롭(25)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 출력하는 제2 NAND 게이트(302)와, 상기 제1 T-플립플롭(21)의 출력 신호(Q)와 상기 제2 T-플립플롭(52) 반전 출력 신호(QN)와 상기 제3 T-플립플롭(23)의 출력 신호(QN)를 입력받아 부정 논리곱 연산을 하여 출력하는 제3 NAND 게이트(303)와, 상기 제4 T-플립플롭(24)의 반전 출력 신호(QN)와 상기 제5 T-플립플롭(25)의 반전 출력 신호(QN)와 상기 제6 T-플립플롭(26)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 출력하는 제4 NAND 게이트(304)와, 상기 제1 NAND 게이트(301)의 출력 신호와 상기 제2 NAND 게이트(302)의 출력 신호를 입력받아 논리합 연산을 하여 출력하는 제1 OR 게이트(305)와, 상기 제1 NAND 게이트(303)의 출력 신호와 상기 제4 NAND 게이트(304)의 출력 신호를 입력받아 논리합 연산을 하여 출력하는 제2 OR 게이트(306)와, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 출력되는 제2 신호(B)와 상기 제1 OR 게이트(305)의 출력 신호를 입력받아 제4 NAND 게이트(309)에 공급하는 제1 NAND 게이트를 갖는 SR 래치(307)와, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 출력되는 제2 신호(B)와 상기 제1 OR 게이트(306)의 출력 신호를 입력받아 AND 게이트(310)에 공급하는 제2 NAND 게이트를 갖는 SR 래치(308)와, 상기 입력 제어단(51)의 제2 AND 게이트(18)에서 발생되는 제3 신호(C)와 상기 제1 NAND 게이트를 갖는 SR(307)의 출력 신호를 입력받아 부정 논리곱 연산을 하여 출력하는 제5 NAND 게이트(309)와, 상기 입력 제어단(51)의 제2 AND 게이트(18)로부터 발생되는 제3 신호(C)와 상기 제2 NAND 게이트를 갖는 SR 래치(308)의 출력 신호를 입력받아 논리곱 연산을 하여 출력하는 AND 게이트(310)를 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
  5. 제1항에 있어서, 상기한 출력 드라이버는, 전원 전압(VDD)이 소오스 단자에 연결되고, 인버터를 가진 게이트 단자와 드레인 단자가 공통으로 연결되는 트랜지스터(401)와, 전원 전압(VDD)이 소오스 단자에 연결되고, 상기 트랜지스터(401)의 게이트 단자가 인터버를 가진 게이트 단자에 연결되는 트랜지스터(402)와, 전원 전압(VDD)이 소오스 단자에 연결되고, 상기 트랜지스터(402)의 게이트 단자가 인터버를 가진 게이트 단자에 연결되는 트랜지스터(403)와, 상기 트랜지스터(403)의 드레인 단자가 소오스 단자에 연결되고, 상기 디코더(53)에서 출력되는 상향(Up) 신호가 인버터를 가진 게이트 단자에 전기적으로 연결되는 트랜지스터(404)와, 상기 트랜지스터(404)의 드레인 단자가 드레인 단자에 연결되고, 상기 디코더(53)에서 출력되는 하향(Down) 신호가 게이트 단자에 전기적으로 연결되는 트랜지스터(405)와, 상기 트랜지스터(402)의 드레인 단자가 드레인 단자와 게이트 단자에 공통 연결되고, 접지선(USS)이 소오스 단자에 연결되는 트랜지스터(406)와 상기 트랜지스터(405)의 소오스 단자가 드레인 단자에 연결되고, 상기 트랜지스터(406)의 게이트 단자가 게이트 단자에 연결되고, 접지선(VSS)이 소오스 단자에 연결되는 트랜지스터(407)와, 전원 전압(VDD)과 트랜지스터(408)의 베이스 단자를 연결하는 저항(R1)과, 전원 전압(VDD)이 콜렉터 단자에 연결되고, 저항(R1)이 베이스 단자에 연결되는 트랜지스터(408)와, 저항(R1)이 콜렉터 단자에 연결되고, 상기 트랜지스터(408)의 이미터 단자가 베이스 단자에 연결되는 트랜지스터(409)와, 접지선(VSS)과 상기 트랜지스터(409)의 이미터 단자를 연결하는 저항(R2)과, 상기 트랜지스터(401)의 드레인 단자가 콜렉터 단지에 연결되고, 상기 트랜지스터(408)의 이미터 단자가 베이스 단자에 연결되는 트랜지스터(410)와, 접지선(VSS)과 상기 트랜지스터(410)의 이미터 단자를 연결하는 저항(R3)을 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
  6. 제1항에 있어서, 상기한 6비트 카운터는 복합 동기 신호(CSYNC)의 1주기(1H) 구간에서 전압 제어 발진기의 발진 클럭수를 카운팅하는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
  7. 제1항에 있어서, 상기한 디코더는 6비트 카운터의 카운터값을 조합하여 전압 제어 발진기의 발진 클럭수가 27 내지 33 개이면 상향 신호는 하이 레벨이 되고 하향 신호는 로우 레벨이 되어 두 트랜지스터(404)(405)를 오프시키며, 33 이상이면 상향 신호는 하이 레벨이 되고 하향 신호가 인에이블되어 트랜지스터(405)만 온시키며, 27 이하이면 하향 신호는 로우 레벨이 되고 상향 신호가 인에이블되어 트랜지스터(404)만 온시키는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
  8. 제1항에 있어서, 상기한 출력 드라이버는 상향/하향 신호의 온, 오프에 따라 필터단으로 전류를 싱크하거나 소오스하여 전압 제어 발진기의 발진 주파수를 자동으로 조절하는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
  9. 외부에서 입력되는 두 신호인 복합 동기 신호(CSYNC)와 전압 제어 발진기(30)의 발진 주파수를 32 분주한 분주 신호(AFCFB)의 위상차에 대응할 수 있는 전압을 발생시키는 위상 검파기(10)와; 지역 통과 필터로 상기 위상 검파기(1)에서 생기는 고주파 성분을 제거하며 위상 동기 루프의 동기 특성이나 응답특성을 결정하는 필터(20)와; 상기 위상 검파기(10)에서 발생되는 제어 전압에 의해 발진 주파수가 변화하는 전압 제어 발진기(30)와; 상기 전압 제어 발진기(30)의 발진 주파수를 32 분주하여 수평 동기 신호(HSYNC)를 귀환하여 위상 검파기(10)에 인가하는 32 분주기(40)와; 상기 복합 동기 신호(CSYNC)와 전압 제어 발진기(30)의 발진 수파수가 인가되어 6비트 카운터 클럭과 상향/ 하향 제어 신호를 발생하는 입력 제어단(51)과, 전압 제어 발진기(30)의 발진 클럭을 복합 동기 신호(CSYNC)의 1주기 구간 동안에 카운팅 펄스를 만드는 6비트 카운터(52)와, 상기 6비트 카운터(52)의 값을 조합하여 전압 제어 발진기(30)의 발진 클럭수를 기준으로 상향/하향 제어 신호를 인에이블하는 디코더(53)와, 복합 동기 신호(CSYNC)의 1주기 구간에서의 카운터값에 따라 전압 제어 발진기(30)의 발진 주파수를 일정하게 조절해 주는 출력 드라이버(54)로 이루어져, 복합 동기 신호(CSYNC)를 기준으로 전압 제어 발진기(30)의 발진 수파수(FVCO)가 동작 주파수를 벗어나면 동작 주파수 범위에 들어오게 하여 위상 동기 루프의 오동작을 방지하는 사이드 로크 방지 시스템(50)을 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프.
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