KR970013774A

KR970013774A - 위상 동기 루프 시스템의 사이드 로크 방지 회로

Info

Publication number: KR970013774A
Application number: KR1019950027948A
Authority: KR
Inventors: 권성섭
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1995-08-31
Filing date: 1995-08-31
Publication date: 1997-03-29
Also published as: KR0182056B1

Abstract

이 발명은 위상 동기 루프의 사이드 로크 방지 시스템에 관한 것으로서, 복합 동기 신호와 전압 제어 발진기의 발진 주파수가 인가되어 6비트 카운터의 클럭과 상향/하향 제어 신호를 발생하는 입력 제어단과, 전압 제어 발진기의 발진 클럭을 복합 동기 신호의 1주기 구간에 27 내지 33개를 카운팅하는 펄스를 만드는 6비트 카운터와, 상기 6비트 카운터의 값을 조합하여 전압 제어 발진기의 발진 클럭수를 기준으로 상향/하향 신호를 인에이블하는 디코더와, 복합 동기 신호의 1주기 구간에서의 카운터 값에 따라 전압 제어 발진 주파수의 발진 주파수를 일정하게 조절해 주는 출력 드라이버로 구성되어, 영상 시스템에서 복합 동기 신호를 기준으로 전압 제어 발진기의 발진 주파수가 동작 주파수를 벗어나면 동작 주파수 범위에 들어오게 하여 위상 동기 루프의 오동작을 방지하는 위상 동기 루프의 사이드 로크 방지 시스템에 관한 것이다.

Description

위상 동기 루프 시스템의 사이드 로크 방지 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 이 발명의 실시예에 따른 사이드 로크 방지 시스템이 포함된 위상 동기 루프의 블럭 구성도이다.

Claims

복합 동기 신호와 전압 제어 발진기의 발진 주파수가 인가되어 6비트 카운터의 클럭과 상향/하향 제어 신호를 발생하는 입력 제어단과, 전압 제어 발진기의 발진 클럭을 복합 동기 신호의 1주기 구간에 27 내지 33개를 카운팅하는 펄스를 만드는 6비트 카운터와, 상기 6비트 카운터의 값을 조합하여 전압 제어 발진기의 발진 클럭수를 기준으로 상향/하향 신호를 인에이블하는 디코더와, 복합 동기신호의 1주기 구간에서의 카운터 값에 따라 전압 제어 발진 주파수의 발진 주파수를 일정하게 조절해 주는 출력 드라이버를 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
제1항에 있어서, 상기한 입력 제어단은, 복합 동기 신호(CSYNC)와 전압 제어 발진 발진기의 발진 주파수(FVCO)를 입력받아 논리곱 연산을 하여 출력하는 제1 AND 게이트(11)와, 전압 제어 발진 발진기의 발진 주파수(FVCO)를 입력받아 반전시켜 출력하는 인버터(12)와, 상기 제1 AND 게이트(11)의 출력과 제2D-플립플롭(16)의 반전 출력신호(QN)를 입력받아 부정 논리곱 연산을 하여 출력하는 제1 NAND 게이트(13)과, 상기 제1 AND 게이트(13)의 출력과 제2D-플립플롭(16)의 반전 출력신호(QN)을 입력 받아 출력 신호를 제1D-플립플롭(15)의 데이타(D)로 공급하는 NAND 게이트를 갖는 SR 래치(14)와, 전원 전압(VDD)이 로우 액티브(Low Active)일때 리셋되며, 상기 인버터(12)의 출력 신호를 클럭(CK)으로 공급받고, 상기 NAND 게이트를 갖는 SR 래치(14)의 출력신호를 데이타(D)로 입력받아 제2D-플립플롭(16)으로 출력하는 제1-D플립플롭(15)과, 전원전압(VDD)이 로우 액티브(Low Active)일때 리셋되며, 상기 인버터(12)의 출력 신호의 클럭(CK)으로 공급받고, 상기 제1D-플립플롭(15)의 출력 신호(Q)를 데이타(D)로 입력받아 NOR 게이트(17)의 입력단에 출력하는 제2D-플립플롭(16)과,상기 인버터(12)의 출력 신호와 상기 제2D-플립플롭(16)의 출력 신호(Q)를 입력받아 부정논리합 연산을 하여 제1신호(A)를 출력하는 NOR 게이트(17)와, 상기 제1D-플립플롭(15)의 출력 신호(Q)와 상기 제2D-플립플롭(16)의 출력 신호(Q)를 입력받아 논리곱 연산을 하여 제3신호(C)를 출력하는 제2 AND게이트(18)와, 전압 제어 발진기(30)의 발진 주파수(FVCO)와 상기 제1D-플립플롭(15)의 반전 출력 신호(QN)와 상기 제2D-플립플롭(16)의 출력신호(Q)를 입력받아 부정 논리곱 연산을 하여 제2신호(B)를 출력하는 제2 NAND 게이트(19)을 포함하여 이루어지는 것을 특징으로 하는 위상 동지 루트의 사이드 로크 방지 시스템.
제1항에 있어서, 상기한 6비트 카운터는, 상기 입력 제어단의 제2 NAND 게이트(19)으로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 입력 제어단(51)의 NOR 게이트(17)로부터 제1 신호(A)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제1T-플립플롭(21)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제1T-플립플롭(21)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제2T-플립플롭(22)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제3T-플립플롭(23)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 반전 출력 신호(QN)를 디코더(53)로 공급하는 제4T-플립플롭(24)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2 신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제4-T플립플롭(24)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제5T-플립플롭(25)과, 상기 입력 제어단(51)의 제2 NAND 게이트(19)로부터 제2신호(B)를 리셋(Reset) 신호로 공급받고, 상기 제4T-플립플롭(24)으로부터 반전 출력 신호(QN)를 클럭(CK)으로 공급받아 출력 신호(Q)를 디코더(53)로 공급하는 제5-플립플롭(25)과, 상기 입력제어단(51)의 제2NAND 게이트(19)로 부터 제2 신호(B)를 리셋 (Reset) 신호로 공급받고, 상기 제 5T-플리플릅 (25)으로 부터 반전 출력신호(GN)를 출력(CK)으로 공급받아 출력 신호 (Q)를 디코더(53)로 공급하는 제 6T-플립플릅(26)을 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
제1항에 있어서, 상기한 디코더는, 상기 제1T-플립플롭(21)의 출력 신호(Q)와 상기 제2T-플립플롭(22)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 출력하는 제1 NAND 게이트(301)와, 상기 제3T-플립플롭(23)의 반전 출력 신호(QN)와 상기 제4T-플립플롭(24)의 출력 신호(Q)와 상기 제5T-플립플롭(25)의 출력 신호(Q)를 입력받아 부정 논리곱 연산을 하여 출력하는 제2 NAND 게이트(302)와, 상기 제1T-플립플롭(21)의 출력 신호(Q)와 상기 제2T-플립플롭(22)의 반전 출력 신호(QN)와 상기 제3T-플립플롭(23)의 반전 출력 신호(QN)을 입력받아 부정논리곱 연산을 하여 출력하는 제3 NAND 게이트(303)와, 상기 제4T-플리플롭(24)의 반전 출력 신호(QN)와 상기 제5T-플립플롭(25)의 반전 출력 신호(QN)와 상기 제6T-플립플롭(26)의 출력 신호(Q)를 입력받아 부정논리곱 연산을 하여 출력하는 제4 NAND 게이트(304),와 상기 제1 NAND 게이트(301)의 출력신호와 상기 제2 NAND게이트(302)의 출력 신호를 입력받아 논리합 연산을 하여 출력하는 제1 OR 게이트(305)와, 상기 제3 NAND 게이트(303)의 출력 신호와 상기 제4 NAND(304)게이트의 출력 신호를 입력받아 논리합 연산을 하여 출력하는 제2 OR 게이트(306)와, 상기 입력제어단(51)의 제2 NAND 게이트(19)로부터 출력되는 제2신호(B)와 상기 제1 OR 게이트(305)의 출력신호를 입력받아 제4 NAND 게이트(309)에 공급하는 제1NAND 게이트(19)로부터 출력되는 제2 신호(B)와 상기 제2 OR 게이트(306)의 출력신호를 입력받아 AND 게이트(310)에 공급하는 제2 NAND게이트를 갖는 SR 래치(308)와, 상기 입력 제어단(51)의 제2 AND 게이트(18)에서 발생되는 제3신호(C)와 상기 제1 NAND 게이트를 갖는 SR 래치(307)의 출력 신호를 입력받아 부정 논리곱 연산을 하여 출력하는 제5 NAND 게이트(309)과, 상기 입력 제어단(51)의 제2 AND 게이트(18)에서 발생되는 제3 신호(C)와 상기 제2 NAND 게이트를 갖는 SR 래치(308)의 출력 신호를 입력받아 논리곱 연산을 하여 출력하는 AND 게이트(310)을 포함하여 이루어지는 것을 특징으로 하는 위상 루프의 사이드 로크 방지 시스템.
제1항에 있어서, 상기한 출력 드라이버는, 전원 전압(VDD)이 소오스 단자에 연결되고, 인버터를 가진 게이트 단자와 드레인 단자가 공통으로 연결되는 트랜지스터(401)와, 전원 전압(VDD)이 소오스 단자에 연결되고, 상기 트랜지스터(410)의 게이트 단자가 인버터를 가진 게이트 단자에 연결되는 트랜지스터(402)와, 전원 전압(VDD)이 소오스 단자에 연결되고, 상기 트랜지스터(402)의 게이트 단자가 인버터를 가진 게이트 단자에 연결되는 트랜지스터(403)와, 상기 트랜지스터(403)의 드레인 단자가 소오스 단자에 연결되고, 상기 디코더(53)에서 출력되는 상향(Up) 신호가 인버터를 가진 게이트 단자에 전기적으로 연결되는 트랜지스터(404)와, 상기 트랜지스터(404)의 드레인 단자가 드레인 단자에 연결되고, 상기 디코더(53)에서 출력되는 하향(Down) 신호가 게이트 단자에 전기적으로 연결되는 트랜지스터(405)와, 상기 트랜지스터(402)의 드레인 단자가 드레인 단자와 게이트 단자에공통 연결되고, 접지선(VSS)이 소오스 단자에 연결되는 트랜지스터(406)와, 상기 트랜지스터(405)의 소오스 단자가 드레인 단자에 연결되고, 상기 트랜지스터(406)의 게이트 단자가 게이트 단자에 연결되고, 접지선(VSS)이 소오스 단자에 연결되는 트랜지스터(407)와, 전원전압(VDD)과 트랜지스터(408)의 베이스 단자를 연결하는 저항(R1)과, 전원전압(VDD)이 콜렉터 단자에 연결되고, 저항(R1)이 베이스 단자에 연결되는 트랜지스터(408)와, 저항(R1)이 콜렉터 단자에 연결되고, 상기 트랜지스터(408)의 이미터 단자가 베이스 단자에 연결되는 트랜지스터(409)와, 접지선(VSS)과 상기 트랜지스터(409)의 이미터 단자를 연결하는 저항(R2)과, 상기 트랜지스터(401)의 드레인 단자가 콜렉터 단자에 연결되고, 상기 트랜지스터(408)의 이미터 단자가 베이스 단자에 연결되는 트랜지스터(410)와, 접지선(VSS)과 상기 트랜지스터(410)의 이미터 단자를 연결하는 저항(R3)을 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
제1항에 있어서, 상기한 6비트 카운터는 복합 동기 신호(CSYNC)의 1주기(1H) 구간에서 전압제어 발진기의 발진 클릭수를 카운팅하는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
제1항에 있어서, 상기한 디코더는 6비트 카운터의 카운터 값을 조합하여 전압 제어 발진기의 발진 클럭수가 27 내지33 개이면 상향 신호는 하이 레벨이 되고 하향 신호는 로우 레벨이 되어 두 트랜지스터(404)(405)를 오프시키며, 33이상이면 상향 신호는 하이 레벨이 되고 하향 신호가 인에이블 되어 트랜지스터(405)만 온 시키며, 27이하이면 하향 신호는 로우 레벨이 되고 상향 신호가 인에이블 되어 트랜지스터(404)만 온 시키는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
제1항에 있어서, 상기한 출력 드라이버는 상향/하향 신호의 온, 오프에 따라 필터단으로 전류를 싱크하거나 소오스하여 전압 제어 발진기의 발지 주파수를 자동으로 조절하는 것을 특징으로 하는 위상 동기 루프의 사이드 로크 방지 시스템.
외부에서 입력되는 두 신호인 복합 동기 신호(CSYNC)와 전압 제어 발진기(30)의 발진 주파수를 32 분주한 분주 신호(AFCFB)의 위상차에 대응할 수 있는 전압을 발생시키는 위상 검파기(10)와, 지역 통과 필터로 상기 위상검파기(1)에서 생기는 고주파 성분을 제거하며 위상 동기 루프의 동기 특성이나 응답 특성을 결정하는 중요한 요소인 필터(Filter)(20)와, 상기 위상 검파기(10)에서 발생되는 제어 전압에 의해 발진 주파수가 변화하는 전압 제어 발진기(30)와, 상기 전압 제어발진기(30)의 발진 주파수를 32 분주하여 수평 동기 신호(HSYNC)를 귀환하여 위상 검파기(10)에 인가하는 32 분주기(40)와 복합 동기 신호(CSYNC)를 기준으로 전압 제어 발진기의 발진 주파수(FVCO)가 동작 주파수를 벗어나면 동작 주파수 범위에 들어오게 하여 위상 동기 루프의 오동작을 방지하는 사이드 로크 방지 시스템(50)를 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.