JP3442924B2 - 周波数逓倍回路 - Google Patents

周波数逓倍回路

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数逓倍回路に
関し、特にマイクロコンピュータやＤＳＰ（Digital Si
gnal Processor）に用いられる周波数逓倍回路に係わ
る。
【０００２】
【従来の技術】図９は、従来の一般的なＮ逓倍周波数回
路を示す。基準信号Ｆｒｅｆは、電圧制御遅延回路１の
入力端子に供給されるとともに、位相比較器（以下ＰＨ
Ｃと呼ぶ）の第１の入力端子に供給される。電圧制御遅
延回路１の出力信号Ｆｄｅｌは、インバータ２に供給さ
れる。インバータ２の出力信号Ｆｄｅｌｎは、ＰＨＣ３
の第２の入力端子に供給される。ＰＨＣ３は、Ｆｒｅｆ
とＦｄｅｌｎの両信号の立ち上がりまたは立ち下がり間
の位相差を検出し、位相差に応じた誤差信号Ｖｅｒｒを
低域通過フィルタ（以下ＬＰＦと呼ぶ）４の入力端子に
供給する。ＬＰＦ４は、Ｖｅｒｒの直流成分のみを取り
出し、それを電圧制御遅延回路１に制御電圧Ｖｃｏｎｔ
として供給する。基準信号Ｆｒｅｆと遅延信号Ｆｄｅｌ
ｎとの位相差がなくなるように帰還制御が行われると、
電圧制御遅延回路１の出力信号Ｆｄｅｌは、基準信号Ｆ
ｒｅｆの半周期遅れた信号となる。
【０００３】電圧制御遅延回路１は、直列に接続された
複数のインバータ回路から構成される。初段のインバー
タ回路の入力端子に基準信号Ｆｒｅｆが供給され、最終
段のインバータ回路の出力端子は基準信号Ｆｒｅｆの遅
延した信号Ｆｄｅｌを出力する。電圧制御遅延回路１
は、Ｎ個の中間端子Ｆ１ないしＦＮを有する。各中間端
子は、基準信号Ｆｒｅｆを基準信号Ｆｒｅｆから遅延信
号Ｆｄｅｌまでの全遅延時間の１／Ｎの時間ごとに遅延
させた信号を出力する。すなわち、基準信号Ｆｒｅｆに
対する各中間端子の出力信号の遅延時間は、Ｆ１で０、
Ｆ２で全遅延時間の１／Ｎ、Ｆ３で全遅延時間の２／Ｎ
となり、ＦＮで全遅延時間の（Ｎ−１）／Ｎとなる。
【０００４】Ｎ逓倍合成回路２４は、Ｎ／２個の排他的
論理和ゲート５−１〜５−Ｎ／２と加算器８により構成
される。排他的論理和ゲート５−１の入力端子には電圧
制御遅延回路１の中間端子Ｆ１及びＦ２が接続され、排
他的論理和ゲート５−１の出力端子Ｄ１は加算器８の入
力端子に接続される。以下、同様にして、排他的論理和
ゲート５−Ｎ／２の入力端子は電圧制御遅延回路１の中
間端子Ｆ（Ｎ−１）及びＦＮが接続され、排他的論理和
ゲート５−Ｎ／２の出力端子ＤＮ／２は、加算器８の入
力端子に供給される。加算器８の出力信号は、基準信号
ＦｒｅｆのＮ逓倍信号Ｆｏｕｔとなる。この回路におい
て、Ｎ逓倍信号Ｆｏｕｔは、中間端子Ｆ１ないしＦＮの
出力信号の立ち上がりと立ち下がりの両方を用いて生成
されている。
【０００５】
【発明が解決しようとする課題】一般に、電圧制御遅延
回路１内のインバータの伝搬信号の立ち上がり時間と立
ち下がり時間は同じではない。その理由は、ＮＭＯＳト
ランジスタの速度がＰＭＯＳトランジスタの速度よりも
速いためである。そこで、両者の速度が等しくなるよう
に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのチ
ャネル長またはチャネル幅といったトランジスタサイズ
が調整されるが、トランジスタの作成条件やＭＯＳトラ
ンジスタのしきい値電圧Ｖｔｈもばらつくため、両者の
速度をまったく同じにすることは困難である。
【０００６】そのため、電圧制御遅延回路内を伝搬する
信号は、ハイである期間がローである期間よりも短くな
ることがある。よって、こうしたデューティが５０％で
ない信号を用いて合成されたＮ逓倍信号には、周波数ジ
ッタが生じる。
【０００７】また、従来の回路において、デューティが
５０％でない基準信号が入力されると逓倍信号の合成そ
のものができなくなる。このように、従来の技術では、
基準信号に制約が存在し、逓倍信号のデューティが５０
％にならず、逓倍信号に周波数ジッタが生じるという問
題があり、精度のよい逓倍信号を得ることは困難になっ
ている。
【０００８】本発明は、上記課題に鑑み、基準信号のデ
ューティに関わらず、５０％のデューティの逓倍信号を
安定して発生する周波数逓倍回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、上記課題を解
決するため、入力端子に基準信号が供給され、出力端子
に遅延信号を出力し、前記基準信号の周期を２Ｎ分の１
の時間ずつ遅延させた信号を出力する２Ｎ個の中間端子
を有する電圧制御遅延回路と、第１の入力端子に前記電
圧制御遅延回路から出力される遅延信号が供給され、第
２の入力端子に前記基準信号が供給され、両信号の位相
差に応じた誤差信号を出力する位相比較器と、入力端子
に前記位相比較器から出力される誤差信号が供給され、
出力端子が前記電圧制御遅延回路の制御電圧入力端子に
接続された低域通過フィルタと、２Ｎ個の入力端子に２
Ｎ個の前記電圧制御遅延回路の中間端子が接続され、入
力信号の立ち上がりのみまたは立ち下がりのみを用いて
前記基準信号のＮ逓倍信号を生成するＮ逓倍合成回路と
を具備する。
【００１０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。図１は、本発明の第１の実施例
を示す。以下、同一の構成要素には同一の符号を付し、
説明を省略する。
【００１１】基準信号Ｆｒｅｆは、電圧制御遅延回路３
１の入力端子に供給されるとともに、ＰＨＣ３２の第１
の入力端子に供給される。電圧制御遅延回路３１の出力
信号Ｆｄｅｌは、ＰＨＣ３２の第２の入力端子に供給さ
れる。ＰＨＣ３２は、両入力信号の立ち上がりまたは立
ち下がり間の位相差を検出し、位相差に応じた誤差信号
ＶｅｒｒをＬＰＦ３３の入力端子に供給する。ＬＰＦ３
３は、Ｖｅｒｒの直流成分のみを取り出し、それを電圧
制御遅延回路３１の制御電圧入力端子に制御電圧Ｖｃｏ
ｎｔとして供給する。
【００１２】さらに、電圧制御遅延回路３１は、基準信
号Ｆｒｅｆを、基準信号Ｆｒｅｆに対する遅延信号Ｆｄ
ｅｌの遅延時間の１／２Ｎずつの時間で遅延させた信号
を出力する２Ｎ個の中間端子を有する。２Ｎ個の中間端
子を、基準信号が入力される側から順にＦ１ないしＦ２
Ｎと呼ぶことにする。２Ｎ個の中間端子Ｆ１ないしＦ２
Ｎは、Ｎ逓倍合成回路３８の入力端子に接続され、Ｎ逓
倍合成回路３８の出力信号がＮ逓倍信号Ｆｏｕｔとな
る。
【００１３】Ｎ逓倍合成回路３８は、Ｎ個の立ち上がり
検出回路３４−１〜３４−Ｎで構成される。立ち上がり
検出回路３４−１の第１に入力端子に遅延信号Ｆ１が供
給され、第２の入力端子に遅延信号Ｆ２が供給される。
各立ち上がり検出回路は、例えば、２個のノアゲートよ
りなるフリップフロップ回路であり、立ち上がり検出回
路３４−１は、ＲＳフリップフロップのセット端子に中
間端子Ｆ１が接続され、リセット端子に中間端子Ｆ２が
接続され、Ｑ出力端子が立ち上がり検出回路の出力端子
Ｄ１となる。立ち上がり検出回路３４−２には、遅延信
号Ｆ３、Ｆ４が入力端子に供給され、順次同様にして、
立ち上がり検出回路３４−Ｎには遅延信号Ｆ２Ｎ−１、
Ｆ２Ｎが入力端子に供給される。Ｎ個の立ち上がり検出
回路の出力端子Ｄ１ないしＤＮは、加算器３７の入力端
子に供給され、加算器３７の出力端子から基準信号Ｆｒ
ｅｆのＮ逓倍信号Ｆｏｕｔが出力される。
【００１４】本発明のＮ逓倍合成回路の立ち上がり検出
回路は、電圧制御遅延回路３１内を伝搬している信号の
立ち上がりエッジ部分のみを用いて、逓倍信号を生成す
る。図２は、基準信号Ｆｒｅｆと、遅延信号Ｆｄｅｌ
と、中間端子Ｆ１ないしＦ２Ｎにおける信号と、立ち上
がり検出回路の出力端子Ｄ１ないしＤＮにおける信号
と、Ｎ逓倍信号Ｆｏｕｔのタイミングチャートを表す。
隣り合った中間端子の信号間の位相差は、基準信号Ｆｒ
ｅｆの周期をＴとすると、Ｔ／２Ｎとなっている。中間
端子Ｆ１の出力信号の立ち上がりと中間端子Ｆ２の出力
信号の立ち上がりから、立ち上がり検出回路の出力端子
Ｄ１の出力信号にパルスが生成される。こうして、中間
端子Ｆ１ないしＦ２Ｎにおける信号の立ち上がりから、
立ち上がり検出回路の出力端子Ｄ１ないしＤＮにおける
信号が生成される。立ち上がり検出回路の出力端子Ｄ１
ないしＤＮにおける信号を加算することにより、基準信
号ＦｒｅｆのＮ逓倍信号Ｆｏｕｔが生成される。
【００１５】本実施例によれば、電圧制御遅延回路の中
間出力信号の立ち上がりエッジのみを用いて逓倍信号を
作成しているため、基準信号のデューティに係わらず、
等間隔の逓倍信号パルスを得ることができる。
【００１６】また、図２に示すように、電圧制御遅延回
路３１の基準信号Ｆｒｅｆと遅延信号Ｆｄｅｌ間の全遅
延時間は、基準信号Ｆｒｅｆの１周期分であるため、電
圧制御遅延回路３１内を伝搬する信号Ｆ１とＦ（Ｎ＋
１）、Ｆ２とＦ（Ｎ＋２）は、それぞれが互いの反転信
号となっている。一般に、ｍを１からＮまでの自然数と
して、出力信号Ｆｍと出力信号Ｆ（ｍ＋Ｎ）は互いに反
転信号になっている。したがって、電圧制御遅延回路の
中間端子Ｆ１ないしＦＮの出力信号を反転させることに
よって、中間端子Ｆ（Ｎ＋１）ないしＦ２Ｎの出力信号
と同じ遅延時間の信号を得ることができる。
【００１７】図３は、この方法を用いた本発明の第２の
実施例を示す。図３に示す回路は、電圧制御遅延回路
１、インバータ２、ＰＨＣ３、ＬＰＦ４よりなる図９に
示したものと同一の回路と、電圧制御遅延回路１の中間
端子から出力される出力信号Ｆ１ないしＦＮが入力端子
に供給され、それらの反転信号Ｆ（Ｎ＋１）ないしＦ２
Ｎを出力するインバータ回路６５と、信号Ｆ１ないしＦ
２Ｎが入力端子に供給され、出力信号がＮ逓倍信号Ｆｏ
ｕｔとなる図１と同様のＮ逓倍合成回路３８より構成さ
れる。
【００１８】本実施例によれば、電圧制御遅延回路１か
らの中間出力タップ数と電圧制御遅延回路内のインバー
タ回路数を第１の実施例の半分にすることができる。図
４は、本発明の第３の実施例を示す。
【００１９】図４に示す回路は、基準信号Ｆｒｅｆが入
力端子に供給される電圧制御遅延回路３１と、電圧制御
遅延回路３１の中間端子Ｆ１ないしＦ２Ｎが入力端子に
接続され、Ｎ逓倍信号Ｆｏｕｔを出力するＮ逓倍合成回
路３８と、前記Ｎ逓倍信号が入力端子に供給され、その
信号をＮ分周した信号Ｆｓを出力するＮ分周回路１０３
と、第１の入力端子にＮ分周回路１０３の出力信号Ｆｓ
が供給され、第２の入力端子に基準信号Ｆｒｅｆが供給
され、誤差信号Ｖｅｒｒを出力する位相比較器３２と、
入力端子に誤差信号Ｖｅｒｒが供給され、出力端子が電
圧制御遅延回路３１の制御電圧入力端子に接続されたＬ
ＰＦ３３より構成される。
【００２０】第１及び第２の実施例においては、Ｎ逓倍
合成回路において遅延が生じるため、基準信号Ｆｒｅｆ
とＮ逓倍信号Ｆｏｕｔの間に位相ずれが発生するが、本
実施例では、位相同期ループ内にＮ逓倍合成回路３８が
入れられているので、基準信号Ｆｒｅｆとの位相ずれが
ないＮ逓倍信号Ｆｏｕｔを得ることができる。
【００２１】図５は、本発明の第４の実施例を示す。こ
の回路は、基準信号Ｆｒｅｆが入力端子に供給される電
圧制御遅延回路３１と、電圧制御遅延回路３１の中間端
子Ｆ１ないしＦ２Ｎが入力端子に接続され、Ｎ逓倍信号
Ｆｏｕｔを出力するＮ逓倍合成回路３８と、データ入力
端子に電圧制御遅延回路３１の出力信号Ｆｄｅｌが供給
され、クロック入力端子にＮ逓倍信号Ｆｏｕｔが供給さ
れる、例えばラッチ回路によって構成された同期回路１
２３と、第１の入力端子に同期回路１２３の出力信号が
供給され、第２の入力端子に基準信号Ｆｒｅｆが供給さ
れ、誤差信号Ｖｅｒｒを出力する位相比較器３２と、入
力端子に誤差信号Ｖｅｒｒが供給され、出力端子が電圧
制御遅延回路３１の制御電圧入力端子に接続されたＬＰ
Ｆ３３より構成される。
【００２２】この実施例は、図４に示した実施例と同様
に、位相同期ループ内にＮ逓倍合成回路が入れられてい
るので、基準信号Ｆｒｅｆとの位相ずれがないＮ逓倍信
号Ｆｏｕｔを得ることができる。
【００２３】図６は、本発明の第５の実施例を示す。図
６に示す実施例において、電圧制御発振回路１４１は、
複数の直列接続されたディレイセルよりなるリングオシ
レータであり、最終段のディレイセルの出力信号Ｆｓｉ
ｇが初段のディレイセルの入力端子に供給される。分周
回路１４２は、その入力端子に電圧制御発振回路１４１
の出力信号Ｆｓｉｇが供給され、この出力信号Ｆｓｉｇ
をＭ分周した信号ＦｓをＰＨＣ３２の第２の入力端子に
出力する。ＰＨＣ３２は、その第１の入力端子に基準信
号Ｆｒｅｆが供給され、基準信号Ｆｒｅｆと信号Ｆｓの
誤差信号ＶｅｒｒをＬＰＦ３３の入力端子に供給する。
ＬＰＦ３３の出力端子は、電圧制御遅延回路３１の制御
電圧入力端子に接続される。このため、電圧制御発振回
路１４１の出力信号Ｆｓｉｇの周波数は、基準信号Ｆｒ
ｅｆの周波数のＭ倍となっている。電圧制御発振回路１
４１は、その出力信号Ｆｓｉｇの発振周期の１／２Ｎの
遅延量ずつ出力信号Ｆｓｉｇを遅らせた信号を出力する
Ｎ個の中間端子Ｆ１ないしＦＮを有する。エクスクルシ
ブオア回路群１４５を構成するＮ個のエクスクルシブオ
ア回路の第１の入力端子は、電圧制御発振回路１４１の
中間端子Ｆ１ないしＦＮにそれぞれ接続され、第２の入
力端子には、電圧制御発振回路１４１の出力信号Ｆｓｉ
ｇが供給される。これらのエクスクルシブオア回路の出
力端子は、Ｎ逓倍合成回路１４６のＮ個の入力端子にそ
れぞれ接続される。Ｎ逓倍合成回路１４６は、図１に示
したＮ逓倍合成回路３８と同様の回路であり、例えば、
Ｎ／２個の立ち上がり検出回路と、立ち上がり検出回路
の出力信号を加算する加算回路とにより構成される。こ
のＮ逓倍合成回路１４６の出力信号Ｆｏｕｔは、基準信
号Ｆｒｅｆの周波数をＭ×Ｎ逓倍した信号となる。
【００２４】この回路は、電圧制御発振回路１４１、分
周回路１４２、ＰＨＣ３２、ＬＰＦ３３より構成される
ＰＬＬ回路部１４７の出力信号をエクスクルシブオア回
路群１４５を介してＮ逓倍合成回路に供給しているの
で、逓倍数の大きな逓倍信号を得る場合、ＰＬＬ回路１
４７における逓倍数を下げることができ、周波数ジッタ
を低くすることができる。
【００２５】図７は、本発明の第６の実施例を示す。こ
の実施例において、図６に示したＰＬＬ回路と同様に、
ＰＬＬ回路部１４７は、Ｎ段のディレイセルよりなる電
圧制御発振回路１４１、Ｍ分周回路１４２、ＰＨＣ３
２、ＬＰＦ３３より構成されている。電圧制御遅延回路
１７２は、電圧制御発振回路１４１を構成するディレイ
セルと同一のディレイセルをＮ段接続することで構成さ
れ、初段のディレイセルの入力端子に電圧制御発振回路
１４１の出力信号Ｆｓｉｇが供給され、制御電圧入力端
子にＬＰＦ３３の出力信号が供給される。電圧制御遅延
回路１７２は、出力信号Ｆｓｉｇの発振周期の１／２Ｎ
の遅延量ずつ出力信号Ｆｓｉｇを遅らせた信号を出力す
るＮ個の中間端子Ｆ（Ｎ＋１）ないしＦ２Ｎを有する。
Ｎ逓倍合成回路３８の２Ｎ個の入力端子は、電圧制御発
振回路１４１のＮ個の中間端子Ｆ１ないしＦＮと電圧制
御遅延回路１７２のＮ個の中間端子Ｆ（Ｎ＋１）ないし
Ｆ２Ｎに接続され、Ｎ逓倍合成回路３８の出力信号Ｆｏ
ｕｔは、基準信号Ｆｒｅｆの周波数のＭ×Ｎ倍の周波数
をもつ。
【００２６】この回路は、図６に示す回路と同様に、Ｐ
ＬＬ回路部１４７での逓倍数を下げることができるの
で、周波数ジッタを低くすることができる。以上、説明
した実施例において、Ｎ逓倍合成回路は、２個のノアゲ
ートよりなるフリップフロップを用いた立ち上がり検出
回路と加算回路を使用しているが、これに限られるもの
ではなく、例えば、図８に示すように２個のナンドゲー
トよりなるフリップフロップを用いた立ち下がり検出回
路と、この立ち下がり検出回路の出力端子が入力端子に
接続されたアンド回路とにより構成することも可能であ
る。また、立ち上がり検出回路、立ち下がり検出回路
は、フリップフロップに限られるものではないことは当
然である。
【００２７】
【発明の効果】以上、説明したように、本発明によれ
ば、電圧制御遅延回路を構成する各ディレイセルの遅延
信号の立ち上がりのみ、または立ち下がりのみを用いて
逓倍信号を合成するため、基準信号のデューティ、プロ
セスのばらつき、電源電圧、温度等に関わらず、デュー
ティが５０％の逓倍信号を得ることができ、周波数ジッ
タの小さい逓倍信号を得ることができる。
【００２８】また、Ｎ逓倍合成回路を位相同期ループ内
に入れることで、Ｎ逓倍信号に生じていたＮ逓倍合成回
路における遅延による位相のずれを補正することができ
る。さらに、電圧制御発振回路とＭ分周回路よりなるＰ
ＬＬ回路と、電圧制御発振回路の出力信号から逓倍信号
を生成するＮ逓倍合成回路とを使用してＭ×Ｎ倍の逓倍
信号を得ることにより、逓倍数が数１００倍であっても
電圧制御発振回路の周波数及び分周回路の分周比を下げ
ることが可能となり、周波数の安定性が向上する。ま
た、逓倍合成回路の逓倍数を上げることで、電圧制御発
振回路及び分周比を変えることなく、逓倍数を上げるこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第１の実施例のタイミングチャートを
示す図。
【図３】本発明の第２の実施例を示す図。
【図４】本発明の第３の実施例を示す図。
【図５】本発明の第４の実施例を示す図。
【図６】本発明の第５の実施例を示す図。
【図７】本発明の第６の実施例を示す図。
【図８】本発明の立ち下がり検出回路を示す図。
【図９】従来の周波数逓倍回路を示す図。
【符号の説明】
３１…電圧制御遅延回路、 ３２…位相比較回路、 ３３…ローパスフィルタ、 ３４−１、３４−２、３４−Ｎ…立ち上がり検出回路、 ３７…加算回路、 ３８…Ｎ逓倍合成回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/00 H03L 7/081 H03K 3/354

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力端子に基準信号が供給され、出力端
    子に遅延信号を出力し、前記基準信号の周期を２Ｎ分の
    １の時間ずつ遅延させた信号を出力する２Ｎ個の中間端
    子を有する電圧制御遅延回路と、 第１の入力端子に前記電圧制御遅延回路から出力される
    遅延信号が供給され、第２の入力端子に前記基準信号が
    供給され、両信号の位相差に応じた誤差信号を出力する
    位相比較器と、 入力端子に前記位相比較器から出力される誤差信号が供
    給され、出力端子が前記電圧制御遅延回路の制御電圧入
    力端子に接続された低域通過フィルタと、 ２Ｎ個の入力端子に２Ｎ個の前記電圧制御遅延回路の中
    間端子が接続され、入力信号の立ち上がりのみまたは立
    ち下がりのみを用いて前記基準信号のＮ逓倍信号を生成
    するＮ逓倍合成回路とを具備することを特徴とする周波
    数逓倍回路。
  2. 【請求項２】 入力端子に基準信号が供給され、出力端
    子に遅延信号を出力し、前記基準信号の周期をＮ分の１
    の時間ずつ遅延させた信号を出力するＮ個の中間端子を
    有する電圧制御遅延回路と、 第１の入力端子に前記電圧制御遅延回路から出力される
    遅延信号の反転信号が供給され、第２の入力端子に前記
    基準信号が供給され、両信号の位相差に応じた誤差信号
    を出力する位相比較器と、 入力端子に前記位相比較器から出力される誤差信号が供
    給され、出力端子が前記電圧制御遅延回路の制御電圧入
    力端子に接続された低域通過フィルタと、 ２Ｎ個の入力端子の内のＮ個の入力端子はＮ個の前記電
    圧制御遅延回路の中間端子に接続され、残りのＮ個の入
    力端子にはＮ個の前記中間端子から出力される信号の反
    転信号が供給され、入力信号の立ち上がりのみまたは立
    ち下がりのみを用いて前記基準信号のＮ逓倍信号を生成
    するＮ逓倍合成回路とを具備することを特徴とする周波
    数逓倍回路。
  3. 【請求項３】 入力端子に基準信号が供給され、出力端
    子に遅延信号を出力し、前記基準信号の周期を２Ｎ分の
    １の時間ずつ遅延させた信号を出力する２Ｎ個の中間端
    子を有する電圧制御遅延回路と、 ２Ｎ個の入力端子に２Ｎ個の前記電圧制御遅延回路の中
    間端子が接続され、入力信号の立ち上がりのみまたは立
    ち下がりのみを用いて前記基準信号のＮ逓倍信号を生成
    するＮ逓倍合成回路と、 入力端子に前記Ｎ逓倍合成回路から出力されるＮ逓倍信
    号が供給されるＮ分周回路と、 第１の入力端子に前記Ｎ分周回路の出力信号が供給さ
    れ、第２の入力端子に前記基準信号が供給され、両信号
    の位相差に応じた誤差信号を出力する位相比較器と、 入力端子に前記誤差信号が供給され、出力端子が前記電
    圧制御遅延回路の制御電圧入力端子に接続された低域通
    過フィルタとを具備することを特徴とする周波数逓倍回
    路。
  4. 【請求項４】 入力端子に基準信号が供給され、出力端
    子に遅延信号を出力し、前記基準信号の周期を２Ｎ分の
    １の時間ずつ遅延させた信号を出力する２Ｎ個の中間端
    子を有する電圧制御遅延回路と、 ２Ｎ個の入力端子に２Ｎ個の前記電圧制御遅延回路の中
    間端子が接続され、入力信号の立ち上がりのみまたは立
    ち下がりのみを用いて前記基準信号のＮ逓倍信号を生成
    するＮ逓倍合成回路と、 データ入力端子に前記電圧制御遅延回路から出力される
    遅延信号が供給され、クロック入力端子に前記Ｎ逓倍合
    成回路から出力されるＮ逓倍信号が供給され、Ｎ逓倍信
    号に応じて遅延信号を出力する同期回路と、 第１の入力端子が前記同期回路の出力端子に接続され、
    第２の入力端子に前記基準信号が供給され、両信号の位
    相差に応じた誤差信号を出力する位相比較器と、 入力端子に前記位相比較器から出力される誤差信号が供
    給され、出力端子が前記電圧制御遅延回路の制御電圧入
    力端子に接続された低域通過フィルタとを具備すること
    を特徴とする周波数逓倍回路。
  5. 【請求項５】 入力端子と出力端子とが接続され、出力
    端子に発振信号を出力し、前記発振信号の周期の２Ｎ分
    の１の時間ずつ前記発振信号を遅延させた信号を出力す
    るＮ個の中間端子を有する電圧制御発振回路と、 入力端子に前記電圧制御発振回路の出力端子が接続さ
    れ、前記出力信号を分周した分周信号を出力する分周回
    路と、 第１の入力端子に前記分周回路から出力される分周信号
    が供給され、第２の入力端子に前記基準信号が供給さ
    れ、両信号の位相差に応じた誤差信号を出力する位相比
    較器と、 入力端子に前記位相比較器から出力される誤差信号が供
    給され、出力端子が前記電圧制御発振回路の制御電圧入
    力端子に接続された低域通過フィルタと、 第１の入力端子がそれぞれ前記電圧制御発振回路の出力
    端子に接続され、第２の入力端子がそれぞれ前記電圧制
    御発振回路のＮ個の中間端子に接続されたＮ個のエクス
    クルシブオア回路と、 Ｎ個の入力端子に前記Ｎ個のエクスクルシブオア回路の
    出力端子が接続され、入力信号の立ち上がりのみまたは
    立ち下がりのみを用いて前記電圧制御発振回路の発振信
    号のＮ逓倍信号を生成するＮ逓倍合成回路とを具備する
    ことを特徴とする周波数逓倍回路。
  6. 【請求項６】 入力端子と出力端子とが接続され、出力
    端子に発振信号を出力し、前記発振信号の周期の２Ｎ分
    の１の時間ずつ前記発振信号を遅延させた信号を出力す
    るＮ個の中間端子を有する電圧制御発振回路と、 入力端子に前記電圧制御発振回路の出力端子が接続さ
    れ、前記発振信号の周期の２Ｎ分の１の時間ずつ、前記
    発振信号を遅延させた信号を出力するＮ個の中間端子を
    有する電圧制御遅延回路と、 入力端子に前記電圧制御発振回路の出力端子が接続さ
    れ、前記出力信号を分周した分周信号を出力する分周回
    路と、 第１の入力端子に前記分周回路から出力される分周信号
    が供給され、第２の入力端子に前記基準信号が供給さ
    れ、両信号の位相差に応じた誤差信号を出力する位相比
    較器と、 入力端子に前記位相比較器から出力される誤差信号が供
    給され、出力端子が前記電圧制御発振回路の制御電圧入
    力端子と前記電圧制御遅延回路の制御電圧入力端子に接
    続された低域通過フィルタと、 ２Ｎ個の入力端子にＮ個の前記電圧制御発振回路の中間
    端子とＮ個の前記電圧制御遅延回路の中間端子が接続さ
    れ、入力信号の立ち上がりのみまたは立ち下がりのみを
    用いて前記電圧制御発振回路の発振信号のＮ逓倍信号を
    生成するＮ逓倍合成回路とを具備することを特徴とする
    周波数逓倍回路。
  7. 【請求項７】 前記Ｎ逓倍合成回路は、 入力端子が前記Ｎ逓倍合成回路の入力端子に接続された
    Ｎ個のフリップフロップ回路と、 Ｎ個の入力端子が前記Ｎ個のフリップフロップ回路の出
    力端子に接続され、出力端子にＮ逓倍信号を出力する加
    算回路とを具備することを特徴とする請求項１、２、
    ３、４または６記載の周波数逓倍回路。
  8. 【請求項８】 前記Ｎ逓倍合成回路は、 入力端子が前記Ｎ逓倍合成回路の入力端子に接続された
    Ｎ／２個のフリップフロップ回路と、 Ｎ／２個の入力端子が前記Ｎ／２個のフリップフロップ
    回路の出力端子に接続され、出力端子にＮ逓倍信号を出
    力する加算回路とを具備することを特徴とする請求項５
    記載の周波数逓倍回路。
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