KR100613059B1 - 지연 동기 루프 - Google Patents

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Abstract

증가된 주파수를 갖는 클럭과, 입력 버퍼로부터의 버퍼링된 클럭 중 수신되는 어느 하나를 지연시키고, 지연된 클럭을 출력하는 가변 딜레이 라인; 버퍼링된 클럭을 수신할 때, 버퍼링된 클럭의 주파수를 증가시켜, 증가된 주파수를 갖는 클럭을 가변 딜레이 라인에 출력하는 주파수 체배기; 분주된 클럭과 지연된 클럭 중 수신되는 어느 하나를 버퍼링하여, 내부 클럭을 출력하는 출력 버퍼; 지연된 클럭을 수신할 때, 지연된 클럭의 주파수를 분주하여, 분주된 클럭을 출력 버퍼에 출력하는 분주기; 제어 신호에 응답하여, 버퍼링된 클럭을 주파수 체배기와 가변 딜레이 라인 중 어느 하나에 출력하고, 지연된 클럭을 분주기와 출력 버퍼 중 어느 하나에 출력하는 선택 회로; 지연된 클럭을 설정 시간 동안 지연시키는 트리밍 로직부; 트리밍 로직부의 출력 클럭을 지연시켜, 피드백 클럭을 출력하는 리플리카; 증가된 주파수를 갖는 클럭과 버퍼링된 외부 클럭 중 수신되는 어느 하나와, 피드백 클럭의 위상차를 검출하기 위한 위상 검출기; 및 위상 검출기의 출력에 따라 가변 딜레이 라인의 지연량을 결정하기 위한 콘트롤 회로를 포함지연 동기 루프가 개시된다.
지연 동기 루프, 주파수 체배기, 주파수 분주기

Description

지연 동기 루프{Delay locked loop}
도 1 은 종래 기술에 따른 지연 동기 루프의 블록도이다.
도 2 는 본 발명에 따른 지연 동기 루프의 블록도이다.
도 3 은 도 2의 트리밍 로직부의 상세 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
201: 입력 버퍼 204: 주파수 체배기
205: 가변 딜레이 라인 206: 위상 검출기
207: 콘트롤 회로 208: 리플리카
209: 트리밍 로직부 212: 분주기
본 발명은 지연 동기 루프(Delay Locked Loop; DLL)에 관한 것으로, 특히 DDR SDRAM의 읽기 동작시 클럭과 출력 데이터의 스큐를 제거하기 위한 지연 동기 루프에 관한 것이다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용 되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
DLL이 갖춰야 하는 중요한 요소로는 작은 면적과 작은 지터 그리고 빠른 록킹 시간(locking time)등이 있다. 이는 저 전압화 되어가고, 고속 동작화 되어가는 향후의 반도체 기억장치에서도 여전히 요구되는 성능이다. 그러나, 종래기술들은 이들 가운데 일부 요소만을 충족시키거나, 저전압 고속동작에 제한이 되는 단점들을 갖고 있다.
한편, DLL은 기존의 위상고정루프(PLL: Phase Locked Loop)에 비하여 잡음(noise)의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 레지스터 제어형 DLL(register controlled DLL)이 가장 널리 사용되는 바, 이를 예로 들어 종래기술의 문제점을 구체적으로 살피도록 한다.
도 1 은 종래 기술에 따른 레지스터 제어형 지연 동기 루프의 블록도이다.
입력 버퍼(101)는 외부 클럭(CLK, /CLK)을 버퍼링 한다. 가변 딜레이 라인(102)은 버퍼링된 외부 클럭(CLK, /CLK)을 지연시킨다. 리플리카(105)는 tAC(Acess Time)경로와 동일한 지연 시간을 갖도록 모델링한 것이다. 위상 검출기(103)는 입력 버퍼(101)로부터의 기준 클럭(ref_clk)과 리플리카(105)를 경유한 피드벡 클럭(fb_clk)의 위상차를 감지한다. 콘트롤 회로(104)는 위상 검출기(103)의 출력에 따라 가변 딜레이 라인(102)의 지연량을 결정한다. 출력 버퍼(106)는 가변 딜레이 라인(102)의 출력을 버퍼링하여 내부 클럭(iCLK)을 생성한다.
상술한 구조에서 DLL의 동작 범위는 가변 딜레이 라인(102)의 지연 시간과 리플리카(105)의 지연 시간에 의해 결정된다. 일반적으로 DLL의 동작 범위는 DDR SDRAM의 스펙으로 규정되는데 최대 주기가 15ns 정도이다. 따라서 웨이퍼 테스트시 30ns 이상의 클럭 주기를 가지는 테스트 장비에서 DLL을 정상적으로 동작시킬 수 없게 되어 웨이퍼 레벨에서 DLL과 관련된 로직 검증이나 불량 분석은 불가능하게 된다. 또한 웨이퍼 레벨에서 DLL이 동작하지 못하므로 tAC 값의 조정도 불가능하게 됨으로 패키지 레벨에서 수율 저하를 초래할 수 있다.
따라서 본 발명은 칩 내부에서 주파수 체배기(frequency doubler)를 사용하여 외부 클럭의 주기를 반으로 줄여서 DLL 내부 회로에 인가하고 DLL 출력 클럭은 출력 버퍼 앞단에서 주파수 분주기(frequency divider)를 사용하여 다시 원래의 주파수로 환원함으로써 웨이퍼 레벨에서 저주파 동작이 가능한 지연 동기 루프를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 지연 동기 루프는, 증가된 주파수를 갖는 클럭과, 입력 버퍼로부터의 버퍼링된 클럭 중 수신되는 어느 하나를 지연시키고, 지연된 클럭을 출력하는 가변 딜레이 라인; 버퍼링된 클럭을 수신할 때, 버퍼링된 클럭의 주파수를 증가시켜, 증가된 주파수를 갖는 클럭을 가변 딜레이 라인에 출력하는 주파수 체배기; 분주된 클럭과 지연된 클럭 중 수신되는 어느 하나를 버퍼링하여, 내부 클럭을 출력하는 출력 버퍼; 지연된 클럭을 수신할 때, 지연된 클럭의 주파수를 분주하여, 버퍼링된 클럭의 주파수와 동일한 주파수를 갖는 분주된 클럭을 출력 버퍼에 출력하는 분주기; 제어 신호에 응답하여, 버퍼링된 클럭을 주파수 체배기와 가변 딜레이 라인 중 어느 하나에 출력하고, 지연된 클럭을 분주기와 출력 버퍼 중 어느 하나에 출력하는 선택 회로; 웨이퍼 레벨에서 내부 클럭이 tAC(Access Time) 경로를 경유하는데 걸리는 시간의 예측 값이 조절되도록, 지연된 클럭을 설정 시간 동안 지연시키는 트리밍 로직부; 트리밍 로직부의 출력 클럭을 지연시켜, 피드백 클럭을 출력하는 리플리카; 증가된 주파수를 갖는 클럭과 버퍼링된 외부 클럭 중 수신되는 어느 하나와, 피드백 클럭의 위상차를 검출하기 위한 위상 검출기; 및 위상 검출기의 출력에 따라 가변 딜레이 라인의 지연량을 결정하기 위한 콘트롤 회로를 포함한다.
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이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 지연 동기 루프의 블록도이다.
입력 버퍼(201)는 외부 클럭(CLK, /CLK)을 버퍼링 한다. 테스트 모드에서는 테스트 모드 신호(TM_DLL)가 하이 상태이므로 전달 게이트(202)가 턴온되고, 테스트 모드가 아닌 경우에는 테스트 모드 신호(TM_DLL)가 로우 상태를 유지하므로 전달 게이트(203)가 턴온된다.
전달 게이트(202)를 경유한 신호는 주파수 체배기(204)에서 예를 들어 2배의 주파수로 체배된다. 주파수 체배기(204)의 출력 또는 전달 게이트(203)를 경유한 신호는 가변 딜레이 라인(205)에 전달된다. 가변 딜레이 라인(205)은 버퍼링된 외부 클럭(CLK, /CLK) 또는 버퍼링된 다음 주파수 체배된 외부 클럭을 지연시킨다. 가변 딜레이 라인(205)의 출력은 트리밍 로직부(209)를 경유하여 리플리카(208))에 입력된다. 트리밍 로직부(209)는 가변 딜레이 라인(205)의 출력을 설정된 양 만큼 지연키시게 된다. 리플리카(208)는 tAC(Acess Time)경로와 동일한 지연 시간을 갖도록 모델링한 것이다. 위상 검출기(206)는 주파수 체배기(204) 또는 입력 버퍼(201)로부터의 기준 클럭(ref_clk)과 리플리카(208)를 경유한 피드벡 클럭(fb_clk)의 위상차를 감지한다. 콘트롤 회로(207)는 위상 검출기(206)의 출력에 따라 가변 딜레이 라인(205)의 지연량을 결정한다.
테스트 모드 신호(TM_DLL)가 하이 상태이면 전달 게이트(210)가 열리게 되므로 가변 딜레이 라인(205)의 출력은 주파수 분주기(212)에서 예를 들어 1/2로 분주된다. 테스트 모드 신호(TM_DLL)가 로우 상태이면 전달 게이트(211)가 열려 가변 딜레이 라인(205)의 출력이 그대로 출력 버퍼(213)에 전달된다. 출력 버퍼(213)는 가변 딜레이 라인(205)의 출력 또는 주파수 분주기(212)의 출력을 드라이브하여 내부 클럭(iCLK)을 생성한다. 상술한 것과 같이, 전달 게이트들(202, 203)은 테스트 모드 신호(TM_DLL)에 응답하여, 주파수 체배기(204)에 의해 증가된 주파수를 갖는 클럭과, 버퍼링된 외부 클럭(CLK, /CLK) 중 하나를 선택하여, 그 선택된 클럭을 가변 딜레이 라인(205)에 전달하는 선택 회로로서 동작한다. 이와 유사하게, 전달 게이트들(210, 211)은 테스트 모드 신호(TM_DLL)에 응답하여, 가변 딜레이 라인(205)에 의해 지연된 클럭을 분주기(212)와 출력 버퍼(213) 중 어느 하나에 선택적으로 전달하는 선택회로로서 동작한다.
본 발명에 의하면 저주파에서도 지연 동기 루프의 락킹(Locking)을 보장하기 위해 입력 클럭의 주파수가 주파수 체배기(204)에 의해 예를 들어 2배로 증가된다. 주파수가 증가된 입력 클럭의 주파수는 분주기(212)에 의해 원래의 클럭 주파수로 복원된다. 주파수 체배 및 분주는 테스트 모드 신호(TM_DLL)가 하이 레벨인 경우 즉, 웨이퍼 테스트에서만 이루어지므로 실제 응용에서는 전혀 영향을 주기 않게 된다.
도 3 은 도 2의 트리밍 로직부의 상세 회로도이다.
트리밍 로직부(209)는 유니트 지연셀 어레이(301), 디코더(302) 및 로직 회로(303)를 포함한다. 유니트 지연셀 어레이(301)는 다수의 유니트 지연셀(UDC0 내지 UDC8)을 포함한다. 디코더(302)는 예를 들어 3개의 입력 신호에 따라 8개의 디코드 신호를 출력한다. 로직 회로(303)는 다수의 유니트 로직 회로(303a 내지 303c)를 포함한다.
유니트 로직 회로(303a 내지 303c) 각각은 동일한 구성을 가지므로 유니트 로직 회로(303a)의 구성 및 동작을 중심으로 설명하기로 한다.
전원(Vcc)과 노드(N0) 간에 퓨즈(F0)가 연결된다. 노드(N0)와 접지 간에 캐패시터(c0)가 연결된다. 노드(N0)와 출력 단자(S0)간에 인버터(I0)가 연결된다. 노드(N0)와 접지 간에 출력 단자(S0)의 전위에 따라 동작되는 NMOS트랜지스터(Q0)가 연결된다. 퓨즈(F0)가 컷팅되면 출력 단자(S0)는 하이 상태가 된다. 출력 단자(S0)가 하이 상태이면 트랜지스터(Q0)가 턴온되어 노드(N0)는 로우 상태로 된다. 그러므로 노드(N0)가 로우 상태이면 출력 단자(S0)는 하이 상태로 래치된다. 퓨즈(F0)가 연결 상태이면 캐패시터(c0)에 전하가 충전되면서 노드(N0)는 하이 상태가 되므로 인버터(I0)의 출력인 출력 단자(S0)는 로우 상태가 된다.
유니트 로직 회로(303a 내지 303c) 각각의 퓨즈(F0, F1, F2)가 컷팅된 상태이면 하이 레벨의 신호를 출력하는 반면 퓨즈가 연결된 상태이면 로우 레벨의 신호를 출력한다.
디코더(302)는 로직 회로(303)에서 생성된 3개의 출력(S0 내지 S2)를 디코딩하여 8개의 디코드 신호(D0 내지 D7)를 출력한다.
지연셀 어레이(301)의 유니트 지연셀(UDC0 내지 UDC8) 각각은 동일한 구성을 갖는다. 유니트 지연셀(UDC0 내지 UDC8)은 입력 단자(IN)와 출력 단자(OUT)간에 종속 접속되어 있다. 즉, 유니트 지연셀(UDC1)의 출력은 유니트 지연셀(UDC2)의 입력이 되고, 유니트 지연셀(UDC2)의 출력은 유니트 지연셀(UDC3)의 입력이 된다. 유니트 지연셀(UDC3)의 출력은 유니트 지연셀(UDC4)의 입력이 되고, 유니트 지연셀(UDC4)의 출력은 유니트 지연셀(UDC0)의 입력이 된다. 유니트 지연셀(UDC0)의 출력은 유니트 지연셀(UDC5)의 입력이 되고, 유니트 지연셀(UDC5)의 출력은 유니트 지연셀(UDC6)의 입력이 된다. 유니트 지연셀(UDC6)의 출력은 유니트 지연셀(UDC7)의 입력이 되고, 유니트 지연셀(UDC7)의 출력이 유니트 지연셀(UDC8)에 입력된다. 유니트 지연셀(UDC8)의 출력이 지연셀 어레이(301)의 최종 출력이된다.
유니트 지연셀(UDC0)은 3개의 NAND 게이트로 구성된다. NAND 게이트(ND1)의 한 입력 단자는 입력 단자(IN)에 연결되는 반면 나머지 입력 단자는 디코더(302)의 출력(D0)단자에 연결된다. NAND 게이트(ND2)의 한 입력 단자는 전단의 유니트 지연 셀(UDC4)의 출력 단자에 연결되는 반면 나머지 입력 단자는 NAND 게이트(ND1)의 출력 단자에 연결된다. NAND 게이트(ND2)의 출력은 NAND 게이트(ND3)의 한 입력 단자에 입력된다. NAND 게이트(ND3)의 다른 입력 단자는 Vcc에 연결되고, 출력 단자는 후단의 유니트 지연셀(UDC5)에 연결된다.
유니트 지연셀(UDC0 내지 UDC8) 각각은 디코더(302)의 디코드 신호(D0 내지 D7)에 따라 입력 단자(IN)를 통해 입력되는 신호(가변 딜레이 라인의 출력)를 지연시키며 지연량은 동일하다.
상술한 구조를 갖는 트리밍 로직부의 동작을 상세히 설명하기로 한다.
유니트 로직 회로(303a 내지 303c)의 퓨즈(F0 내지 F2)컷팅 여부에 따라 출력단자(S0 내지 S2)의 레벨이 결정된다. 유니트 로직 회로(303a 내지 303c)의 3개의 출력이 디코더(302)에 입력된다. 디코더(302)는 유니트 로직 회로(303a 내지 303c)의 출력에 따라 8개의 디코드 신호(D0 내지 D7)를 출력한다. 만일 로직 회로(303)의 유니트 로직 회로가 N개라면 디코더(302)의 출력은 2N 가 된다.
유니트 로직 회로(303a 내지 303c)의 퓨즈(F0 내지 F2)를 끊지 않은 초기 상태의 경우 디코더(302)의 출력(D0)은 하이 레벨이 되고 나머지 출력(D1 내지 D7)은 로우 레벨이 된다. 입력 단자(IN)로 입력되는 가변 딜레이 라인(205)의 출력은 유니트 지연셀(UDC0)의 낸드 게이트(ND1)에 입력된다. 따라서, 가변 딜레이 라인(205)의 출력은 유니트 지연셀(UDC0, D5 내지 D8)을 차례로 거치면서 각 유니트 지연셀에서 NAND 게이트( ND2 및 ND3)의 지연시간 만큼 지연된다. 즉, 유니트 로직 회로(303a 내지 303c)의 퓨즈(F0 내지 F2)를 끊지 않은 초기 상태의 경우 가변 딜레이 라인(205)의 출력은 유니트 지연 셀 어레이(301)의 전체 지연시간의 절반에 해당하는 지연시간 만큼 지연된다. 그러므로 tAC 값의 조정을 자유로이 할 수 있다. 좀 더 상세하게는, 웨이퍼 레벨에서 tAC 값(즉, 내부 클럭(iCLK)이 tAC 경로를 경유하는데 걸리는 시간의 예측 값)이 최적으로 조절될 수 있다.
상술한 본 발명에 따른 지연 동기 루프는 저주파 테스트 장비를 사용하는 웨 이퍼 테스트 장비에서도 정상적으로 동작하므로 DDR SDRAM의 읽기 동작과 관련된 다양한 항목의 테스트를 패키지를 하지 않은 상태에서 미리 검증할 수 있다. 그러므로 테스트 시간과 비용을 줄 일수 있을 뿐 아니라 칩의 불량 분석시 편이를 제공한다. 또한, 웨이퍼 레벨에서 AC 파라미터 측정이 가능함으로 퓨즈를 사용하여 tAC 나 tDQSCK 등 다양한 AC 파라미터 튜닝이 가능하여 패기키 수율을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 증가된 주파수를 갖는 클럭과, 입력 버퍼로부터의 버퍼링된 클럭 중 수신되는 어느 하나를 지연시키고, 지연된 클럭을 출력하는 가변 딜레이 라인;
    상기 버퍼링된 클럭을 수신할 때, 상기 버퍼링된 클럭의 주파수를 증가시켜, 상기 증가된 주파수를 갖는 클럭을 상기 가변 딜레이 라인에 출력하는 주파수 체배기;
    분주된 클럭과 상기 지연된 클럭 중 수신되는 어느 하나를 버퍼링하여, 내부 클럭을 출력하는 출력 버퍼;
    상기 지연된 클럭을 수신할 때, 상기 지연된 클럭의 주파수를 분주하여, 상기 버퍼링된 클럭의 주파수와 동일한 주파수를 갖는 상기 분주된 클럭을 상기 출력 버퍼에 출력하는 분주기;
    제어 신호에 응답하여, 상기 버퍼링된 클럭을 상기 주파수 체배기와 상기 가변 딜레이 라인 중 어느 하나에 출력하고, 상기 지연된 클럭을 상기 분주기와 상기 출력 버퍼 중 어느 하나에 출력하는 선택 회로;
    웨이퍼 레벨에서 상기 내부 클럭이 tAC(Access Time) 경로를 경유하는데 걸리는 시간의 예측 값이 조절되도록, 상기 지연된 클럭을 설정 시간 동안 지연시키는 트리밍 로직부;
    상기 트리밍 로직부의 출력 클럭을 지연시켜, 피드백 클럭을 출력하는 리플리카;
    상기 증가된 주파수를 갖는 클럭과 버퍼링된 외부 클럭 중 수신되는 어느 하나와, 상기 피드백 클럭의 위상차를 검출하기 위한 위상 검출기; 및
    상기 위상 검출기의 출력에 따라 상기 가변 딜레이 라인의 지연량을 결정하기 위한 콘트롤 회로를 포함하는 지연 동기 루프.
  2. 제 1 항에 있어서,
    상기 리플리카는 상기 tAC 경로를 모델링한 구조를 갖는 지연 동기 루프.
  3. 삭제
  4. 제 1 항에 있어서, 상기 트리밍 로직부는,
    다수의 논리 신호를 생성하는 로직 회로;
    상기 로직 회로의 출력을 디코드하기 위한 디코더; 및
    상기 디코더의 출력에 따라 상기 지연된 클럭을 지연시키기 위한 유니트 지연 셀 어레이를 포함하는 지연 동기 루프.
  5. 제 4 항에 있어서,
    상기 로직 회로는 다수의 유니트 로직 회로로 이루어지며,
    상기 다수의 유니트 로직 회로 각각은,
    전원과 노드간에 연결된 퓨즈;
    상기 노드와 접지 간에 연결된 캐패시터;
    상기 노드와 출력 단자간에 연결된 인버터; 및
    상기 노드와 접지 간에 연결되며 상기 출력 단자의 전위에 따라 동작되는 트랜지스터를 포함하는 지연 동기 루프.
  6. 제 4 항에 있어서,
    상기 유니트 지연 셀 어레이는 상기 가변 딜레이 라인과 상기 리플리카 간에 종속 접속되는 다수의 유니트 지연셀로 이루어진 지연 동기 루프.
  7. 제 6 항에 있어서, 상기 다수의 유니트 지연셀 각각은,
    상기 지연된 클럭과 상기 디코더의 출력을 입력받는 제 1 NAND 게이트;
    전단의 유니트 지연셀의 출력과 상기 제 1 NAND 게이트의 출력을 입력받는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트 출력과 전원을 입력으로 하며 그 출력을 후단의 유니트 지연셀에 제공하기 위한 제 3 NAND 게이트를 포함하는 지연 동기 루프.
  8. 제 1 항에 있어서, 상기 선택 회로는,
    상기 입력 버퍼와 상기 주파수 체배기 간에 접속되어, 상기 제어 신호에 응답하여 턴 온 또는 오프되는 제 1 스위치 소자;
    상기 입력 버퍼와 상기 가변 딜레이 라인 간에 접속되어, 상기 제어 신호에 응답하여 턴 온 또는 오프되는 제 2 스위치 소자;
    상기 가변 딜레이 라인과 상기 주파수 분주기 간에 접속되어, 상기 제어 신호에 응답하여 턴 온 또는 오프되는 제 3 스위치 소자; 및
    상기 가변 딜레이 라인과 상기 출력 버퍼 간에 접속되어, 상기 제어 신호에 응답하여 턴 온 또는 오프되는 제 4 스위치 소자를 포함하고,
    상기 제 1 및 제 3 스위치 소자가 턴 온될 때, 상기 제 2 및 제 4 스위치 소자가 턴 오프되는 지연 동기 루프.
  9. 제 8 항에 있어서,
    상기 제 1 내지 제 4 스위치 소자 각각은 전달 게이트인 지연 동기 루프.
  10. 클럭을 버퍼링하고, 그 버퍼링된 클럭을 출력하는 입력 버퍼;
    증가된 주파수를 갖는 클럭과 상기 버퍼링된 클럭 중 수신되는 어느 하나를 지연시키고, 지연된 클럭을 출력하는 가변 딜레이 라인;
    상기 버퍼링된 클럭을 수신할 때, 상기 버퍼링된 클럭의 주파수를 증가시켜, 상기 증가된 주파수를 갖는 클럭을 상기 가변 딜레이 라인에 출력하는 주파수 체배기;
    분주된 클럭과 상기 지연된 클럭 중 수신되는 어느 하나를 버퍼링하여, 내부 클럭을 출력하는 출력 버퍼;
    상기 지연된 클럭을 수신할 때, 상기 지연된 클럭의 주파수를 분주하여, 상기 버퍼링된 클럭의 주파수와 동일한 주파수를 갖는 상기 분주된 클럭을 상기 출력 버퍼에 출력하는 분주기;
    제어 신호에 응답하여, 상기 버퍼링된 클럭을 상기 주파수 체배기에 스위칭하기 위한 제 1 스위치 소자;
    상기 제어 신호에 응답하여, 상기 버퍼링된 클럭을 상기 가변 딜레이 라인에 스위칭하며, 상기 제 1 스위치 소자와 반대로 동작하는 제 2 스위치 소자;
    상기 제어 신호에 응답하여, 상기 지연된 클럭을 상기 분주기에 스위칭하기 위한 제 3 스위치;
    상기 제어 신호에 응답하여, 상기 지연된 클럭을 상기 출력 버퍼에 스위칭하며, 상기 제 3 스위치와 반대로 동작하는 제 4 스위치;
    웨이퍼 레벨에서 상기 내부 클럭이 tAC 경로를 경유하는데 걸리는 시간의 예측 값이 조절되도록, 상기 지연된 클럭을 설정 시간 동안 지연시키는 트리밍 로직부;
    상기 트리밍 로직부의 출력 클럭을 지연시켜, 피드백 클럭을 출력하는 리플리카;
    상기 증가된 주파수를 갖는 클럭과 버퍼링된 외부 클럭 중 수신되는 어느 하나와, 상기 피드백 클럭의 위상차를 검출하기 위한 위상 검출기; 및
    상기 위상 검출기의 출력에 따라 상기 가변 딜레이 라인의 지연량을 결정하기 위한 콘트롤 회로를 포함하는 지연 동기 루프.
  11. 제 10 항에 있어서,
    상기 리플리카는 상기 tAC 경로를 모델링한 구조를 갖는 지연 동기 루프.
  12. 삭제
  13. 제 10 항에 있어서, 상기 트리밍 로직부는,
    다수의 논리 신호를 생성하는 로직 회로;
    상기 로직 회로의 출력을 디코드하기 위한 디코더; 및
    상기 디코더의 출력에 따라 상기 지연된 클럭을 지연시키기 위한 유니트 지연 셀 어레이를 포함하는 지연 동기 루프.
  14. 제 13 항에 있어서,
    상기 로직 회로는 다수의 유니트 로직 회로로 이루어지며,
    상기 다수의 유니트 로직 회로 각각은,
    전원과 노드간에 연결된 퓨즈;
    상기 노드와 접지 간에 연결된 캐패시터;
    상기 노드와 출력 단자간에 연결된 인버터; 및
    상기 노드와 접지 간에 연결되며 상기 출력 단자의 전위에 따라 동작되는 트랜지스터를 포함하는 지연 동기 루프.
  15. 제 13 항에 있어서,
    상기 유니트 지연 셀 어레이는 상기 가변 딜레이 라인과 상기 리플리카 간에 종속 접속되는 다수의 유니트 지연셀로 이루어진 지연 동기 루프.
  16. 제 15 항에 있어서, 상기 다수의 유니트 지연셀 각각은,
    상기 가변 딜레이 라인의 출력과 상기 디코더의 출력을 입력받는 제 1 NAND 게이트;
    전단의 유니트 지연셀의 출력과 상기 제 1 NAND 게이트의 출력을 입력받는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트 출력과 전원을 입력으로 하며 그 출력을 후단의 유니트 지연셀에 제공하기 위한 제 3 NAND 게이트를 포함하는 지연 동기 루프.
  17. 제 10 항에 있어서,
    상기 제 1 내지 제 4 스위치 각각은 전달 게이트로 구성된 지연 동기 루프.
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