JP2630343B2 - 周波数可変クロック発生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は周波数可変クロック発生
装置、特に、多数の異なる規格のビデオ・フォーマット
のいずれかの直列ビデオ信号に関し使用する周波数可変
クロック信号を発生する周波数可変クロック発生装置に
関する。

【０００２】

【従来の技術】並−直列変換又は直−並列変換集積回路
を１個だけ使用して、数種のビデオ規格のうちの１つに
従ってフォーマット化されたビデオ信号を処理すること
ができると都合がよい。しかし、最も一般に使用されて
いる複数のビデオ規格の直列データ・フォーマットのデ
ータ速度は異なっている。各規格のクロック周波数は、
Ｄ１コンポーネント・デジタル・ビデオ（ＣＣＩＲ ６
０１／ＳＭＴＥ ＲＰ１２５）規格では２７０．０００
ＭＨｚ、Ｄ２ ＮＴＳＣコンポジット・デジタル・ビデ
オ信号では１４３．１８２ＭＨｚ、Ｄ２ ＰＡＬコンポ
ジット・デジタル・ビデオ規格では１７７．３４５ＭＨ
ｚ、新しく提案された規格では３６０．０００ＭＨｚに
規定されている。

【０００３】

【発明が解決しようとする課題】現存の３つの規格のデ
ジタル・ビデオ信号を処理する周波数可変クロック信号
発生器を形成する従来の方法では、現存する規格の最大
範囲１４３〜２７０ＭＨｚにわたり動作する電圧制御発
振器（以下ＶＣＯという）を使用している。この様な広
い周波数範囲の動作を実現するには、ＲＣ形発振器を使
用する必要がある。しかし、ＲＣ型発振器は、ＶＨＦの
範囲での実現が困難であり、Ｑ＝１と低いために、ジッ
タが多く生じる。

【０００４】ジッタを減少させるためには、Ｑが１０〜
２０又はそれ以上であるＬＣ形発振器を使用することが
望ましい。しかし、ＬＣ形発振器では、この利用分野で
要求される広い範囲の周波数調節を行えない。そこで、
３又は４個の別個の発振器を必要に応じて切り替えて使
用する。あるいは、１個の発振回路を、３又は４個の異
なるＬＣ共振器間で切り替えてもよい。しかし、これら
の方法は、部品コスト、回路面積及び配置の点で問題が
ある。幾つかの点で、発振器の性能を劣化させることな
く、切り替え機能を実現することは極めて難しい。

【０００５】したがって、本発明の目的は、Ｄ１コンポ
ーネント・デジタル・ビデオ信号と、ＮＴＳＣ及びＰＡ
Ｌ Ｄ２コンポジット・デジタル・ビデオ信号と、３６
０ＭＨｚのクロック信号を使用する新案規格のビデオ・
フォーマットとに対する使用に適した周波数可変クロッ
ク発生装置の提供にある。

【０００６】本発明の他の目的は、どのビデオ規格が使
用されているかを自動的に判別し、それに応じて適当な
クロック信号を発生する周波数可変クロック発生装置の
提供にある。

【０００７】

【課題を解決するための手段及び作用】本発明の可変周
波数クロック発生装置では、Ｑが高く、調節帯域が狭い
電圧制御基準発振器の出力周波数を、選択的に使用する
４個の定数で分周し、４つのデジタル・ビデオ規格、即
ち２７０ＭＨｚのＤ１コンポーネント、１４３ＭＨｚの
ＮＴＳＣ Ｄ２コンポジット、１７７ＭＨｚのＰＡＬ Ｄ
２コンポジット及び３６０ＭＨｚのクロック信号用の４
つの異なるクロック周波数を生成する。

【０００８】クロック発生装置は、複数のビデオ・フォ
ーマットのうちの１つに要求される周波数のクロック信
号を発生し、位相ロック・ループは、その周波数の到来
信号にロック（同期）しようとする。所定期間内にロッ
クできなければ、クロック発生器は、複数のビデオ・フ
ォーマットの他の１つに要求される周波数のクロック信
号を発生するように制御され、位相ロックが再び試みら
れる。この動作は、ロックが実行されるまで繰り返され
る。任意であるが、ロックが実行されると、ロックした
クロック周波数に関係するフォーマットと合致する妥当
性に関してビデオ信号がテストされる。

【０００９】

【実施例】Ｄ１コンポーネント・デジタル・ビデオ・フ
ォーマットと、ＮＴＳＣ及びＰＡＬ Ｄ２コンポジット
・デジタル・ビデオ・フォーマットと、３６０ＭＨｚの
クロック周波数を使用する新案ビデオ・フォーマットと
の間には、都合の良い関係がある。それは、これらのフ
ォーマットの各周波数の高調波を含む狭い周波数帯域が
存在することである。表１は、この関係を示す。

【００１０】

【表１】

【００１１】各高調波周波数は、これらの高調波の最高
及び最低周波数の中間周波数との差が中間周波数の０．
７５％以内であることに留意されたい。図１及び図２
は、本発明の周波数可変クロック発生装置を示すブロッ
ク図である。２１４４ＭＨｚで動作するＶＣＯ（周波数
可変信号源）２０’は、４つの所望の周波数のいずれか
を得るために、周波数を最大１％の３／４までずらし、
次に分周回路１８’により夫々の係数で分周される。Ｑ
が高い低ジッタＬＣ形発振器では、周波数可変機能の大
部分は、電圧制御発振器２０’ではなくデジタル分周器
１８’により行われるので、この範囲の周波数調節を容
易に行える。

【００１２】更に高品質の発振器では、ジッタが殆ど生
じず、本発明に基づく並−直列変換器及び直−並列変換
器を使用したビデオ装置は、累積するジッタ発生の問題
がなく、更に長くて複雑な連鎖状構造及び他の構造に形
成できる。

【００１３】ビデオ規格選択制御回路１５’は、周波数
制御及び係数選択信号を表１に示す適合した組で発生
し、ＶＣＯ２０’及び分周回路１８’を制御する。以下
に示す様に、位相ロック・ループは、ビデオ規格選択制
御回路１５’の一部として使用し、生成するクロック周
波数を到来外部クロックに位相同期させることができ
る。

【００１４】２.１４４ＧＨｚのＶＣＯは、従来のプラ
スチック・パッケージ、ワイヤ・ボンディング及びソケ
ットを使用して、外部共振器と共にＥＣＬ集積回路内に
組み入れることもできるが、容易ではなく、含んでいる
高周波数成分が起因した問題が生じる。２.１４４ＧＨ
ｚの半分の様な低周波数のこの種の発振器を組み入れる
ことは容易である。表２は、同一の４つのクロック周波
数が、１.０７２ＧＨｚで動作する信号源から得られる
ことを示している。

【００１５】

【表２】

【００１６】図２において、１．０Ｘ ＧＨｚのＶＣＯ
２０（周波数可変信号源）は、調節可能な発振出力周波
数信号を、３・４・６又は７．５で周波数を除算する分
周回路１８に供給する。再び、ビデオ規格選択制御回路
１５は、周波数制御及び係数選択信号を表２に示す適合
した組で発生し、ＶＣＯ２０及び分周回路１８を制御す
る。

【００１７】図３は、本発明を実現するために好適な３
・４・６又は７.５分周回路１８を示すブロック図であ
る。３・４・６又は７.５分周回路１８は、ＶＣＯクロ
ック及び２つの係数選択信号を受け取る。これら３つの
信号は、モデュロ１５の２段カウンタ１１に供給され
る。モデュロ１５（１５を法とする）の２段カウンタ１
１は、２又は３で分周する分周回路である高速プリスケ
ーラ（２又は３分周プリスケーラ）及び７で分周する低
速リプル・カウンタ（７分周カウンタ）を有する。７分
周カウンタは、“２／３”と記すライン上に帰還信号を
供給し、２又は３分周回路にそのモデュラス（法）を変
化させるときを知らせる。２段カウンタ１１を設ける利
点は、多くの電力を消費する高速デバイスは、プリスケ
ーラ内の２つのフリップ・フロップ回路のみにし、３・
４・５・６又は７.５分周回路１８内の残りの回路は、
消費電力の少ない低速デバイスで構成することである。

【００１８】表３、図３及び図４は、どのように２段カ
ウンタ１１が１５状態を生成するか、及び７.５分周出
力を生成するために、どのようにこれらの状態のうちの
４つを検出し、遅延させるかを示す。図４は、分周回路
の７.５分周部の動作を示すタイミング図である。波形
ＦＦＦ０及びＦＦＦ１は、高速２又は３分周回路の部分
である２つの高速フリップ・フロップ回路の状態を表
し、一方、波形ＳＦＦ０、ＳＦＦ１及びＳＦＦ２は、２
段カウンタ１１の７分周カウンタの部分である３つの低
速フリップ・フロップ回路の状態を表す。

【００１９】

【表３】

【００２０】表３において、検出される状態は常に、高
速プリスケーラが検出される状態に達する前に、低速７
分周リプル・カウンタが、安定するための１個の完全な
クロック・サイクルを有していた状態であることに留意
されたい。

【００２１】図３及び図４に示す様に、２段カウンタ１
１で生成される状態２、６、１０及び１４の発生は、２
・６検出器１２及び１０・１４検出器１３により検出さ
れる。２・６検出器１２の出力は節点Ａに現れ、フリッ
プ・フロップＦＦ１に入力される。図４のＡで示す信号
は、図３の節点Ａに現れる信号である。１０・１４検出
器１３の出力は、節点Ｂに現れ、フリップ・フロップ回
路ＦＦ３に入力され、図４でＢで示される。節点Ａ上の
パルスは、フリップ・フロップＦＦ１により１クロック
周期分だけ遅延され、フリップ・フロップ回路ＦＦ２に
より更に半周期分だけ遅延されて、図４に示す信号Ｃに
なる。節点ＢのパルスはＦＦ３により１クロック周期分
だけ遅延され、Ｄで示す信号となる。Ｃ及びＤ信号は、
ノア・ゲート回路１７によりオア演算及び反転されて図
４のＥで示す信号となる。フリップ・フロップ回路ＦＦ
４は、信号Ｅに応答して状態が変化し、図４の一番下に
示す７.５分周出力を生成する。７.５分周出力は、例え
ば、状態４の中点から状態１２の始点までの図４に示す
一番上に示す入力ＶＣＯクロック信号の７.５サイクル
分である周期を有する。

【００２２】ＮＴＳＣ Ｄ２規格用の７.５分周出力クロ
ック信号を発生する際に基準クロック信号の両方のエッ
ジを使用するので、基準クロックが完全に対称でなけれ
ば、少量のＦ／２位相変調が出力クロックに生じる。し
たがって、できるだけ対称である基準クロックを生成す
ることが望ましく、そのような結果を得るためには平衡
回路を使用する。対称性が不完全であるうちは、幾分の
位相変調が出力に存在する。位相変調の上限は、１８０
／７.５即ち２４度であるが、実際にはほとんど無い。

【００２３】７.５分周出力信号は、マルチプレックサ
２１の１つの入力信号となる。マルチプレクサ２１の他
の入力信号の１つは、２段カウンタ１１のプリスケーラ
部の３分周出力である。プリスケーラ部は、２分周出力
も生成する。２段カウンタ１１のプリスケーラ部の２分
周及び３分周出力は、夫々２分周回路１５及び１４に入
力される。これらの２分周回路１５及び１４の出力は、
夫々４分周及び６分周出力であり、これらをマルチプレ
クサ２１の残りの入力端子に供給する。

【００２４】係数選択信号は、マルチプレクサ２１の適
当な入力をマルチプレクサ出力として選択する。係数選
択信号は、更に、２段カウンタ１１に供給され、２段カ
ウンタを２分周、３分周又は７．５分周の所望の動作モ
ードに設定する。

【００２５】図３に示す３・４・６又は７.５分周回路
１８は、４つの２分周回路、即ち２段カウンタ１１のプ
リスケーラ部、２分周回路１４、１５、及びＦＦ４を有
し、マルチプレクスすることにより、これらの２つを削
除して、電力消費を減少させることができる。

【００２６】図５及び図６は、ビデオ並−直列変換器又
は直−並列変換器の一部である位相ロック・ループに本
発明を使用したブロック図である。ビデオ並−直列変換
器は、ビデオ情報を並列から直列に変換し、ビデオ直−
並列変換器は、ビデオ情報を直列から並列に変換する。
通常、これらのフォーマットの各々の並列情報は、幅１
０ビットである。

【００２７】図５では、並列クロック入力信号は、位相
ロック・ループの一部である周波数、位相及びロック検
出器９０に供給される。図７で更に詳細に示す様に、周
波数、位相及びロック検出器９０は、位相検出器１０、
周波数検出器５０及びロック検出器３０を含んでいる。
周波数、位相及びロック検出器９０は、ループ・フィル
タ２６の入力端子に接続されるアップ（＋）及びダウン
（−）出力端子を有する。ループ・フィルタ２６は、Ｖ
ＣＯ２０の制御電圧を生成する。好適にはチャージ・ポ
ンプであるループ・フィルタ２６は、周波数、位相及び
ロック検出器９０からの“アップ”及び“ダウン”パル
スを受け取り、これらの差を積分して、低周波数成分の
みを含むアナログＶＣＯ制御信号を生成する。

【００２８】発振器出力は、制御論理回路７５からの係
数選択信号の状態に応じて、３・４・６又は７.５分周
回路１８により分周される。ループが適切にロックされ
ていると、分周回路１８の出力は、所望の直列クロック
になる。分周回路１８の出力は、更に１０分周回路１９
で１０で分周され、再生並列クロック信号が生成され
る。再生並列クロック信号は、周波数、位相及びロック
検出器９０により入力並列クロック信号と比較される。
上述の様に、周波数、位相及びロック検出器９０の＋／
−出力は、ループ・フィルタ２６に供給され、ＶＣＯ２
０の出力周波数を制御する。周波数、位相及びロック検
出器９０は、更に、制御論理回路７５により監視される
“ロック”出力を生成し、制御論理回路７５には、ロッ
クが行われた時、及びロックが外れた時が伝えられる。

【００２９】制御論理回路７５は、３ビットの“モード
入力”情報を受け取り、３ビットの“モード出力”情報
を生成する。更に１ビットを加えて、将来のビデオ規格
のために取っておくか、又はテストの目的で使用しても
よい。３ビットの状態の意味は、表４及びそれに続く本
文で説明する。

【００３０】

【表４】

【００３１】“モード入力”コードは、制御論理回路７
５が、分周回路１８をＮＴＳＣ Ｄ２、ＰＡＬ Ｄ２、Ｄ
１又は３６０メガ・ビットに関連する分周係数に設定す
るか、又は、モードを判断するためのルーチンを行う
“自動モード”に自身を設定するように指示する。ＮＴ
ＳＣ Ｄ２ ｗ／ＴＲＳモード及びＰＡＬ Ｄ２モード
は、タイミング基準信号が含まれるべきときに（図示し
ない回路を使用して、制御論理回路７５の制御の下
に）、ＮＴＳＣ Ｄ２及びＰＡＬ Ｄ２モードの代わりに
使用する。“チップ・リセット”は、名前が表すとお
り、全てを既知の状態にする。

【００３２】“モード出力”コードは、制御論理回路７
５で使用され、他の回路に制御論理回路の下にその回路
の状態を知らせる。“ＰＬＬ アンロック”は、不適正
なデータ速度又は全くの無入力のいずれかにより、位相
ロック・ループがロックされないことを表す。入力モー
ドが“自動”で、制御論理回路７５がまだ正しい周波数
を探している間、及び“モード入力”信号により、周波
数が特定の周波数に向けられ、並列クロックが周波数が
異なるためにロック状態とならない間は、“ＰＬＬ ア
ンロック”が伝えられる。

【００３３】位相ロック・ループがロックされたが、有
効ビデオ検出器８０が有効なビデオ信号を見つけていな
ければ、“無効ビデオ”が“モード出力”ライン上に伝
えられる。有効ビデオ信号が検出されると、対応するＮ
ＴＳＣ Ｄ２、ＰＡＬ ２、Ｄ１又は３６０メガ・ビット
“取込み”コードが伝えられる。有効ビデオ検出器８０
は、複雑さの程度が変化するように作製できる。適当な
程度の複雑さで有効ビデオ検出器を構成する十分な理論
は、１９８５年、バン・ノストランド・レインホールド
・カンパニーにより出版されたデビッド・Ｒ・スミスに
よる「デジタル・トランスミッション・システム」に記
載されている。この文献は、信号欠陥が存在する状態の
デジタル・フレーミング及び取込みについての従来技術
を説明している。

【００３４】自動モードでは、制御論理回路７５は、３
・４・６又は７.５分周回路１８が、ＮＴＳＣ Ｄ２フォ
ーマットに関連する数である７.５で分周するように指
示する。モードは、高調波に対するロックを避けるため
に最低から最高の周波数の順番に試される。入力モード
が２つの“ｗ／ＴＲＳ”モードのうちの１つでなけれ
ば、制御論理回路７５は、適当な“取込み”モード出力
信号を生成する。“ｗ／ＴＲＳ”モードの１つが選択さ
れていれば、制御論理回路７５は、有効ビデオ検出器８
０に現行の規格の有効信号を探すように指示する。有効
ＴＲＳ信号が検出されると、制御論理回路７５は、ロッ
クがそのフォーマットで取り込まれたことを示す適当な
“取込み”モード出力信号を発生する。

【００３５】制御論理回路７５は、周波数、位相及びロ
ック検出器９０内のロック検出器３０がロックが検出さ
れたこと示すために、位相ロック・ループ時間約６０ｍ
ｓ、即ちビデオ信号１ライン分の時間を与えている。そ
のときに、位相ロック状態を指示する信号が起きなけれ
ば、制御論理回路７５は分周回路１８に、次に高い周波
数を有するフォーマットに関連する数で分周するように
指示する。制御論理回路７５は、更に、周波数、位相及
びロック検出器９０をリセットし、次に、１ライン期
間、ロック検出器が新しい周波数でのロックを指示する
かどうかを調べる。ロックが検出され、“モード入力”
が“ｗ／ＴＲＳ”モードの１つであると、有効ビデオ検
出器８０には、タイミング基準信号を検出するために、
数ライン期間が与えられる。

【００３６】現行の周波数で所望のモードが取り込まれ
ない場合は、所望のモードが見つかるまで、良好に取込
みを見つけるための可能な動作を繰り返す。幾つかのア
プリケーションでは、ビデオ信号がその入力端子に正確
に供給される前に、クロック発生回路は自動モードにし
てもよい。クロック発生回路をこの方法で使用すると
き、有効ビデオ検出器８０が必要となる。その理由は、
到来ビデオ信号が最初に現れるときに、回路が一連のビ
デオ規格に合っているかが分からないときに、不適正な
周波数の高調波でロックが起こり易い。

【００３７】図６を参照すると、直−並列変換構成は、
１０分周回路１９’の出力が、並列クロック出力として
使用され、３・４・６及び７.５分周回路１８の出力
が、周波数、位相及びロック検出器９０に供給されるこ
とを除くと、並−直列変換構成と非常に類似している。
上述した７.５分周クロック出力の位相変調は、１０分
周回路１９’の並列クロック出力には現れないことに留
意されたい。その理由は、７.５分周動作と直列な１０
分周動作は、結果的に７５分周動作となり、並列ク ロ
ック出力は、常にＶＣＯクロックの同じエッジで、状態
が変化するからである。

【００３８】並−直列変換及び直−並列変換器の他の違
いは、有効ビデオ検出器８０’が、並列ではなく直列の
ビデオ入力信号を調べることである。

【００３９】図５及び図６では、“モード入力”及び
“モード出力”信号は、並列データが入出力されるのと
同じ方向で入出力されるように示されている。その理由
は、これらの回路は、１個のビデオ装置用の外部直列デ
ータ及び内部並列データ間の変換に通常使用され、外部
環境はデータ環境が直列である傾向にあると仮定され、
装置制御器又は他のモード判断回路は、並列データに関
し動作する回路の傾向にあると仮定されるからである。

【００４０】図７では、本発明で使用される周波数、位
相及びロック検出器９０は、図７に示す全部の回路を含
むＮＲＺクロック及びデータ回復システムに組み込まれ
ている。

【００４１】図７に示すシステムでは、ブリベット信号
が位相検出器１０、ＮＲＺ周波数検出器５０及びロック
検出器３０に供給される。ここで、「ブリベット信号」
とは、図９に示す様に、ＮＲＺデータの立ち上がり及び
立ち下がりエッジに応答して発生するエッジ検出信号を
意味する。ＮＲＺ周波数検出器５０には、ＶＣＯ２０の
クロック出力及びロック検出器３０からの「ロック」信
号が供給される。位相検出器１０及びＮＲＺ周波数検出
器５０は、「アップ」及び「ダウン」信号を生成し、ル
ープ・フィルタ２６を介してＶＣＯ２０に供給する。こ
のアップ及びダウン信号は、位相検出器１０からのアッ
プ及びダウン信号と、アップ・オア・ゲート２４及びダ
ウン・オア・ゲート２２で結合される。ＮＲＺ周波数検
出器５０は、現在のブリベット信号がアップ及びダウン
信号を生じさせるときをロック検出器３０に知らせるた
めの不適正信号を発生する。

【００４２】図８は、ＮＲＺクロック及びデータ回復シ
ステムに使用するＮＲＺ周波数検出器５０のブロック図
である。ＮＲＺ周波数検出器５０は、ブリベット信号の
立ち上がりエッジでクロック動作する４個のフリップ・
フロップ５２、５７、５８及び５９と、反転素子５１の
働きによりブリベット信号の立ち下がりエッジでクロッ
ク動作する１個のフリップ・フロップ５３を含んでい
る。フリップ・フロップ５２及び５３は、ブリベット信
号の逆極性エッジでＶＣＯ２０のクロック出力を監視す
る。適正ブリベット信号とは、ＶＣＯ２０のクロック出
力が高レベルの間に立ち上がりエッジが発生し、ＶＣＯ
２０のクロック出力が低レベルの間に立ち下がりエッジ
が生じる場合のブリベット信号である。したがって、適
正ブリベット信号は、フリップ・フロップ５２をセット
し、フリップ・フロップ５３をリセットする。ナンド・
ゲート５４は、フリップ・フロップ５２のＱ出力及びフ
リップ・フロップ５３の／Ｑ出力を監視し、これら２個
のフリップ・フロップが適正ブリベット信号を検出する
と、低レベル出力を生成する。

【００４３】表５は、クロック出力レベル及びブリベッ
ト・エッジ間の関係からＮＲＺ周波数検出器５０が判断
する情報をまとめたものである。

【００４４】

【表５】

【００４５】ナンド・ゲート５５は、フリップ・フロッ
プ５２及び５３の出力が高レベルとなり「低過ぎ状態」
になるのを監視する。ナンド・ゲート５５への３番目の
入力は、ナンド・ゲート６２及び６３で形成するＤ−Ｃ
フリップ・フロップ６５から供給され。このフリップ・
フロップは、周波数が高すぎる場合に、ナンド・ゲート
６２の出力が高レベルに、ナンド・ゲート６３の出力が
低レベルになる。ナンド・ゲート５５に３番目の入力を
加える理由は、適正状態を通らずに、「高過ぎ状態」か
ら「低過ぎ状態」に直接に移行するのを防止するためで
ある。この様に、ＮＲＺ周波数検出器５０の最後の出力
状態が「ダウン（高過ぎ）」であった場合、ナンド・ゲ
ート５５が、次の状態がナンド・ゲート６３の低レベル
出力により「アップ（低過ぎ）」であるべきことを示す
アクティブ・ローの出力信号を発生するの防止する。

【００４６】同様に、ナンド・ゲート５６は、フリップ
・フロップ５２及び５３の出力が低レベルとなり「高過
ぎ状態」になるのを監視する。上述と同じ方法で、他方
のＤ−Ｃフリップ・フロップ６４内のナンド・ゲート６
１の高レベル出力は、最後の状態が「低過ぎ状態」でな
かったことを示し、アクティブな「高過ぎ」信号を発生
する前に必要となる。

【００４７】ナンド・ゲート６０、６１及び６２、６３
を含むＤ−Ｃフリップ・フロップ６４及び６５は、不適
正ブリベット信号が発生するまで、最後の既知の周波数
状態、即ち低過ぎ状態又は高過ぎ状態、あるいはいずれ
もでもない状態を保持している。アクティブ・ローの／
ＧＯＯＤ信号は、Ｄ−Ｃフリップ・フロップ６４及び６
５の両方をクリアしようとする。アクティブ・ローの／
トュー・ロー信号又は／トュー・ハイ信号が無い場合に
も、フリップ・フロップ６４及び６５はクリアされる。

【００４８】ロック信号が、位相ロック・ループがロッ
クされていないこと意味する非アクティブ・ローである
と、次のブリベット信号の立ち上がりエッジで、ナンド
・ゲート５４、５５及び５６の状態が、夫々フリップ・
フロップ５７、５８及び５９にクロック動作で入力され
る。ロック信号が、位相ロック・ループのロックが検出
されたことを意味するアクティブ・ハイであると、ロッ
ク信号は、フリップ・フロップ５７を強制的にクリア状
態にし、フリップ・フロップ５７は、周波数状態が適正
であることを意味する非アクティブ・ハイの出力を発生
する。アクティブ・ハイのロック信号は、フリップ・フ
ロップ５８及び５９が、夫々ナンド・ゲート５５及び５
６から入力を無視し、非アクティブ・ハイの出力を発生
するようにする。この様に、ループがロックされている
間、ＮＲＺ周波数検出器５０は、ロックを解除する信号
を発生することができず、位相検出器により完全に制御
される。

【００４９】しかし、ループがロックされ、ＮＲＺ周波
数検出器５０のアップ及びダウン出力が、ディスエーブ
ル状態であっても、検出器は、依然ナンド・ゲート５４
から／グッド信号を出力できる。この様に、以下に説明
するように、十分な／グッド・ブリベット信号が検出さ
れると、ロック検出器３０は応答して、非ロック状態に
移行する。

【００５０】図９は、周波数検出器５０の動作説明のた
めのタイミング図である。一連のブリベット信号は、
「適正」、「高過ぎ」及び「低過ぎ」の３つの異なるク
ロック周波数が存在した適切な結果になる。図９では、
ブリベット信号及びクロック・レベルの関係が適切であ
るときは、クロック信号の上に「Ｏ」で表し、一方、低
過ぎ及び高過ぎの関係は、夫々「Ｌ」及び「Ｈ」で表
す。クロックがブリベット信号の立ち上がりエッジに関
して低レベルで、立ち下がりエッジに関して高レベルで
ある場合に、両者の関係が不明であるので、クロック信
号の上に「？」で表す。

【００５１】「適正クロック周波数」波形に関しては、
単に各ブリベット信号に対応してクロック信号に「Ｏ」
を示すのみである。「低過ぎクロック周波数」波形の場
合には、順に「ＯＯＬＬ？？ＨＯＯ」が示されている。
「不明」を表す「？」の状態は、図８の周波数検出器で
は全く認識されず、それ以前の最後の記号が“Ｌ”であ
り、ナンド・ゲート６１の低レベル出力がナンド・ゲー
ト５６をディスエーブルするので、ブリベット信号７の
“Ｈ”が無視される。“Ｈ”が検出されなくても、フリ
ップ・フロップ５２のＱ出力が低レベルであるために、
ナンド・ゲート５４をディスエーブルして、ナンド・ゲ
ート５４の出力が高レベルになる。そして、この高レベ
ルは次のブリベット信号８によりフリップ・フロップ５
７にクロック動作で入力される。フリップ・フロップ５
７の高レベル出力状態が継続しても、ナンド・ゲート６
０、６１及び６２、６３を含むＤ−Ｃフリップ・フロッ
プ６４及び６５に影響を与えない。

【００５２】ブリベット信号８の適正ブリベット信号
は、ナンド・ゲート５４で検出され、その出力を低レベ
ルにする。フリップ・フロップ５２及び５３が適正状態
の場合は、他のナンド・ゲート５５又は５６のいずれも
イネーブルされない。ナンド・ゲート５４の低レベル出
力は、ブリベット信号９の立ち上がりエッジでフリップ
・フロップ５７に入力される。ブリベット信号９の同じ
立ち上がりエッジで、ナンド・ゲート５５及び５６の出
力端子の高レベルがフリップ・フロップ５８及び５９に
夫々入力される。フリップ・フロップ５７の低レベル出
力が、２個のＤ−Ｃフリップ・フロップ６４及び６５を
即座にクリアすることにより、ナンド・ゲート６０及び
６２の入力が全て高レベルになり、その出力は低レベル
になる。Ｄ−Ｃフリップ・フロップ６４及び６５のクリ
ア状態により、ナンド・ゲート５５及び５６の第３の入
力がイネーブルされるので、ナンド・ゲート５５及び５
６が次の高レベル又は低レベル状態を検出可能になる。
現在の周波数が適正であると仮定すると、これから検出
するブリベット信号の殆どが適正であり、ＮＲＺ周波数
検出器は、「適正クロック周波数」と示したクロック信
号のように動作する。

【００５３】ジッタが無い場合は、不適正な周波数のク
ロック信号が発生すると、図９に示すような状態の指示
が得られる。即ち、所望状態の指示は、常に適正ブリベ
ット信号の後に得られ、不適正な状態の指示は常に所望
状態の指示の後に得られるので、その指示によりロック
が解除される。しかし、ジッタがある場合は、不適正な
状態の指示が、適正なブリベット信号の後に得られ、出
力に到達することがある。しかし、本発明によれば、ジ
ッタが多い場合にも、所望状態の指示が、常に不適正な
状態の指示より優勢になり、システムは結局適正なクロ
ック周波数に良好にロックする。

【００５４】図１０は、ＮＲＺクロック及びデータ回復
システムで使用されるロック検出器のブロック図であ
る。ロック検出器３０は、完全にデジタル的に実現で
き、アナログ積分コンデンサ及び関連するＩＣピンを必
要としない。ＩＣピンの不足は、本発明を使用する環境
において、設計上の重大な制約となるので、この点も本
発明の大きな利点である。全てのデジタル設計には、飽
和アップ／ダウン・カウンタが使用される。飽和アップ
／ダウン・カウンタは、各適正ブリベット信号毎に１だ
け増加するが、各不適正ブリベット信号の発生時には１
より大きな値だけ減少する。カウンタのカウント値があ
るしきい値、例えば、フルカウント値の半分より大きい
とき、“ロック”信号が発生される。

【００５５】飽和アップ・ダウンカウンタ４２は、循環
計数せず、フルカウント値に達すると、更にインクリメ
ント信号を受けても、そのフルカウント値を保持し続け
るカウンタである。飽和アップ／ダウン・カウンタ４２
は、適正ブリベット信号がアンド・ゲート３２で検出さ
れたときに、インクリメント手段３８により増加され、
不適正ブリベット信号がアンド・ゲート３６で検出され
たときに、デクリメント手段４０により減少される。反
転素子３４は、／ＧＯＯＤ信号をＧＯＯＤ信号に変え
て、アンド・ゲート３２へ送る。

【００５６】デクリメント・ステップ幅（通常は、イン
クリメント・ステップ幅の数倍）に対するインクリメン
ト・ステップ幅（通常は、１）の比により、ロック検出
器３０のジッタに対する許容範囲が決まる。この比が
１：４のとき、好適なジッタ許容値が得られることが分
かっている。飽和アップ／ダウン・カウンタ４２の幅
（ビット数）により、ロック検出器３０の積分時間が決
まり、それにより、ロック状態又は非ロック状態までの
その応答時間が決まる。ロックを判断する速度及びその
判断の確実性の間には、その一方を程度を上げると、他
方の程度が下がるという関係がある。本発明の実施例で
は、カウンタとしてフルカウント値４０９６である２進
１２ビットのものが適切であることが分かった。よっ
て、このカウンタでロック状態の検出が行われるのは、
カウント値２０４８を超えた場合である。ジッタが少な
ければ、２７０メガ・ビット／秒の転送速度で約１５マ
イクロ秒でロック状態に設定できる。

【００５７】ここまでは、本発明の技術は、２１４４Ｍ
Ｈｚ及びその半分の周波数に近い共通高調波についての
み説明した。しかし、表６及び表７に示す様に、同様の
“高調波収束”に関する他の可能な方法もある。表２に
示す一例は、ＶＣＯの調整が最も少ないので選択した
が、外部バラクタを使用することにより、ＶＣＯ調節範
囲が幾分広くなり、使用可能な高調波が増加する。

【００５８】

【表６】

【００５９】

【表７】

【００６０】以上、本発明の好適な実施例について説明
したが、本発明の要旨を逸脱することなく種々の変形及
び変更が可能であることは、当業者には明かである。例
えば、上述の電圧制御発振器に代わり、他の数種の周波
数源を使用することができる。

【発明の効果】本発明の可変周波数クロック発生装置に
よれば、周波数可変信号源は、複数のビデオ規格のデジ
タル・データ速度に対応する複数の個別の周波数の個々
の倍数（高調波）にほぼ等しい中央周波数を中心に所定
の周波数範囲で信号を発生する。よって、この周波数可
変信号源が、これら複数の個別の周波数の高調波の総て
をカバーするのに必要な周波数の可変範囲は、これら個
別の周波数の高調波の中央に対して狭い範囲内でよい。
なお、分周手段が、周波数可変信号源の出力周波数を上
述の高調波に応じて分周するので、これら複数の個別の
周波数を広範囲にできる。また、周波数範囲の狭い発振
器は、周波数範囲の広い発振器よりも、Ｑを高くできる
ので、周波数可変信号源としてＱが１０以上のＬＣ形発
振器を利用できる。よって、周波数ジッタを少なくで
き、安定した可変クロック信号周波数を広範囲に発生で
きる。したがって、本発明では、複数の発振器を設けて
切り替えを行う必要なく、複数のデジタル・ビデオ規格
の異なるクロック周波数を広範囲に安定して発生でき
る。

【図面の簡単な説明】

【図１】本発明の周波数可変クロック発生装置を示すブ
ロック図である。

【図２】本発明の周波数可変クロック発生装置を示すブ
ロック図である。

【図３】本発明を実現するために好適な３・４・６又は
７.５分周回路１８を示すブロック図である。

【図４】図３の回路の動作を説明するためのタイミング
図である。

【図５】ビデオ並−直列変換器の位相ロック・ループに
本発明を使用した回路を示すブロック図である。

【図６】ビデオ直−並列変換器の位相ロック・ループに
本発明を使用した回路を示すブロック図である。

【図７】本発明の実現に適した位相検出器、周波数検出
器及びロック検出器を含むＮＲＺクロック及びデータ回
復システムを示すブロック図である。

【図８】図７の周波数検出器の詳細を示すブロック図で
ある。

【図９】図８の周波数検出器の動作を説明するためのブ
ロック図である。

【図１０】図７のロック検出器の詳細を示すブロックで
ある。

【符号の説明】

１５、１５’ ビデオ規格選択制御回路（制御手段） １８ 分周器 ２０、２０’ 電圧制御発振手段（周波数可変信号源）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−166676（ＪＰ，Ａ) 特開 昭61−128689（ＪＰ，Ａ) 特開 昭63−151209（ＪＰ，Ａ) 特開 昭60−171869（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数のビデオ規格の夫々のデジタル・デ
   ータ速度に対応する複数の個別の周波数にてクロック信
   号を発生する可変周波数クロック発生装置であって、上記複数のビデオ規格から選択されたビデオ規格に応じ
   て周波数制御信号及び係数制御信号を発生する制御手段
   と 、中央周波数を中心に所定の周波数範囲を有し、上記周波
   数制御信号に応答して上記周波数範囲以内であって上記
   選択されたビデオ標準に対応する個別の周波数の高調波
   である出力周波数を発生するＱが１０以上のＬＣ形発振
   器の周波数可変信号源と 、該周波数可変信号源からの上記出力周波数を上記係数制
   御信号に応じて分周して、上記選択したビデオ標準に対
   応する個別の周波数のクロック信号を発生する可変分周
   手段 とを具え、上記複数のビデオ規格の夫々のクロック信号の高調波周
   波数が上記周波数可変信号源が発生する上記周波数範囲
   内である ことを特徴とする可変周波数クロック発生装
   置。