DE60316041T2 - Phasenregelkreisschaltung - Google Patents

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Description

  • Die vorliegende Erfindung betrifft eine Phasenregelkreisschaltung (PLL) und insbesondere eine Steuerung für eine Phasenregelkreisschaltung.
  • PLL-Schaltungen sind weit verbreitete Schaltungsbaublöcke. Einige ihrer Anwendungen sind Tondekodierung, Demodulation von amplitudenmodulierten und frequenzmodulierten Signalen, Frequenzmultiplikation, Frequenzsynthetisierung, Pulssynchronisation von Signalen von rauschenden Quellen und die Regeneration von Signalen ohne Rauschen. Typischerweise umfaßt eine PLL eine Phasendetektorschaltung, einen Verstärker oder Ladepumpe, eine Filterschaltung und einen spannungsgesteuerten Oszillator. Die Phasendetektorschaltung erfaßt den Phasenunterschied von zwei Signalen. Eines dieser Signale ist ein Referenzsignal. Das andere wird in der PLL erzeugt. Die Ladepumpe erzeugt ein analoges Signal mit einer hohen Stromsteuerung, das für die Steuerung des VCO geeignet ist. Die Frequenz des VCO wird angepaßt, bis das Referenzsignal und das Signal, das mit dem Referenzsignal durch den Phasendetektor verglichen wird, synchronisiert sind.
  • Bevor die Signale, die durch die Ladepumpenschaltung bereitgestellt werden, zu dem VCO hinzugeführt werden, wird gewöhnlich ein Gleichspannungssignal in einer Schleifenfilterschaltung erzeugt. Diese Filterschaltung mittelt das Signal, welches durch die Ladepumpe bereitgestellt wird. Die Ladepumpe erzeugt typischerweise zwei feststehende Stromwerte mit dem gleichen Betrag aber entgegengesetzten Vorzeichen, die den Digitalwerten 0 und 1 entsprechen, die jeweils von dem Phasendetektor bereitgestellt werden. Ein Nullstrom bei dem Eingang des VCO bedeutet gewöhnlich, daß der VCO seine Frequenz beibehält.
  • Das Signal, das in der PLL erzeugt wird und mit dem Referenzsignal verglichen wird, ist nicht unbedingt mit dem Signal identisch, das von dem VCO erzeugt wird. Für eine sehr gewöhnliche Anwendung wird das Signal des VCO zuerst durch einen Teiler geteilt und dann zu dem Phasendetektor zugeführt. Der VCO erzeugt deshalb eine Frequenz, welche um einen Faktor, der durch das Inverse des Teilerverhältnisses gegeben ist, höher als das Referenzsignal ist (Frequenzmultiplikation).
  • In digitalen PLL können EXOR-Logikglieder als Phasendetektoren verwendet werden. Wenn das Referenzsignal und das Signal, welche in der PLL erzeugt werden, am Anfang keinen Tastgrad von 50 % haben, werden ihre Tastgrade oft vor dem Vergleich durch den Phasendetektor um 50 % geändert. Ein Tastgrad von 50 % ist für EXOR-Detektoren sehr geeignet. In diesem Fall nimmt der Tastgrad des Signals, das von dem EXOR-Logikglied erzeugt wird, linear mit zunehmendem Phasenunterschied zwischen den zwei verglichenen Signalen zu und erreicht seinen Maximalwert von 100 % für einen Phasenunterschied von 180 Grad und nimmt danach ab. Ein Tastgrad von 50 % tritt bei einem Phasenunterschied von ± 90 Grad auf. Deshalb ist der Ladepumpenstrom für einen Phasenunterschied von ± 90 Grad nach dem Filtern null, und die Phasenverschiebung zwischen dem Referenzsignal und dem Signal, welches mit dem Referenzsignal verglichen wird, ist für stationäre Zustände ± 90 Grad.
  • Unter Verwendung eins EXOR-Logikglieds als Phasendetektor zum Beispiel ist es extrem schwierig, beide Signale zu synchronisieren, wenn der Phasenunterschied zwischen beiden Signalen größer als 180 Grad ist, weil die Beziehung zwischen dem Phasenunterschiedssignal und dem Phasenunterschied nicht mehr linear ist. Solche großen Phasenunterschiede können zum Beispiel auftreten, wenn das Teilerverhältnis geändert wird, sich die Frequenz des Referenzsignals ändert oder eine mechanische Spannung wie Vibrationen oder Stöße auf die PLL-Schaltung angewendet werden. Die Zeit, welche verstreicht, bis der Phasenregelkreis seine stationären Zustände erreicht, das heißt die Einrastzeit, kann relativ lange dauern. Deshalb wurden unterschiedliche Mittel und Verfahren zur Verringerung der Einrastzeit im Stand der Technik entwickelt.
  • US 6,265,902 offenbart einen digitalen Phasendetektor, der eine Schlupferfassungsschaltung zum Erfassen und Kompensieren eines Zyklusschlupfes hat. Dieser digitale Phasendetektor ist besonders für Signale geeignet, deren Taktgrad keine 50 ist. Jedoch ist der Phasendetektor ziemlich kompliziert, da er die Erfassung der ansteigenden und abfallenden Flanken von beiden Signalen impliziert, die von dem Phasendetektor verglichen werden.
  • US 6,265,362 offenbart eine Vorrichtung, die beim Einrasten eines Phasenregelkreises in die richtige Frequenz hilft und die beim Erholen vom Verlust der Einrastzustände hilft. Ein Nachteil der Vorrichtung ist, daß die Phasenregelkreisschaltung ziemlich komplex ist, da sie zwei Schlupfdetektoren und einen Zähler erfordert.
  • US 6,441,691 offenbart einen weiteren Phasendetektor für eine PLL-Schaltung. Dieser Phasendetektor umfaßt zwei Eingangsschaltungen, eine Rücksetzschaltung und zwei Frequenzteiler. Ein Nachteil ist, daß die PLL-Schaltung ebenso ziemlich komplex ist.
  • EP 0 511 798 offenbart einen Phasenregelkreis, der einen Frequenzmodulator umfaßt, der eingerichtet ist, unterschiedliche Frequenzen zu erzeugen. Wenn ein Phasendetektor erfaßt, daß ein Einrasten innerhalb eines vorbestimmten Zeitintervalls nicht auftritt, steuert der Einrastdetektor den Frequenzmodulator so, daß dieser ein Signal mit einer unterschiedlichen Frequenz erzeugt. Die Phasenregelkreisschaltung erfaßt nur, ob ein Einrasten auftritt, aber erfaßt nicht, ob die Phasenregelkreisschaltung in dem Linearbereich ist.
  • EP 0 484 158 offenbart eine Phasenregelkreisschaltung mit einem Mittel zur Erzeugung eines Nichteinrastensalarms als Reaktion auf einen Einrastzustand und einem Alarmverhinderungsmittel. Dieses Mittel zur Erzeugung eines Nichteinrastensalarms verhindert, daß das Alarmerzeugungsmittel einen Alarm nach einer Frequenzschaltung erzeugt.
  • Der nächste Stand der Technik US 4,030,045 betrifft eine Phasenregelkreisschaltung mit einer Steuerung, die eine Phasenschlupfrate verwendet, die Phasendifferenzsignalen ähnelt, um die Frequenz der frequenzmodulierten Signale durch Schalten zwischen einer begrenzten Anzahl von feststehenden Frequenzen anzupassen. Die Phasenschlupfrate zeigt das Zeichen eines Phasenfehlers an, kann aber auch einen relativen Phasenfehler anzeigen.
  • Ein Nachteil ist, daß die Phasenschlupfrate ein geeigneter Parameter zum Steuern des Frequenzmodulators nur im Linearbereich ist.
  • Die Aufgabe der vorliegenden Erfindung ist es, eine Phasenregelkreisschaltung zu schaffen, welche schnelle Einrastzeiten nach einem Frequenzumschalten ermöglicht. Außerdem soll ein Verfahren zum Steuern eines Frequenzmodulators vorgesehen werden.
  • Gemäß einem Aspekt der vorliegenden Erfindung ist ein Phasenregelkreisschaltung mit: einem spannungsgesteuerten Oszillator, der Oszillatorsignale mit Frequenzen erzeugt, die von Eingangssignalen abhängen, die an den spannungsgesteuerten Oszillator angelegt sind; einem Frequenzmodulator, der weitere Eingangssignale empfängt und frequenzmodulierte Signale erzeugt; einem Phasendetektor, der Phasendifferenzsignale auf Basis der Phasendifferenz zwischen den frequenzmodulierten Signalen und weiteren Signalen bereitstellt, wobei der Phasendetektor einen Linearbereich hat, innerhalb dem die Phasendifferenzsignale proportional zu der Phasendifferenz sind; und einer Steuerung, welche die Frequenz der frequenzmodulierten Signale durch eine Frequenzanpassung steuert; dadurch gekennzeichnet, daß ein Linearbereichsdetektor durch Analyse der frequenzmodulierten Signale und der weiteren Signale erfaßt, ob der Phasendetektor innerhalb des Linearbereichs betrieben wird oder nicht, und Linearbereichssignale erzeugt, um das Ergebnis der Linearbereichserfassung anzuzeigen; und daß die Steuerung die Linearbereichssignale empfängt und die Frequenz der frequenzmodulierten Signale auf Basis der Linearbereichssignale steuert, so daß der Phasendetektor zum Betrieb innerhalb des Linearbereichs nach einer Änderung der Frequenz der frequenzmodulierten Signale zu einer erwünschten Frequenz zurückkehrt.
  • Ein Vorteil der vorliegenden Erfindung ist es, daß die Einrastzeit verkürzt werden kann, weil der Phasendetektor beinahe ausschließlich im Linearbereich betrieben wird.
  • Ein weiterer Vorteil liegt darin, daß das Verkürzen der Einrastzeit ohne das Erfordernis einer komplexen Schaltung erreicht werden kann. Außerdem ist die vorliegende Erfindung nicht auf die Anpassung der Frequenz der frequenzmodulierten Signale durch Schalten zwischen einer begrenzten Anzahl von feststehenden Frequenzen begrenzt.
  • Gemäß einem Merkmal der vorliegenden Erfindung hat der Linearbereichsdetektor zwei Ausgänge für die Linearbereichssignale, wobei Kombinationen der Linearbereichssignale anzeigen, ob die Frequenzanpassung durchgeführt werden soll und ob die Frequenzanpassung in einer Frequenzzunahme oder Frequenzabnahme besteht.
  • Gemäß einem weiteren Merkmal der vorliegenden Erfindung sind die weiteren Signale die Oszillatorsignale und sind die weiteren Eingangssignale, die von dem Frequenzmodulator empfangen wurden, die Referenzsignale. Dieses Merkmal beinhaltet eine Phasenregelkreisschaltung, für welche der Frequenzmodulator die Referenzsignale empfängt und die frequenzmodulierten Signale auf Basis der Referenzsignale an dem Ausgang bereitstellt.
  • Gemäß einem alternativen Merkmal der vorliegenden Erfindung sind die weiteren Signale Referenzsignale, und sind die weiteren Eingangssignale, die von dem Frequenzmodulator empfangen wurden, die Oszillatorsignale. Dieses Merkmal beinhaltet eine Phasenregelkreisschaltung, für welche der Frequenzmodulator die Oszillatorsignale empfängt und die frequenzmodulierten Signale auf Basis der Oszillatorsignale an dem Ausgang bereitstellt.
  • Gemäß einem weiteren Merkmal ist der Frequenzmodulator ein Teiler. Die Steuerung kann ein Teilerverhältnis des Teiles für die Frequenzanpassung teilen. Das Teilerverhältnis kann in vorgegebenen Schritten geändert werden. Wenn der Phasendetektor wieder in dem Linearbereich ist, kann das Teilerverhältnis in den vorgegebenen Schritten geändert werden, um die erwünschte Frequenz zu erreichen. Alternativ kann das Teilerverhältnis, das zur Erzeugung von frequenzmodulierten Signalen mit der erwünschten Frequenz geeignet ist, angelegt werden, nachdem der Phasendetektor wieder in dem Linearbereich ist.
  • Gemäß einem alternativen Merkmal ist der Frequenzmodulator ein Multiplizierer. Die Steuerung kann ein Multipliziererverhältnis des Multiplizierers für die Frequenzanpassung steuern. Das Multipliziererverhältnis kann in vorgegebenen Schritten geändert werden. Wenn der Phasendetektor wieder in dem Linearbereich ist, kann das Multipliziererverhältnis in den vorgegebenen Schritten geändert werden, um die erwünschte Frequenz zu erreichen. Alternativ kann das Multipliziererverhältnis, das zur Erzeugung von frequenzmodulierten Signalen mit der erwünschten Frequenz geeignet ist, angelegt werden, nachdem der Phasendetektor wieder in dem Linearbereich ist.
  • Gemäß einem weiteren Merkmal der Erfindung umfaßt die Phasenregelkreisschaltung eine Ladepumpe, die Ladepumpensignale auf Basis der Phasendifferenzsignale als Eingangssignale bereitstellt, die an dem spannungsgesteuerten Oszillator angelegt sind.
  • Gemäß einem weiteren Merkmal umfaßt der Phasenregelkreis einen Schleifenfilter, der die Eingangssignale filtert, die an den spannungsgesteuerten Oszillator angelegt sind.
  • Gemäß noch einem weiteren Merkmal ist der Phasendetektor ein EXOR-Logikglied.
  • Gemäß einem weiteren Merkmal ist der Linearbereichsdetektor ein integraler Bestandteil des Phasendetektors.
  • Gemäß einem zweiten Aspekt ist ein Verfahren zum Steuern eines Frequenzmodulators, der weitere Eingangssignale empfängt und frequenzmodulierte Signale erzeugt, in einer Phasenregelkreisschaltung, die außerdem umfaßt: einen spannungsgesteuerten Oszillator, der Oszillatorsignale mit Frequenzen erzeugt, die von Eingangssignalen abhängen, die an den spannungsgesteuerten Oszillator angelegt sind; einen Phasendetektor, der Phasendifferenzsignale auf Basis der Phasendifferenz zwischen den frequenzmodulierten Signalen und weiteren Signalen bereitstellt, wobei der Phasendetektor einen Linearbereich hat, innerhalb dem die Phasendifferenzsignale zu der Phasendifferenz proportional sind; eine Steuerung, welche die Frequenz der frequenzmodulierten Signale durch eine Frequenzanpassung steuert; und einem Linearbereichsdetektor; gekennzeichnet durch die folgenden Schritte: Erfassung, ob der Phasendetektor innerhalb des Linearbereichs betrieben wird oder nicht, durch Analyse der frequenzmodulierten Signale durch den Linearbereichsdetektor; Erzeugung von Linearbereichssignalen durch den Linearbereichsdetektor, um das Ergebnis der Linearbereichserfassung anzuzeigen; Empfang der Linearbereichssignale durch die Steuerung; Anpassung der Frequenz der frequenzmodulierten Signale durch die Steuerung, so daß der Phasendetektor zum Betrieb innerhalb des Linearbereichs nach einer Änderung der Frequenz der frequenzmodulierten Signale zu einer erwünschten Frequenz zurückkehrt.
  • Ausführungsformen der Erfindung werden nun nur beispielhaft mit Bezugnahme auf die folgenden Zeichnungen beschrieben, in denen:
  • 1 ein Blockdiagramm einer PLL-Schaltung ist;
  • 2 ein Schaltungsdiagramm ist, welches den EXOR-Phasendetektor zeigt, welcher den Linearbereichsdetektor einschließt, der in der Schaltung aus 1 verwendet wird;
  • 3 ein Zeitablaufdiagramm für den EXOR-Phasendetektor und den Linearbereichsdetektor für eine Frequenzzunahme ist;
  • 4 ein Zeitablaufdiagramm für den EXOR-Phasendetektor und den Linearbereichsdetektor für eine Frequenzabnahme ist.
  • Mit Bezugnahme auf 1 ist ein Blockdiagramm einer PLL-Schaltung gezeigt. Die PLL umfaßt den Phasendetektor PD, der einen Linearbereichsdetektor LRD, die Ladepumpe CP, den Schleifenfilter LF, den spannungsgesteuerten Oszillator VCO, den Teiler DIV und die Teilerverhältnissteuerung DRC einschließt.
  • Der Phasendetektor PD, der den Linearbereichsdetektor LRD einschließt, empfängt die Referenzsignale uREF und die Signale uDIV, welche durch den Teiler DIV bereitgestellt werden. Außerdem hat er einen weiteren Eingang für das Frequenzrichtungssignal uFD, das anzeigt, ob das Teilerverhältnis während der letzten Änderung des Teilerverhältnisses zunimmt oder abnimmt.
  • Der Phasendetektor PD erzeugt die Phasendifferenzsignale uPD. Das digitale Signal uPD wird in ein analoges Signal uCP in der Ladepumpe CP umgewandelt, die für die Steuerung des VCO geeignet ist.
  • Bevor das Signal uCP, das von der Ladepumpe erzeugt wird, bei dem spannungsgesteuerten Oszillator empfangen wird, wird das Signal UCP in dem Schleifenfilter LF gefiltert, der das Schleifenfiltersignal uLF ausgibt, welches den VCO steuert. Der VCO erzeugt das Signal uVCO, dessen Frequenz von dem Eingangssignal uLF abhängt.
  • Das Signal uVCO wird durch die Anwendung A verwendet und zu dem Teiler DIV zugeführt. Der Teiler DIV ist mit dem Phasen detektor über zwei Signalleitungen verbunden, von wo der Teiler DIV zwei Steuerungssignale ucon0 und ucon1 empfängt. Die Teilerverhältnissteuerungsschaltung umfaßt eine weitere Eingabe für das Teilungsverhältnissignal uRA mit mehreren Bits und eine Ausgabe für das Teilerverhältnissteuerungssignal uDRC, das bei dem Eingang des Teilers DIV empfangen wird.
  • Mit Bezugnahme auf 2 ist ein Schaltungsdiagramm des EXOR-Phasendetektors und des Linearbereichsdetektors, der in der Schaltung aus 1 verwendet wird, gezeigt. Die Signale uREF und die Signale uD und die invertierten Signale uFD werden bei den Eingängen eines Schaltungsblocks empfangen, der sechs NAND-Logikglieder 21 bis 26 umfaßt und zwei Funktionen F25 und F26 umsetzt.
  • Das Signal, welches durch das NAND-Logikglied 25 bereitgestellt wird, entspricht der Funktion F25, die gegeben ist durch: F25 = (uDIV·uFD) + (uREF·u'FD) (1)
  • Das Signal, welches durch das NAND-Gate 26 bereitgestellt wird, entspricht der Funktion F26, die gegeben ist durch: F26 = (uREF·uFD) + (uDIV·u'FD) (2)
  • Deshalb gilt F25 = uDIV und F26 = uREF für uFD = 1 und F25 = uREF und F26 = uDIV für uFD = 0.
  • Die Ausgänge der NAND-Logikglieder 25 und 26 sind mit den Triggereingängen der Trigger-Flip-Flops TF1 und TF2 verbunden. Deshalb werden die Flip-Flops TF1 und TF2 mit der halben Frequenz der Signale uREF und uDIV und einem Tastgrad von 50 hin- und hergeschaltet, der für die EXOR-Phasendetektoren am geeignetsten ist. Die Signale uTF1 und uTF2 bei dem Ausgang der Trigger-Flip-Flops TF1 beziehungsweise TF2 werden mit Bezug auf die entsprechenden Signale mit ihren doppelten Frequenzen nicht verschoben. Die Signale uTF1 und uTF2 werden in dem EXOR-Logikgliedphasendetektoren EXOR1 analysiert, welcher die Phasendifferenzsignale uPD bei seinem Ausgang bereitstellt. Die Vertauschung der Signale uTF1 und Signale uTF2 für unterschiedliche Werte der Frequenzrichtungssignale uFD beeinflußt die Operation des Logikglieds EXOR1 nicht.
  • Das D-Flip-Flop DF wird als Linearbereichsdetektor betrieben. Für uFD = 1 wird das Flip-Flop DF durch die Signale uTF1 = u'REFhalf (dem Inversen der Signale mit der halben Frequenz der Signale uREF) getriggert, und werden die Signale uTF2 = u'DIVhalf (das Inverse der Signale mit der halben Frequenz der Signale uDIV) zu dem Eingang des Flip-Flops DF zugeführt, während für uFD = 0 das Flip-Flop DF durch die Signale u'DIVhalf getriggert wird, und die Signale u'REFhalf zu dem Eingang des Flip-Flops DF zugeführt werden. Das Flip-Flop DF gibt die Signale utrig aus. Für uFD = 1 entspricht utrig dem Wert von u'DIVhalf bei seinem D-Eingang während des letzten Anstiegs von u'REFhalf von 0 nach 1. In dem Fall, daß utrig = 1, geht u'DIVhalf u'REFhalf voraus, d.h. u'DIVhalf geht u'REFhalf voraus, und umgekehrt in dem Fall, daß utriggered = 0. Für uFD = 0 entspricht utrig dem Wert von u'REFhalf bei seinem D-Eingang während des letzten Anstiegs von u'DIVhalf von 0 nach 1. In dem Fall, daß utrig = 1, geht u'REFhalf u'DIVhalf voraus, d.h. uREF geht uDIV voraus, und umgekehrt im Fall, daß utrig = 0. Deshalb zeigt der Wert von utrig an, welches der zwei Signale uDIV oder uREF vorausgeht. Eine Änderung von utrig zeigt an, daß sich die Reihenfolge von uDIV oder uREF geändert hat.
  • Die Werte von utrig und uFD werden in das negierte EXOR-Logikglied EXOR2 eingegeben, welches der Funktion ucon0 entspricht: u'con0 = (u'trig·u'FD) + (utrig·uFD) (3)
  • Das Signal ucon0 kann nicht alleine anzeigen, ob die PLL-Schaltung in dem Linearbereich ist oder nicht. Wenn jedoch mittels der Teilerverhältnissteuerung DRC sichergestellt wird, daß ucon0 = 0 in den stationären Zuständen ist, bedeutet ucon0 = 1 automatisch, daß die PLL-Schaltung den Linearbereich verlassen hat. In stationären Zuständen geht UREF deshalb immer uDIV voraus. Da die Reihenfolge von UREF und uDIV keine Rolle spielt, führt dies nicht zu irgendwelchen Beschränkungen. Wenn sich das Vorzeichen von uFD ändert, ändert sich auch das Signal, das utrig entspricht. Die Vertauschung der Signale uREF und uDIV durch die Logikglieder 21 bis 26 stellt sicher, daß uREF und uDIV ihre relativen Positionen beibehalten. Ansonsten würde sich die relative Reihenfolge von uREF und uDIV für unterschiedliche uFD-Werte ändern, die einen Zyklusschlupf erfordern.
  • Der Ausgang von dem AND-Logikglied 27 wird für die Steuerung der Richtung verwendet, in welcher das Teilerverhältnis durch die vorgegebene Zahl geändert wird. Der Ausgang des AND-Gates 27 ist durch die Funktion ucon1 gegeben: ucon1 = ucon0·uFD (4)
  • Das Signal ucon1 hängt von der Frequenzrichtung ab und kann verwendet werden, um die Richtung einer Teilerverhältnisanpassung ΔDIV anzuzeigen. Wenn der Linearbereich verlassen wurde, zeigt der Wert von ucon1 an, ob das Teilerverhältnis um einen bestimmten Betrag ΔDIV erhöht oder verringert werden sollte, um den Phasendetektor zurück in den Linearbereich zu bringen. Nur drei Kombinationen für ucon0 und ucon1 können auftreten. Ihre Bedeutung ist in der folgenden Tabelle gegeben:
    ucon0 ucon1 ΔDIV
    0 0 0
    0 1 +1
    1 1 –1
  • Die Frequenzanpassung kann mehrere Male abhängig von den Werten von ucon0 und ucon1 wiederholt werden, bis die Phasendetektorschaltung in dem Linearbereich ist. Wenn die Phasendetektorschaltung in dem Linearbereich ist, kann die Frequenz um einen Betrag ΔDIV geändert werden, um bei dem erwünschten Teilerverhältnis anzukommen. Alternativ kann das erwünschte Teilerverhältnis nach einer bestimmten Haltezeit angewendet werden.
  • 3 zeigt ein Zeitablaufdiagramm für die Ausgangssignale des Trigger-Flip-Flops TF1 und TF2, das D-Flip-Flop DF und den Phasendetektor EXOR1 für eine Zunahme der Frequenz (das Signal, welches die Frequenzänderung anzeigt, wird auf einen hohen Zustand eingestellt). Wenn der Phasenfehler zwischen den Signalen, welche durch die Trigger-Flip-Flops TF1 und TF2 bereitgestellt werden, auf mehr als 90 Grad ansteigt, steigt das D-Flip-Flop zu einem hohen Zustand an, der das Überqueren einer Linearbereichsgrenze anzeigt.
  • Die Ausgangssignale des D-Flip-Flops DF und die Frequenzrichtungssignale werden mit Hilfe des negierten EXOR2-Logikglieds und AND-Logikglieds 27 codiert und zu der Teilerverhältnissteuerung übertragen. Das Teilerverhältnis wird zweimal verringert, um die PLL-Schaltung zurück in den Linearbereich zu bringen. Dieses Verfahren wird wiederholt, bis der Phasendetektor in dem Linearbereich ist.
  • 4 zeigt ein Zeitablaufdiagramm für das Ausgangssignal des Trigger-Flip-Flops TF1 und TF2, das D-Flip-Flop DF und den Phasendetektor EXOR1 für eine Abnahme der Frequenz (das Signal, das die Frequenzänderung anzeigt, wird auf einen niedrigen Zustand eingestellt). Wenn der Phasenfehler zwischen den Signalen, die von den Trigger-Flip-Flops TF1 und TF2 ausgegeben werden auf mehr als –90 Grad zunimmt, steigt das D-Flip-Flop auf einen hohen Zustand an, welcher das Überqueren der Linearbereichsgrenze anzeigt.
  • Die Ausgangssignale des D-Flip-Flop DF und die Frequenzrichtungssignale werden mit Hilfe des negierten EXOR2-Logikglieds und des AND-Logikglieds 27 negiert und an die Teilerverhältnissteuerung weitergegeben. Das Teilerverhältnis wird zweimal verringert, um die PLL-Schaltung zurück in den Linearbereich zu bringen. Dieses Verfahren wird wiederholt, bis der Phasendetektor in dem Linearbereich ist.

Claims (19)

  1. Phasenregelkreisschaltung mit: – einem spannungsgesteuerten Oszillator (VCO), der Oszillatorsignale (uVCO) mit Frequenzen erzeugt, die von Eingangssignalen (ucp) abhängen, die an den spannungsgesteuerten Oszillator (VCO) angelegt sind; – einem Frequenzmodulator (DIV), der weitere Eingangssignale empfängt und frequenzmodulierte Signale (uDIV) erzeugt; – einem Phasendetektor (PD), der Phasendifferenzsignale (uPD) auf Basis der Phasendifferenz zwischen den frequenzmodulierten Signalen (uDIV) und weiteren Signalen bereitstellt, wobei der Phasendetektor (PD) einen Linearbereich hat, innerhalb dem die Phasendifferenzsignale (uPD) proportional zu der Phasendifferenz sind; und – einer Steuerung (DRC), welche die Frequenz der frequenzmodulierten Signale (uDIV) durch eine Frequenzanpassung steuert; dadurch gekennzeichnet, daß ein Linearbereichsdetektor (LRD) durch Analyse der frequenzmodulierten Signale (uDIV) und der weiteren Signale erfaßt, ob der Phasendetektor innerhalb des Linearbereichs betrieben wird oder nicht, und Linearbereichssignale (ucon0, ucon1) erzeugt, um das Ergebnis der Linearbereichserfassung anzuzeigen; und daß die Steuerung (DRC) die Linearbereichssignale (ucon0, ucon1) empfängt und die Frequenz der frequenzmodulierten Signale (uDIV) auf Basis der Linearbereichssignale (ucon0, ucon1) steuert, so daß der Phasendetektor zum Betrieb innerhalb des Linearbereichs nach einer Änderung der Frequenz der frequenzmodulierten Signale (uDIV) zu einer erwünschten Frequenz zurückkehrt.
  2. Phasenregelkreisschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Linearbereichsdetektor (LRD) zwei Ausgänge für die Linearbereichssignale hat, wobei Kombinationen der Linearbereichssignale anzeigen, ob die Frequenzanpassung durchgeführt werden soll und ob die Frequenzanpassung in einer Frequenzzunahme oder Frequenzabnahme besteht.
  3. Phasenregelkreisschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die weiteren Signale die Oszillatorsignale (uVCO) sind und daß die weiteren Eingangssignale, die von dem Frequenzmodulator empfangen wurden, Referenzsignale (uREF) sind.
  4. Phasenregelkreisschaltung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die weiteren Signale Referenzsignale (uREF) sind und daß die weiteren Eingangssignale, die von dem Frequenzmodulator empfangen wurden, die Oszillatorsignale (uVCO) sind.
  5. Phasenregelkreisschaltung nach irgendeinem vorhergehenden Anspruch, dadurch gekennzeichnet, daß der Frequenzmodulator ein Teiler ist.
  6. Phasenregelkreisschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuerung ein Teilerverhältnis des Teilers für die Frequenzanpassung steuert.
  7. Phasenregelkreisschaltung nach Anspruch 6, dadurch gekennzeichnet, daß das Teilerverhältnis in vorgegebenen Schritten geändert wird.
  8. Phasenregelkreisschaltung nach Anspruch 7, dadurch gekennzeichnet, daß das Teilerverhältnis in den vorgegebenen Schritten geändert wird, wenn der Phasendetektor wieder in dem Linearbereich ist, um die erwünschte Frequenz zu erreichen.
  9. Phasenregelkreisschaltung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß das Teilerverhältnis, das zur Erzeugung von frequenzmodulierten Signalen mit der erwünschten Frequenz geeignet ist, angelegt wird, wenn der Phasendetektor wieder in dem Linearbereich ist.
  10. Phasenregelkreisschaltung nach irgendeinem der Ansprüche 1, 2, 3 oder 4, dadurch gekennzeichnet, daß der Frequenzmodulator ein Multiplizierer ist.
  11. Phasenregelkreisschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Steuerung ein Multipliziererverhältnis des Multiplizierers für die Frequenzanpassung steuert.
  12. Phasenregelkreisschaltung nach Anspruch 11, dadurch gekennzeichnet, daß das Multipliziererverhältnis in vorgegebenen Schritten geändert wird.
  13. Phasenregelkreisschaltung nach Anspruch 12, dadurch gekennzeichnet, daß das Multipliziererverhältnis in den vorgegebenen Schritten geändert wird, wenn der Phasendetektor wieder in dem Linearbereich ist, um die erwünschte Frequenz zu erreichen.
  14. Phasenregelkreisschaltung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß das Multipliziererverhältnis, das zur Erzeugung von frequenzmodulierten Signalen mit der erwünschten Frequenz geeignet ist, angelegt wird, nachdem der Phasendetektor wieder in dem Linearbereich ist.
  15. Phasenregelkreisschaltung nach irgendeinem vorhergehenden Anspruch, dadurch gekennzeichnet, daß die Phasenregelkreisschaltung eine Ladepumpe (CP) umfaßt , die Ladepumpensignale (uCP) auf Basis der Phasendifferenzsignale (uPD) als Eingangssignale bereitstellt, die an den spannungsgesteuerten Oszillator (VCO) angelegt sind.
  16. Phasenregelkreisschaltung nach irgendeinem vorhergehenden Anspruch, dadurch gekennzeichnet, daß der Phasenregelkreis einen Schleifenfilter (LF) umfaßt , der die Eingangssignale filtert, die an den spannungsgesteuerten Oszillator (VCO) angelegt sind.
  17. Phasenregelkreisschaltung nach irgendeinem vorhergehenden Anspruch, dadurch gekennzeichnet, daß der Phasendetektor (PD) ein EXOR-Logikglied ist.
  18. Phasenregelkreisschaltung nach irgendeinem vorhergehenden Anspruch, dadurch gekennzeichnet, daß der Linearbereichsdetektor (LRD) ein integraler Bestandteil des Phasendetektors ist.
  19. Verfahren zum Steuern eines Frequenzmodulators (DIV), der weitere Eingangssignale empfängt und frequenzmodulierte Signale (uDIV) erzeugt, in einer Phasenregelkreisschaltung, die außerdem umfaßt: einen spannungsgesteuerten Oszillator (VCO), der Oszillatorsignale (uVCO) mit Frequenzen erzeugt, die von Eingangssignalen (ucp) abhängen, die an den spannungsgesteuerten Oszillator (VCO) angelegt sind; einen Phasendetektor (PD), der Phasendifferenzsignale (uPD) auf Basis der Phasendifferenz zwischen den frequenzmodulierten Signalen (uDIV) und weiteren Signalen bereitstellt, wobei der Phasendetektor (PD) einen Linearbereich hat, innerhalb dem die Phasendifferenzsignale (uPD) zu der Phasendifferenz proportional sind; eine Steuerung (DRC), welche die Frequenz der frequenzmodulierten Signale (uDIV) durch eine Frequenzanpassung steuert; und einem Linearbereichsdetektor (LRD); gekennzeichnet durch die folgenden Schritte: – Erfassung, ob der Phasendetektor innerhalb des Linearbereichs betrieben wird oder nicht, durch Analyse der frequenzmodulierten Signale (uDIV) durch den Linearbereichsdetektor (LRD); – Erzeugung von Linearbereichssignalen (ucon0, ucon1) durch den Linearbereichsdetektor (LRD), um das Ergebnis der Linearbereichserfassung anzuzeigen; – Empfang der Linearbereichssignale (ucon0, ucon1) durch die Steuerung; – Anpassung der Frequenz der frequenzmodulierten Signale (uDIV) durch die Steuerung, so daß der Phasendetektor zum Betrieb innerhalb des Linearbereichs nach einer Änderung der Frequenz der frequenzmodulierten Signale (uDIV) zu einer erwünschten Frequenz zurückkehrt.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10812088B2 (en) * 2018-09-26 2020-10-20 Samsung Electronics Co., Ltd Synchronous sampling in-phase and quadrature-phase (I/Q) detection circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4030045A (en) * 1976-07-06 1977-06-14 International Telephone And Telegraph Corporation Digital double differential phase-locked loop
JPS61134125A (ja) 1984-12-05 1986-06-21 Mitsubishi Electric Corp 周波数シンセサイザ方式選局装置のロツク検出回路
US5319798A (en) * 1990-10-31 1994-06-07 Nec Corporation Radio transceiver having PLL synthesizer
US5111160A (en) * 1991-04-30 1992-05-05 The Grass Valley Group Clock generation circuit for multistandard serial digital video with automatic format identification
DE19622906A1 (de) 1996-06-07 1997-12-11 Klueber Lubrication Schmierfettzusammensetzungen
JP3344628B2 (ja) 1999-09-21 2002-11-11 横河電機株式会社 Ｐｌｌ回路の自走周波数安定化回路
US6265902B1 (en) 1999-11-02 2001-07-24 Ericsson Inc. Slip-detecting phase detector and method for improving phase-lock loop lock time
US6686803B1 (en) * 2000-07-10 2004-02-03 Silicon Laboratories, Inc. Integrated circuit incorporating circuitry for determining which of at least two possible frequencies is present on an externally provided reference signal and method therefor
EP1213840A1 (de) * 2000-12-07 2002-06-12 Nokia Corporation Sende- und Empfangseinheit mit einer Phasenregelkreisschaltung
US6441691B1 (en) 2001-03-09 2002-08-27 Ericsson Inc. PLL cycle slip compensation

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