DE60216582T2 - Fraktional-n-synthesizer und verfahren zur synchronisation der ausgangsphase - Google Patents

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Description

  • FACHGEBIET DER ERFINDUNG
  • Die Erfindung betrifft einen Fraktional-N-Synthetisierer sowie ein Synchronisationsverfahren, bei dem der Ausgang phasensynchronisiert zu der durch den fraktionalen Teilfaktor geteilten Eingangsreferenz ist.
  • HINTERGRUND DER ERFINDUNG
  • Bei einem Phasenregelkreis (PLL) ist das Ausgangssignal phasenmäßig und frequenzmäßig gegenüber einem Eingangsreferenzsignal verriegelt. Ein PLL mit einem in die Rückführschleife eingefügten Frequenzteiler kann zur Bereitstellung eines Integer-N-Frequenzsynthetisierers verwendet werden. In diesem Fall ist das Signal am negativen Phasendetektoreingang phasen- und frequenzmäßig mit der Referenz verriegelt. Die Ausgangsfrequenz und -phase ist N mal die Referenzfrequenz und -phase. Ausgangsfrequenzen können durch Programmierung des Werts von N in Schritten der Referenzfrequenz synthetisiert werden. Für jede Periode der Referenz gibt es exakt N Perioden des Ausgangs, weswegen jede N-te ansteigende Flanke des Ausgangs in Phase mit einer jeweiligen ansteigenden Flanke der Referenz ist. Für einen gegebenen Wert von N ist die Phase des Ausgangs relativ zur Referenz fest und ist jedes Mal dieselbe, wenn der Synthetisierer auf diesen Frequenzkanal zurückgeschaltet wird. Bei einem Fraktional-N-Synthetisierer hat der Teiler in dem Rückführpfad einen ganzzahligen und einen fraktionalen Teil und die Schrittauflösung der Ausgangsfrequenz ist ein Bruchteil der Referenzfrequenz, wie in Gleichung 1 gezeigt:
    Figure 00010001
  • Der fraktionale Teil wird mittels eines digitalen Interpolierers erzeugt. Dieser gibt eine Folge von ganzzahligen Werten aus, deren Mittelwert durch F/M gegeben ist, wobei F die eingangsseitige Bruchzahl ist und M der Modulus bzw. Teilfaktor ist. Der Teilfaktor M kann auch programmierbar sein oder er kann für eine gegebene Implementierung fest sein.
  • Der Interpolierer kann beispielsweise ein einfacher Akkumulator sein, dessen Überlaufbit den Ausgang bildet, oder er kann ein Sigma-Delta-Modulator höherer Ordnung sein. Im Stand der Technik gibt es zahlreiche Beispiele für beide Architekturen.
  • Fraktional-N-Synthetisierer besitzen eine Reihe von Vorteilen, welche sie wünschenswert erscheinen lassen. Ihre Ausgabeschritte sind Bruchteile der Referenzfrequenz. Dies gestattet die Verwendung höherer Eingangsreferenzfrequenzen, was wiederum ein kleineres N ermöglicht. Dies ist ein wesentlicher Vorteil, weil die Phasenrauschverstärkung vom Eingang zum Ausgang eine Funktion von N2 oder 20 log N in dB ist, so dass selbst durch eine geringfügige Verringerung von N das Rauschen stark gemindert werden kann. Die Verfügbarkeit einer höheren Referenzfrequenz ermöglicht auch eine größere Schleifenbandbreite, was wiederum eine kürzere Einschwingzeit ermöglicht, wenn der Synthetisierer von einem Frequenzkanal auf einen anderen umgeschaltet wird. Indem Gleichung (1) wie folgt umgeschrieben wird:
    Figure 00020001
    ist klar, dass der Ausgang nur mit jeder M-ten Flanke der Eingangsreferenz in Phase ist. Dies verdeutlicht einen erheblichen Nachteil von Fraktional-N-Synthetisierern, insofern nämlich, als die Ausgangsphase jeden von M möglichen Werten relativ zur Eingangsreferenzphase haben kann, wobei M der fraktionale Teilfaktor ist. Welche der M Flanken der Referenz dies ist, ändert sich jedes Mal, wenn der Kanal synthetisiert wird, abhängig von dem jeweiligen Zustand des Interpolierers, wenn die neuen N- und F-Werte geladen werden, welche den zu synthetisierenden Kanal definieren. Bei einigen Anwendungen ist dies egal, wenn aber verlangt wird, dass ein bestimmtes Ausgangsfrequenzsignal durchgehend dieselbe Phasenbeziehung zu einer Referenz hat, dann ist dies ein Problem, das man mit einem Fraktional-N-Synthetisierer hat.
  • Die europäische Patentbeschreibung Nr. EP-A-0 877 487 von de Gouy et al. offenbart einen Fraktional-N-Synthetisierer mit phasenverriegelter Schleife zum Erzeugen einer Ausgangsfrequenz aus einer Referenzfrequenz. Der Synthetisierer mit der phasenverriegelten Schleife enthält einen Teiler mit doppeltem Teilfaktor sowie einen digitalen modulo P Akkumulator, welcher dem Teiler ein Signal liefert, um das Teilungsverhältnis des Teilers zwischen den Werten N und N + 1 umzuschalten. Ein modulo P-Zähler, welcher mit der Referenzfrequenz getaktet ist und pro Zyklus der Referenzfrequenz um Eins heraufgesetzt wird, erzeugt ein Überlaufbit alle P Zählwerte der Referenzfrequenz. Ein mit der Referenzfrequenz getaktetes D-Flipflop legt das Überlaufbit an einen Rücksetzeingang des modulo P-Akkumulators alle P Zählwerte der Referenzfrequenz an, um den modulo P-Akkumulator neu zu initialisieren.
  • ABRISS DER ERFINDUNG
  • Es ist ein vorrangiges Ziel der Erfindung, einen Fraktional-N-Synthetisierer sowie ein Verfahren zur Synchronisierung der Ausgangsphase gegenüber einer Referenzphase bereitzustellen.
  • Die Erfindung basiert auf der Erkenntnis, dass ein wahrlich einfacher und leistungsfähiger Fraktional-N-Synthetisierer, dessen Ausgangssignalphase zum Eingangsreferenzsignal synchronisiert ist, erhalten werden kann, indem zu ganzzahligen Vielfachen von Perioden des Eingangsreferenzsignals ein Synchronisationsimpuls erzeugt wird und einer dieser Synchronisationsimpulse durchgelassen wird, um den Interpolierer des Fraktional-N-Synthetisierer für die Phasensynchronisierung des Ausgangssignals gegenüber dem Eingangsreferenzsignal neu zu initialisieren.
  • Erfindungsgemäß ist ein Bruchteil- bzw. Fraktional-N-Synthetisierer mit synchronisierter Ausgangsphase vorgesehen, umfassend eine Phasenregelschleife mit einem Ausgangssignal, dessen Frequenz ein fraktionales Vielfaches einer Eingangsreferenzfrequenz ist, wobei die Phasenregelschleife umfasst: einen Frequenzteiler, einen auf eine Eingangsbruchzahl ansprechenden Interpolierer zur Belieferung des Frequenzteilers mit einer Ausgabe mit einem fraktionalen Wert, der im Schnitt gleich der Eingangsbruchzahl ist, einen auf die Eingangsreferenzfrequenz ansprechenden Synchronisationszähler zur Erzeugung von Synchronisationsimpulsen bei ganzzahligen Vielfachen von M Perioden der Eingangsreferenzfrequenz sowie eine Torschaltung zum Durchlassen eines Synchronisationsimpulses, um den Interpolierer für die Phasensynchronisierung des Ausgangssignals gegenüber der Eingangsreferenzfrequenz neu zu initialisieren, wobei die Torschaltung auf ein als Folge einer Änderung der Eingangsbruchzahl erzeugtes Freigabesignal anspricht, um den Synchronisationsimpuls zum Interpolierer durchzulassen.
  • Bei einer bevorzugten Ausführungsform kann der Frequenzteiler einen Dual-Modulus-Teiler mit Teilerfaktoren N und N + 1 umfassen. Der Frequenzteiler kann alternativ eine programmierbare Teilerschaltung sowie eine Summationsschaltung umfassen, welche auf die Ausgabe des Interpolierers sowie auf eine ganzzahlige Eingabe anspricht. Die Torschaltung kann den zweiten oder einen späteren Synchronisationsimpuls nach dem Auftreten des Freigabesignals durchlassen können. Der Interpolierer kann ein modulo M-Interpolierer sein.
  • Die Erfindung stellt ferner ein Verfahren zur Phasensynchronisierung des Ausgangssignals mit einer Eingangsreferenzfrequenz bei einem Fraktional-N-Synthetisierer des Typs mit einem Phasenregelkreis mit einem Frequenzteiler in einer Rückkopplungsschleife desselben und einem Interpolierer bereit, welcher auf eine Eingangsbruchzahl anspricht, um den Frequenzteiler mit einer Ausgabe mit einem fraktionalen Wert zu beliefern, der im Schnitt gleich der Eingangsbruchzahl ist, wobei das Verfahren das Erzeugen eines Synchronisationsimpulses bei ganzzahligen Vielfachen von Perioden der Eingangsreferenzfrequenz und das Durchlassen eines Synchronisationsimpulses umfasst, um den Interpolierer für die Synchronisierung der Phase des Ausgangssignals mit der Eingangsreferenzfrequenz neu zu initialisieren, wobei der Synchronisationsimpuls zum Interpolierer in Antwort auf ein Freigabesignal durchgelassen wird, das als Folge einer Änderung der Eingangsbruchzahl erzeugt wird.
  • Bei einer bevorzugten Ausführungsform können die Synchronisationsimpulse bei ganzzahligen Vielfachen von M Perioden erzeugt werden, wobei M der Teilfaktor des Interpolierers ist. Das Durchlassen des Synchronisationsimpulses zur Neuinitialisierung des Interpolierers kann durch eine vorbestimmte Änderung der Frequenz des Ausgangssignals freigegeben werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Zielsetzungen, Merkmale und Vorteile werden sich einem Fachmann aus der folgenden Beschreibung einer bevorzugten Ausführungsform und den beigefügten Zeichnungen ergeben, in denen:
  • 1 eine schematische Blockdarstellung eines Fraktional-N-Synthetisierers gemäß der Erfindung ist, bei dem der Ausgang phasensynchronisiert zur Eingangsreferenz ist;
  • 2 eine schematische Darstellung einer Ausbildung der Torschaltung der 1 ist;
  • 3 eine schematische Darstellung einer anderen Ausbildung des Frequenzteilers der 1 ist; und
  • 4 eine schematische Blockdarstellung des Fraktional-N-Synthetisierers der 1 zusammen mit einem Integer-N-Synthetisierer ist.
  • BEVORZUGTE AUSFÜHRUNGSFORM
  • In 1 ist ein Fraktional-N-Synthetisierer 10 mit synchronisierter Ausgangsphase gezeigt. Der Synthetisierer 10 enthält eine Phasenregelschleife (PLL) 12 mit einem Phasendetektor 14, einem Schleifenfilter 16, einem spannungsgesteuerten Oszillator (VCO) 18 und einem Frequenzteiler 20, welcher in 1 einen programmierbaren Teiler 22 sowie eine Summationsschaltung 24 aufweist. Ein Interpolierer 26 liefert der Summationsschaltung 24 die fraktionale Eingabe F/M, wobei F typischerweise der Zähler der Bruchzahl ist und M der Nenner oder Modulus. Der ganzzahlige Anteil N kann von einer externen Quelle stammen; die beiden werden in der Summationsschaltung 24 vereinigt, um dem Programmteiler 22 die Divisorzahl zu liefern.
  • Im Betrieb wird eine Referenzfrequenz 28 (fREF) am Eingang 30 an den positiven Eingang des Phasendetektors 14 geliefert. Der spannungsgesteuerte Oszillator 18 stellt auf einer Leitung 32 ein Ausgangssignal fOUT bereit, dessen Frequenz eine Funktion der an den VCO 18 angelegten Spannung ist. Die Frequenz des Ausgangssignals auf der Leitung 32 wird im programmierbaren Teiler 22 durch den Divisor geteilt und an den negativen Eingang des Phasendetektors 14 zurückgeliefert. Der Phasendetektor 14 detektiert eine Phasendifferenz zwischen den beiden Signalen und liefert ein hierfür repräsentatives Signal an das Schleifenfilter 16. Das Schleifenfilter 16 integriert oder mittelt das Signal und liefert an den VCO 18 eine Spannung, um die Frequenz des Ausgangssignals fOUT auf der Leitung 32 zu erhöhen oder abzusenken, bis die Eingangssignale des Phasendetektors 14 angeglichen sind.
  • Jedes mal, wenn der Phasenregelkreis 12 auf einen anderen Kanal schaltet, d. h. die Frequenz fOUT an seinem Ausgang durch Ändern eines oder mehrerer der Parameter F, M, N geändert wird, beginnt der Angleichungsprozess von Neuem. Bei Fraktional-N-Synthetisierern ist jedoch das höherfrequente Ausgangssignal fOUT nur alle M Perioden des Referenzsignals in Phase mit der Eingangsreferenzfrequenz 28. Noch wichtiger: Der Ausgang ist nun in Phase mit einer der M Flanken der Referenz, und welche der M Flanken der Referenz dies ist, kann bei jedem Schalten oder Synthetisieren des Kanals abhängig vom jeweiligen Zustand des Interpolierers anders sein.
  • Nach Maßgabe der Erfindung kann die Ausgangsfrequenz fOUT zuverlässig gegenüber der Eingangsreferenzfrequenz fREF verriegelt werden, indem ein Synchronisationszähler 40 verwendet wird, welcher auf die Eingangsreferenzfrequenz fREF (die sich nicht ändert) anspricht, um alle K Zeitpunkte einen Synchronisationsimpuls zu erzeugen. K ist ein Faktor, der programmierbar und auf einer Leitung 42 eingebar sein kann oder der permanent im Zähler 40 gespeichert sein kann. K ist gleich n × M, wobei n eine ganze Zahl ist, z. B. 1, 2, 3 usw. Die Synchronisationsimpulse werden von einer Torschaltung 44 nur dann zum Interpolierer 26 durchgelassen, wenn auf einer Leitung 46 ein Freigabesignal anliegt. Dieses Freigabesignal kann beispielsweise als Folge einer Änderung der Werte F, M oder N erzeugt werden. Wenn die Torschaltung 44 freigegeben ist, lässt sie somit einen Synchronisationsimpuls vom Zähler 40 auf einer Leitung 48 an den Initialisierungseingang des Interpolierers 26 durch. Dies stellt den Interpolierer 26 in seinen anfänglichen Zustand zurück, bei dem bekanntermaßen die Eingangsreferenzfrequenz 28 und die Ausgangsfrequenz 32 eine gegebene Phase zueinander haben, wobei sie sodann alle M Zyklen in Phase sind. Der Interpolierer 26 kann eine einfache Addierschaltung mit Übertrag sein, wobei der Übertrag auf einer Leitung 50 als fraktionale Eingabe für den Summierer 24 erscheint, oder er kann beispielsweise ein Sigma-Delta-Modulator höherer Ordnung sein. Die Initialisierung des Interpolierers 26 kann ihn auf Null zurückstellen oder sie kann ihn auf eine andere vorbestimmte Einstellung setzen, wie sie beispielsweise für eine Rauschminimierung zur Randomisierung der Ausgabe auf der Leitung 50 dienen kann.
  • Wenngleich gemäß 1 die Torschaltung 44 den ersten Synchronisationsimpuls vom Zähler 40 durchlässt, nachdem die Torschaltung 44 durch ein Signal auf der Leitung 46 freigegeben wurde, so ist dies keine notwendige Beschränkung der Erfindung. Beispielsweise kann die Torschaltung 44 wie in 2 bei 44 gezeigt mit einem Pulszähler 60 und einem UND-Gatter 62 ausgebildet werden. Das UND-Gatter 62 erhält an einem Eingang Synchronisationsimpulse vom Synchronisationszähler 40 und an seinem anderen Eingang die Freigabe auf der Leitung 46. Die Synchronisationsimpulse kommen fortlaufend an, werden aber vom UND-Gatter 62 nur dann durchgelassen, wenn das Freigabesignal auf der Leitung 46 anliegt. Wenn der Pulszähler 60 durch ein Signal auf einer Leitung 66 auf einen Zählwert Eins gesetzt wird, wird der erste Synchronisationsimpuls nach dem Auftreten des Freigabesignals auf der Leitung 48 zu dem Initialisierungseingang des Interpolierers 26 durchgelassen. Der Pulszähler 60 kann aber auf der Leitung 66 auch mit einer anderen Zahl, beispielsweise 2, programmiert werden, in welchem Fall nur der zweite Synchronisationsimpuls nach dem Auftreten des Freigabesignals auf der Leitung 48 durchgelassen wird. Dies kann getan werden, um dafür Sorge zu tragen, dass genügend Zeit für das Einschwingen des Systems besteht, nachdem der Kanal nach einer Änderung der Ausgangsfrequenz fOUT etwa in Folge einer Änderung von F, M oder N gewechselt wurde.
  • Nach der Zeichnung der 1 enthält der Frequenzteiler 20 einen programmierbaren Teiler 22 sowie eine Summationsschaltung 24, um die ganze Zahl N und den Bruchteil F/M zu kombinieren. Dies ist freilich keine notwendige Beschränkung der Erfindung. Wie in 3 gezeigt, kann ein Frequenzteiler 20' beispielsweise lediglich einen Dual-Modulus-Teiler oder einen Dual-Divisor-Teiler 70 enthalten, welcher beispielsweise die Moduli N und N + 1 verwendet. Die Eingabe vom Interpolierer 26 ist einfach 0 oder 1.
  • Bei einer Anwendung (4) kann die Erfindung bei einem Fraktional-N-Synthetisierer mit synchronisierter Ausgangsphase und Integer-N-Synthetisierer eingesetzt werden. Der PLL 12 erzeugt dort ein fOUT-Signal, das beispielsweise ein HF-Signal sein kann, während ein zweiter PLL 112 ein zweites fOUT-Signal erzeugt, welches ein ZF-Signal zur Verwendung in einer Superheterodyn-Schaltung sein kann. Die Eingabe für den Phasendetektor 14a kommt vom Synchronisationszähler 40.

Claims (10)

  1. Bruchteil-N-Synthetisierer mit synchronisierter Ausgangsphase, umfassend eine Phasenregelschleife (12) mit einem Ausgangssignal, dessen Frequenz ein Bruchteil-Vielfaches derjenigen eines Eingangsreferenzsignals ist, wobei die Phasenregelschleife (12) umfasst: einen Frequenzteiler (20), einen auf eine Eingangsbruchzahl ansprechenden Interpolierer (26) zur Belieferung des Frequenzteilers (20) mit einer Ausgabe mit einem Bruchwert, der im Schnitt gleich der Eingangsbruchzahl ist, einen auf das Eingangsreferenzsignal ansprechenden Synchronisationszähler (40) zur Erzeugung von Synchronisationsimpulsen bei ganzzahligen Vielfachen von M Perioden der Eingangsreferenzfrequenz sowie eine Torschaltung (44) zur Durchlassung eines Synchronisationsimpulses, um den Interpolierer (26) für die Phasensynchronisierung des Ausgangssignals gegenüber dem Eingangsreferenzsignal neu zu initialisieren, dadurch gekennzeichnet, dass die Torschaltung (44) auf ein als Folge einer Änderung der Eingangsbruchzahl erzeugtes Freigabesignal anspricht, um den Synchronisationsimpuls zum Interpolierer (26) durchzulassen.
  2. Bruchteil-N-Synthetisierer nach Anspruch 1, dadurch gekennzeichnet, dass der Frequenzteiler (20) einen Dual-Modulus-Teiler (70) mit Teilerfaktoren N und N + 1 umfasst.
  3. Bruchteil-N-Synthetisierer nach Anspruch 1, dadurch gekennzeichnet, dass der Frequenzteiler (20) eine programmierbare Teilerschaltung (22) sowie eine Summationsschaltung (24) umfasst, welche auf die Ausgabe des Interpolierers sowie auf eine ganzzahlige Eingabe anspricht.
  4. Bruchteil-N-Synthetisierer nach Anspruch 3, dadurch gekennzeichnet, dass die Torschaltung (44) auf ein Freigabesignal anspricht, welches als Ergebnis einer Änderung der ganzzahligen Eingabe an die Summationsschaltung (24) erzeugt wird.
  5. Bruchteil-N-Synthetisierer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Torschaltung (44) dazu eingerichtet ist, von einem zweiten und späteren Synchronisationsimpulsen nach Auftreten des Freigabesignals nur einen durchzulassen.
  6. Bruchteil-N-Synthetisierer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Interpolierer (26) ein Modulo-M-Interpolierer ist.
  7. Verfahren zur Phasensynchronisierung des Ausgangssignals mit einer Eingangsreferenzfrequenz bei einem Bruchteil-N-Synthetisierer des Typs mit einem Phasenregelkreis (12) mit einem Frequenzteiler (20) in einer Rückkopplungsschleife desselben und einem Interpolierer (26), welcher auf eine Eingangsbruchzahl anspricht, um den Frequenzteiler (20) mit einer Ausgabe mit einem Bruchwert zu beliefern, der im Schnitt gleich der Eingangsbruchzahl ist, wobei das Verfahren das Erzeugen eines Synchronisationsimpulses bei ganzzahligen Vielfachen von Perioden des Eingangsreferenzsignals und das Durchlassen eines Synchronisationsimpulses umfasst, um den Interpolierer (26) für die Synchronisierung der Phase des Ausgangssignals mit dem Eingangsreferenzsignal neu zu initialisieren, dadurch gekennzeichnet, dass der Synchronisationsimpuls zum Interpolierer (26) in Antwort auf ein Freigabesignal durchgelassen wird, das als Folge einer Änderung der Eingangsbruchzahl erzeugt wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Synchronisationsimpulse bei ganzzahligen Vielfachen von M Perioden erzeugt werden, wobei M der Modulus des Interpolierers (26) ist.
  9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der Frequenzteiler (20) als programmierbare Teilerschaltung (22) vorgesehen ist und die Eingangsbruchzahl mit einer ganzzahligen Eingabe summiert wird, bevor sie der programmierbaren Teilerschaltung (22) zugeführt wird, und dass der Synchronisationsimpuls zum Interpolierer (26) in Antwort auf ein Freigabesignal durchgelassen wird, das als Ergebnis einer Änderung der ganzzahligen Eingabe erzeugt wird.
  10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass von einem zweiten und späteren Synchronisationsimpulsen nach Auftreten des Freigabesignals nur einer zum Interpolierer (26) durchgelassen wird.
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US294773P 2001-05-31
US957042 2001-09-20
US09/957,042 US6556086B2 (en) 2001-05-31 2001-09-20 Fractional-N synthesizer and method of synchronization of the output phase
PCT/US2002/018523 WO2002098005A1 (en) 2001-05-31 2002-05-17 Fractional-n synthesiser and method of synchronisation of the output phase

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2811166B1 (fr) * 2000-06-30 2005-01-28 Cit Alcatel Procede et dispositif de synthese de frequence au moyen d'une boucle a phase asservie
JP2002198808A (ja) * 2000-10-19 2002-07-12 Sony Corp Ｐｌｌ回路および光通信受信装置
US7071787B2 (en) * 2002-11-22 2006-07-04 Tektronix, Inc. Method and apparatus for the reduction of phase noise
EP1458101B1 (de) * 2003-03-14 2005-11-30 STMicroelectronics S.r.l. Fraktional-Phasenregelschleife
US7463710B2 (en) * 2003-06-27 2008-12-09 Analog Devices, Inc. Fractional-N synthesizer and method of programming the output phase
US7242224B1 (en) 2004-02-20 2007-07-10 Marvell International Ltd. Continuous, wide-range frequency synthesis and phase tracking methods and apparatus
US7180339B2 (en) * 2004-04-26 2007-02-20 Analog Devices, Inc. Synthesizer and method for generating an output signal that has a desired period
US7551010B2 (en) * 2005-05-12 2009-06-23 Mitsubishi Electric Corporation PLL circuit and design method thereof
US7317360B2 (en) * 2006-04-20 2008-01-08 Analog Devices, Inc. Fractional-N synthesizer system and method
US7889012B2 (en) * 2008-05-06 2011-02-15 Hittite Microwave Corporation System and method for cycle slip prevention in a frequency synthesizer
US7898353B2 (en) * 2009-05-15 2011-03-01 Freescale Semiconductor, Inc. Clock conditioning circuit
EP2613442B1 (de) * 2012-01-06 2015-05-13 u-blox AG Verfahren zur Bestimmung eines Offset-Ausdrucks für ein Fractional-N-PLL-Synthesizersignal, Synthesizer zur Durchführung des Verfahrens, Signalverarbeitungsvorrichtung und GNSS-Empfänger
US9048847B2 (en) * 2013-09-24 2015-06-02 Analog Devices Global Apparatus and methods for synchronizing phase-locked loops
US9673847B1 (en) 2015-11-25 2017-06-06 Analog Devices, Inc. Apparatus and methods for transceiver calibration
US9979408B2 (en) 2016-05-05 2018-05-22 Analog Devices, Inc. Apparatus and methods for phase synchronization of phase-locked loops
US9893734B1 (en) 2016-10-03 2018-02-13 Analog Devices Global Adjusting phase of a digital phase-locked loop
US10116315B1 (en) * 2017-09-21 2018-10-30 Qualcomm Incorporated System-on-a-chip clock phase management using fractional-N PLLs
US11082051B2 (en) 2018-05-11 2021-08-03 Analog Devices Global Unlimited Company Apparatus and methods for timing offset compensation in frequency synthesizers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1179025A (en) * 1983-09-06 1984-12-04 Chung K. Tsang Optimized fractional frequency synthesizer
FR2763196B1 (fr) * 1997-05-07 1999-07-30 Thomson Csf Synthetiseur de frequence coherent a boucle de phase et pas fractionnaires
DE19748885C2 (de) * 1997-11-05 2001-11-29 Ericsson Telefon Ab L M Phasenregelschleife mit Verbesserungen des Phasen-Jitters, MTIEs, der Folgegeschwindigkeit und der Einrastgeschwindigkeit
US6249685B1 (en) * 1998-12-21 2001-06-19 Texas Instruments Incorporated Low power fractional pulse generation in frequency tracking multi-band fractional-N phase lock loop

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