AT402247B

AT402247B - Bruchteils-n-synthese mit mehreren verriegelten speicherwerken

Info

Publication number: AT402247B
Application number: AT0900691A
Authority: AT
Inventors: Alexander W Hietala; Duane C Rabe
Original assignee: Motorola Inc
Priority date: 1990-08-31
Filing date: 1991-08-01
Publication date: 1997-03-25
Also published as: DE4192081T; SE9201350D0; ATA900691A; GB2255680A; ITRM910653A1; US5070310A; KR920702570A; BR9105891A; AU632243B2; DK54892A; ES2088714B1; IE913059A1; IT1250771B; ITRM910653A0; FR2666464A1; WO1992004766A1; SE9201350L; ES2088714A1; MX9100853A; DK54892D0

Description

AT 402 247 B

Die Erfindung bezieht sich auf eine Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse nach dem Oberbegriff des Anspruches 1.

Die Erfindung betrifft allgemein Frequenz-Synthesizer und insbesondere einen Bruchteils-N-Frequenz-Synthesizer, der mehr als ein Speicherwerk in einer verriegelten Anordnung verwendet, sodaß Daten nicht durch mehr als ein Speicherwek laufen müssen. Die verriegelte Anordnung arbeitet synchron und ermöglicht es dem System, bei höheren Frequenzen zu arbeiten, wodurch innere Störsignale verringert werden.

Die PLL-Frequenzsynthese (phasengekoppelte Schleife) stellt ein wohlbekanntes Verfahren zur Erzeugung mehrerer miteinander in Beziehung stehender Signale von einem spannungsgesteuerten Oszillator (VCO) dar. In einem PLL mit einer einzigen Schleife ist ein Ausgangssignal von dem VCO an einen programmierbaren Frequenzteiler gekuppelt, der durch eine ausgewählte ganze Zahl teilt, um einem Phasendetektor ein frequenzgeteiltes Signal zur Verfügung zu stellen, der das frequenzgeteilte Signal mit einem Referenzsignal von einem anderen Festfrequenzoszillator vergleicht, der häufig wegen der Frequenzstabilität bezüglich Änderungen im Verlauf der Zeit und Änderungen der Umgebungsbedingungen ausgewählt wird. Jegliche Phasendifferenz zwischen dem frequenzgeteilten Signal und dem Referenzsignal wird von dem Phasendetektor ausgegeben, über ein Schleifenfilter gekuppelt, und an den VCO auf eine solchen Weise angelegt, daß das Ausgangssignal von dem VCO zu einer Frequenzänderung veranlaßt wird, so daß der Phasenfehler (die Phasenverschiebung) zwischen dem frequenzgeteilten Signal und dem Referenzsignal minimalisiert wird. Da der programmierbare Teiler nur durch ganze Zahlen teilt, ist die Stufengröße der Ausgangsfrequenz darauf beschränkt, daß sie gleich der Referenzsignalfrequenz ist. Bei einem PLL mit einer einzigen Schleife muß ein technischer Kompromiß getroffen werden zwischen den widerstreitenden Erfordernissen der Schleifeneinrastzeit, der Ausgangsfrequenz-Stufengröße, den Rauscheigenschaften, und der Erzeugung innerer Störsignale.

Zur Überwindung der bei dem PLL mit einer einzigen Schleife auftretenden Begrenzungen wurden programmierbare Frequenzteiler entwickelt, die eine Teilung durch nicht ganze Zahlen vornehmen können. Es werden Ausgangsfrequenz-Stufengrößen erhalten, welche Bruchteile der Referenzsignalfrequenz darstellen, während eine hohe Referenzfrequenz und eine breite Schleifenbandbreite aufrechterhalten werden. Eine Diskussion der Bruchteils-N-Synthese findet sich in dem US-Patent Nr. 4 816 774 und der US-PS 4 609 881. Wie dort erläutert ist, werden zwei Speicherwerke verwendet, um die Leistung der Bruchteils-Synthese des Umschaltens zwischen unterschiedlichen ganzzahligen Werten von Teilern zu simulieren, und zwar ohne die zugehörigen inneren Störsignale, die durch ein derartiges Schalten erzeugt werden. Das Verfahren mit zwei Speicherwerken wirkt so, daß es die unerwünschten inneren Störsignale durch Auslöschung und Schleifenfilterunterdrückung reduziert.

Daher wird die Referenzsignalfrequenz für den Bruchteils-N-Frequenz-Synthesizer durch die Stufengröße der VCO-Ausgangsfrequenz, multipliziert mit dem Nenner des programmierbaren Frequenzteilers, bestimmt. Die Bruchteils-N-Synthese erlaubt die Verwendung einer Referenzfrequenz, die erheblich höher ist als der tatsächliche Kanalabstand, und erlaubt es Ausführungsformen, infolge der Reduzierung niederfrequenter Ausgangsstörsignale breitere Bandbreiten zu verwenden. Breitere Bandbreiten gestatten schnelle Verriegelungszeiten und die Möglichkeit einer Breitbandmodulation, die an den Referenzeingang oder das Bruchteils-Teilungsschema angelegt wird.

Unglücklicherweise ist das System nicht perfekt und erzeugt einige innere Störsignale, die bei einer Frequenz ausgegeben werden, die gleich dem Kanalabstand ist. Die gewünschte Ausgangssignalreinheit ist besser als bei dem Nicht-Bruchteils-System, kann jedoch für einige Systeme hoher Qualität immer noch ungenügend sein.

Eine weitere Art der Frequenzsynthese ist in US-A 4 602 225 beschrieben. Hier kann der Phasenregelkreis (PLL) geöffnet werden und auf der Leitung zum Abstimmen des spannungsgesteuerten Oszillators (VCO) ein externes Signal eingespeist werden. Auf diese Weise kann das Ausgangssignal des Frequenzsynthesizers DC-frequenzmoduliert werden.

Nachteilig an oben angeführten Frequenzsynthesizern ist, daß die bei der Erzeugung der Ausgangssignale entstehenden Störsignale nur in ungenügendem Maße unterdrückt werden. Die bei den vorbekannten Lösungen verwendete Maßnahme zur Störsignalunterdrückung, nämlich die Erhöhung der Anzahl der verwendeten Akkumulatoren, kann nicht beliebig erweitert werden. Die Daten, die in den ersten Akkumulator eingegeben werden, müssen während der Zeitdauer eines einzigen Taktes auf das ganze digitale Netzwerk wirken, d.h. der Datentransfer durch alle Akkumulatoren muß innerhalb eines Taktes erfolgen ("Ripple"-Prozeß). Beim Stand der Technik addieren sich die Laufzeitverzögerungen der einzelnen Akkumulatoren so lange, bis die Daten während einer Taktdauer nicht mehr durch das ganze System laufen können. Daraus folgt, daß bei gegebener Taktfrequenz die Anzahl der Akkumulatoren, die zur Unterdrückung der Störsignale eingesetzt werden können, begrenzt ist. Wegen der begrenzten Anzahl der Akkumulatoren können auftretende Störsignale nur in begrenztem Maße unterdrückt werden. Außerdem führt dies zu einer relativ 2

AT 402 247 B niedrigen oberen Frequenzgrenze im Betrieb für ein System mit mehreren Speicherwerken.

Aufgabe der Erfindung ist es, einen Frequenzsynthesizer mit verbesserter Störsignalunterdrückung bereitzustellen.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst.

Die digitale Zahl, die einen Teil der Frequenzeinstellinformaton repräsentiert, wird in einem Akkumulator integriert und ein verriegeltes Ausgangssignal erzeugt. Das beim ersten Takt erzeugte Übertrag-Ausgangssignal wird bis zum zweiten Takt verzögert, d.h. bis zur Erzeugung des zweiten Übertrag-Ausgangssignals.

Durch obige Maßnahmen wird in vorteilhafter Weise erreicht, daß Daten während der Dauer eines Taktes nicht durch alle Akkumulatoren laufen müssen ("Ripple"-Prozeß), sondern nur durch einen Akkumulator. Folglich ist bei der vorliegenden Erfindung die Anzahl der Akkumulatoren, die zur Störsignalunterdrük-kung eingesetzt werden können, nicht durch die Laufzeitverzögerungen in den Akkumulatoren eingeschränkt.

Gemäß der vorliegenden Erfindung nimmt ein Bruchteils-N-Synthesizer eine digitale Zahl an, um die Ausgangssignalfrequenz eines steuerbaren Oszillators auszuwählen. Die Ausgangssignalfrequenz wird durch einen Schleifenteiler geteilt, der einen variablen Divisor aufweist, der von einem Eingangssteuersignal gesteuert wird, um ein Rückkopplungssignal für einen Vergleich mit einem Referenzsignal zu erzeugen. Die Digitalzahl wird integriert, und ein verriegeltes Ausgangssignal und ein erstes Überlaufausgangssignal werden bei dem ersten Auftreten eines erzeugten Taktsignals erzeugt. Das verriegelte Ausgangssignal wird integriert, und es wird ein zweites Überlaufausgangssignal bei einem zweiten Auftreten des Taktsignals erzeugt. Das erste Überlaufausgangssignal und das zweite Überlaufausgangssignal werden differenziert, bevor sie miteinander kombiniert werden, um das Eingangssteuersignal zu erzeugen.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein Blockschaltbild eines Bruchteils-N-Synthesizers erster Ordnung nach dem Stand der Technik

Fig. 2 ein Z-Transformationsdiagramm-Äquivalent des digitalen Netzwerkes in Fig. 1;

Fig. 3 ein Blockschaltbild eines Welligkeits-Bruchteils-N-Synthesizers höherer Ordnung nach dem Stand der Technik

Fig. 4 ein Z-Transformationsdiagramm-Äquivalent des digitalen Netzwerks eines Welligkeits-Speicherwerks zweiter Ordnung;

Fig. 5 ein Blockschaltbild eines Radio-Sende/Empfangs-Geräts, bei welchem die vorliegende Erfindung eingesetzt werden kann;

Fig. 6 ein Blockschaltbild eines Bruchteils-N-Synthesizers mit mehreren verriegelten Speicherwerken gemäß der vorliegenden Erfindung;

Fig. 7 sind Einzelheiten eines Blockschaltbilds eines eine Verzögerung hinzufügenden oder Wellig-keits-Speicherwerkaufbaus:

Fig. 8 sind Einzelheiten eines Blockschaltbilds eines keine Verzögerung hinzufügenden oder verriegelten Speicherwerkaufbaus, welcher bei der vorliegenden Erfindung eingesetzt werden kann;

Fig. 9 ist ein Z-Transformationsdiagramm-Äquivalent des verriegelten Speicherwerks in Fig. 8;

Fig. 10 das Z-Transformationsdiagramm-Äquivalent eines Systems mit drei Speicherwerken gemäß der vorliegenden Erfindung;

Fig. 11 zeigt die Abschwächung infolge des digitalen Netzwerkes der "Data in "-Glieder und der Quantisierungsrauschglieder für ein System mit drei Speicherwerken.

In Fig. 5 ist ein grundlegendes Blockschaltbild eines Radio-Sende/Empfängers gezeigt, bei welchem die vorliegende Erfindung eingesetzt werden kann. Ein derartiger Radio-Sende/Empfänger ist vorzugsweise ein digitaler Radio-Sende/Empfänger, der in einem digitalen Funktelefonsystem eingesetzt werden kann. Das Ausgangssignal des Synthesizers 503 wird sowohl von dem Empfänger 505 als auch dem Sender 507 verwendet, um ein lokales Oszillatorsignal bzw. ein Sendesignal zu erzeugen. Die Steuerung der Funktionen des Sende/Empfängers, beispielsweise für den Kanal der Betriebsfrequenz, wird durch die Funktion einer Steuerlogik 509 zur Verfügung gestellt und wird dem ersten Speicherwerk eines Bruchteils-N-Synthesizers als Zähler-Data in zugeführt.

Der grundlegende Aufbau eines Bruchteils-N-Systems mit einem Speicherwerk ist in dem Blockschaltbild von Fig. 1 gezeigt. Ein VCO 101 erzeugt ein Ausgangssignal, das typischerweise an einen programmierbaren Frequenzteiler 103 angekoppelt wird, der einen Ausgang zu einem Phasendetektor (Φ) 105 aufweist. Der Steuereingang ist eine Summierung einer Grobkanaleinstellung und des Ausgangs des digitalen Netzwerkes, welches den Bruchteilsanteil der Teilung zur Verfügung stellt. Der Phasendetektor 105 vergleicht konventionell die Phase der geteilten Frequenz, fv, mit der Phase der Referenzsignalfrequenz f„ 3

AT 402 247 B die von einem Referenzoszillator 107 ausgegeben wird, um ein Signal zu erzeugen, welches an ein Schleifenfilter 109 und daraufhin an den VCO 101 angelegt wird, um das VCO-Ausgangssignal phasenstarr zu verriegeln.

Die Auswahl des Teilerwertes des variablen Frequenzteilers 103 wird durch ein digitales Netzwerk m 5 vorgenommen, welches bei bisher bekannten Implementierungen, wie beispielsweise als das Z-Transforma-tionsäquivalent im US-Patent Nr. 4 758 802 beschrieben, einen konventionellen Addierer 113 aufweist, einen Komparator 115 (welcher ein "Überlauf"-Signal erzeugt, wenn das Eingangssignal des Komparators 115 einen vorgegebenen numerischen Wert überschreitet), und eine Rückkopplungslogik 117, welche (wenn ein Überlauf-Ausgangssignal auftritt) den Nenner von dem durch eine digitale Zahl repräsentierten Aus-io gangssignal von dem Addierer 113 und dem Komparator 115 subtrahiert, bevor die Digitalzahldarstellung an den Addierer 113 angelegt wird. Eine zweite Digitalzahldarstellung, welche bei einem Bruchteils-N-Synthesi-zer das digitale Äquivalent des ersten Differentials der Offset-Phase in bezug auf die Zeit (die Offset-Frequenz) darstellt, wird an einen weiteren Eingang des digitalen Netzwerks 111 angelegt. Die Gesamtwirkung des digitalen Netzwerks 110 besteht darin, daß die differentielle Phase integriert wird, und daß an den 75 PLL ein Steuersignal angelegt wird (in Form eines digitalen Überlaufsignals), weiches ein Äquivalent erster Ordnung des Phasen-Offsets darstellt. Der Addierer 113 summiert die bisherigen Inhalte des Addierers 113 mit do/dt (einem Zähler) bei jedem Auftreten des Referenzfrequenzsignals f,. Wie in dem US-Patent Nr. 4 816 774 beschrieben ist, wird das Ausgangssignal des Addierers 113 mit einer Zahl verglichen (einem Nenner eines gewünschten Bruchteils-Anteils des Divisors, wenn der Divisor des Frequenzteilers 103 als 20 eine Summe aus einer ganzen Zahl und einem Wert (Zähler/Nenner) ausgedrückt wird). Wenn der Inhalt des Addierers 113 den Nenner übersteigt, dann wird der Überlaufausgang auf "wahr" gesetzt, und der Inhalt des Addierers wird in der Rückkopplungslogik 117 durch den Nenner verringert, bevor der nächste Referenzimpuls auftritt.

Als Beispiel wird angenommen, daß der Nenner 13 ist und der Zähler 1. Bei jedem dreizehnten 25 Referenzimpuls übersteigt der Wert des Addierers 113 den Nenner und erzeugt ein Überlauf-Ausgangssi-gnal, welches den Divisor des Frequenzteilers 103 um eins erhöht für einen Referenzsignalimpuls fr. Dies entfernt einen Impuls von dem Ausgangssignal des VCO 101 und verringert daher den akkumulierten Phasenfehler um 360*. Dies entspricht einer Teilung mit 1/13, welche der nominellen Schleifenteilerzahl zugefügt wird. 30 In dem Z-Transformationsdiagramm von Fig. 2 ist ein Z-transformationsäquivalentes digitales Netzwerk 111' dieses Systems mit einem Speicherwerk gezeigt, welches dem in dem US-Patent Nr. 4 758 802 gezeigten System entspricht. Die Z-Transformationsgleichung für das System mit einem einzigen Speicherwerk lautet: 35 po * α (· - z-1) (2 - *-1)

+ PI (2 - 2‘1) 40

Der Z-Transformationsaddierer 201 wird von dem Zähler versorgt (minus den Nenner, wenn ein Überlauf auftritt), und dem vorherigen Inhalt des Addierers, repräsentiert durch einen z-' - Block 203, 205 (Verzogerungsblock). Der Vergleich wird als eine digitale Scheibenbildungseinrichtung angesehen, wobei ein Quantisierungsfehler Q bei 207 zugefügt wird. Das Ausgangssignal von dem Addierer 207 ist die digitale 45 Zahl, die zum Addierer 201 zurückgeführt wird, und das Überlaufsignal wird als das Ausgangssignal verwendet. Allerdings muß für eine Z-Transformationsanalyse kein Unterschied zwischen dem Ausgangssignal und dem Rückkopplungssignal gemacht werden.

An dem Punkt B kann eine Gleichung wir nachstehen angegeben ausgestellt werden. so B(z) = B(z)z-1 + A(z) oder B(z) = A(z)/(1-z_1)

Jedoch ist Data out = B(z) + Q und A(z) = Data in -B(z)-Q.

Wird des eingesetzt und nach B(z) aufgelöst, so ergibt sich: 55 B(z) = Data in/(2-z~1) - Q/(2-z-1)

Als Lösung für Data out ergibt sich: 4

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Data out = Data in/(2-z 1) + Q(1-z 1)/2-z-')

Diese Gleichung kann nun in den Frequenzbereich umgewandelt werden (es wird darauf hingewiesen, daß V auf die Faltungsfrequenz frequenznormiert wird):

Daher werden die in den Addierer 201 eingegebenen Daten geringfügig tiefpaßgefiltert, und das Quantisierungsrauschen, welches durch das digitale Netzwerk 111' hervorgerufen wird, wird hochpaßgefiltert. Die Hochpaßfilerung des Quantisierungsrauschens hat die Wirkung, daß die inneren Störsignale verringert werden, die bei der Frequenz des Frequenzabstands von Kanal zu Kanal des Sende/Empfangs-Geräts auftreten, wenn das Störsignal bei einer Frequenz weit unterhalb der Ecke des Hochpasses auftritt. Durch Auswahl einer PLL-Reaktion mit einer Tiefpaß-Eckfrequenz, welche eine erheblich niedrigere Frequenz aufweist als die Hochpaßecke, ist es möglich, beinahe sämtliches Rauschen zu unterdrücken. Bei einem System mit einem einzigen Speicherwerk beträgt die Hochpaßdämpfung 20 dB/Dekade. Daher muß die Referenzfrequenz hoch sein, um die Hochpaßecke zu hohen Frequenzen hin zu schieben, wenn eine ausreichende Rauschunterdrückung erzielt werden soll. (Oder der PLL-Tiefpaß muß eine sehr niedrige Frequenz aufweisen, und daher die Vorteile der breiten Bandbreite verlieren.)

Um die Hochpaßfilterung des grundlegenden Bruchteils-N-Aufbaus zu verbessern ist es bekannt, eine Bruchteils-N-Synthese bei Systemen zu verwenden, die mehr als ein Speicherwerk aufweisen. In dem US-Patent Nr. 4 204 174 ist ein Bruchteils-N-Synthesizer mit zwei Speicherwerken beschrieben. Weiterhin ist ein Beispiel für einen Bruchteils-N-Synthesizer mit mehreren Speicherwerken in dem Blockschaltbild von Fig. 3 gezeigt, in welchem das einzige digitale Netzwerk 111 von Fig. 1 durch zusätzliche Speicherwerke vergrößert ist, in diesem Falle um ein Speicherwerk 303, ein Speicherwerk 305, und ein Speicherwerk 307.

In einem System mit mehreren Speicherwerken wird der Inhalt des ersten Speicherwerkes 111 das Dateneingangssignal für das zweite Speicherwerk 303. Der Inhalt des zweiten Speicherwerks 303 wird das Dateneingangssignal für das dritte Speicherwerk 305. Sobald die Daten an dem Ausgang des Addierers 113 des Speicherwerks 111 anlegen, müssen sie an den Dateneingang des Addierers 1.13 des Speicherwerks 303 übertragen werden. Sobald die Daten an dem Ausgang des Addierers 113 des Speicherwerks 303 anliegen, müssen sie an den Dateneingang des Speicherwerks 305 übertragen werden, usw. Die gesamte Übertragung muß innerhalb eines Taktimpulses durchgeführt werden (der typischenweise von dem Ausgang des Frequenzteilers 103 abgeleitet wird). Dieser Vorgang wurde als ein "Welligkeitserzeugungsvorgang” bezeichnet, und die Speicherwerke sind als "Welligkeits,'-Speicherwerke bekannt. Offensichtlich wird durch den Welligkeitserzeugungsvorgang eine obere Grenze für die Geschwindigkeit und/oder die Anzahl der Speicherwerke gesetzt.

Das zweite Speicherwerk 303 weist seinen eigenen Z-Transformations-Quantisierungsfehler Q2 auf, zusätzlich zu dem Fehler Q1 des ersten Speicherwerks. Allerdings wird die Kombination dieser beiden Fehler im Vergleich zum Falle eines einzigen Speicherwerks wesentlich verringert. Der Überlaufausgang des zweiten Speicherwerks 303 wird an ein logisches Verzögerungselement 309 angelegt, und nach dem Differenzieren, welches von dem Verzögerungselement 309 durchgeführt wird, dem Addierer 311 zugeführt. Der Überlaufausgang des Komparators des Speicherwerks 305 wird zweimal differenziert, durch logische Verzögerungselemente 313 und 315, und als Eingangssignal dem Addierer 311 zugeführt. Der Überlaufausgang des Komparators des Speicherwerks 307 wird dreimal differenziert durch logische Verzögerungselemente 317, 319 und 321, und als Eingangssignal dem Addierer 311 zugeführt. Die wie voranstehend beschrieben differenzierten Überlaufausgangssignale werden addiert und als ein effektives Überlaufsignal ausgegeben, welches an den Frequenzteiler 103 angelegt wird. Daher besteht die von dem System mit mehreren Speicherwerken hervorgerufene Wirkung darin, den Phasen-Offset der ersten Ordnung des Überlaufausgangs des Speicherwerks 111 und den Phasen-Offset der zweiten Ordnung des differenzierten Überlauf-Ausgangssignals des Speicherwerks 303, den Phasen-Offset der dritten Ordnung des zweifach differenzierten Überlaufausgangssignals des Speicherwerkes 305, und den Phasen-Offset der vierten Ordnung des dreifach differenzierten Überlaufausgangssignals des Speicherwerkes 307 zu addieren, um 5

AT 402 247 B das effektive Überlaufsignal zu erzielen.

Zur Vereinfachung ist das Z-Transformationsmodell des ersten und zweiten Speicherwerkes in dem Diagramm von Fig. 4 gezeigt. D01 ist das Signal "Data out" des ersten Speicherwerks. Aus der voranstehenden Berechnung ergibt sich: DOl = Data Out = PäB in qiÜ_lEL! (2 - r1) (2-2-1)

Di2 ist der Speicherwerkinhalt des ersten Speicherwerks: pp_(Daain-DOn (1 * r1)

Eine ähnliche Gleichung wie voranstehend angegeben ergibt sich für D02: q -r») (2-ri) D02 = —2i2- Q2 (2 - r1)

Einsetzen in die Gleichung Di2 und dann Einsetzen für D01 ergibt: D02=_Daain__o ^Q2fi^d3—Daaia

Jedoch ist D03 = D02(1-z-1) und Data out = D01 + D03 Daher ergibt sich nach einigen algebraischen Umformungen:

Data Out * Daair

Diese Darstellung wird dann in den Frequenzbereich umgewandelt (wiederum ist V auf die Faltungsfrequenz frequenznormiert): 6

AT 402 247 B pamOnti 7 13 - 12COSHCV) I Dänin i 5 - 4cosucv>

2 - Icoscgv) 5 - 4cOS(3CV) manOuri :-2cos(*v) j Q2 ί '(5 - 4co»äv) ln diesem Falle tritt die Hochpaßecke etwa bei derselben Frequenz auf wie im Falle des einzigen Speicherwerks, jedoch beträgt die Frequenzantwort der Hochpaßcharakteristik in bezug auf das Quantisie-rungsrauschen 40 dB/Dekade. Dies erlaubt es, daß der PLL eine größere Bandbreite aufweist, also gestattet es dem Bruchteils-System, bei einer niedrigeren Frequenz zu arbeiten als im Falle des einen Speicherwerks, während immer noch die gewünschte Rauschunterdrückung aufrechterhalten wird.

Die Anzahl an Speicherwerken kann theoretisch auf jeden gewünschten Grad erhöht werden. Die sich ergebende Steilheit der Reaktion der Hochpaßeigenschaften in bezug auf das Quantisierungsrauschen ergibt sich als die Anzahl der Speicherwerke, multipliziert mit 20 dB/Dekade. Die Speicherwerke werden "rekombiniert" durch ein als "Pascal'sches Dreiecksverfahren" bekanntes Verfahren, wie es in dem US-Patent Nr. 4 609 881 be schrieben ist. Im allgemeinen werden die Speicherwerke höherer Ordnung rekombiniert entsprechend (1-Ζ-1)(η·υ.

Bei den voranstehend erwähnten Systemen ist es erforderlich, daß die Daten bei einem Taktimpuls wellig sämtliche Speicherwerde durchlaufen müssen. Für ein System höherer Ordnung begrenzt dieses Erfordernis die maximale Speicherwerk-Taktrate und begrenzt daher die erhältliche Rauschunterdrückung. Der Grund für diese Begrenzung liegt darin, daß die Ausbreitungsverzögerung jedes Speicherwerks sich addiert, bis die Daten nicht mehr innerhalb des Zeitraumes eines Taktimpulses das System wellig durchlaufen können.

In Fig. 6 ist ein Bruchteils-N-Synthesizer mit mehreren verriegelten Speicherwerken gezeigt. Der Frequenzsynthesizer verwendet einen spannungsgesteuerten Oszillator VCC 101, welcher die gewünschte Ausgangsfrequenz fo zur Verfügung stellt, und das Eingangssignal einer Teilerschaltung 103 mit variabler digitaler Frequenz zuführt. Das Ausgangssignal des variablen Frequenzteilers 103 wird an einen Eingang einer Phasenkomparatorschaltung 105 angelegt, während der andere Eingang von einem Referenzoszillator 107 beaufschlagt wird. Das Ausgangssignal des Phasenkomparators 105 wird gefiltert, um durch das Schleifenfilter 109 externe Rauschkomponenten zu entfernen. Dann wird das Ausgangssignal des Schleifenfilters 109 auf den Steuereingang des VCO 101 zurückgeführt, so daß der VCO 101 seine Ausgangsfrequenz fo so einstellt, daß sie gleich der Frequenz des Referenzoszillators 107 multipliziert mit dem digitalen Teilerverhältnis des Frequenzteilers 103 ist.

Bei der bevorzugten Ausführungsform wird das Teilerverhältnis N des Frequenzteilers 103 entsprechend einer periodischen Sequenz variiert, so daß die Ausgangsfrequenz fo des VCO 101 in Frequenzschritten eingestellt werden kann, die gleich einem Bruchteil der Frequenz des Referenzoszillators 107 eingestellt werden kann. Diese periodische Sequenz wird durch ein digitales Netzwerk 611 mit mehreren Speicherwerken erzeugt. In Fig. 6 ist ein digitales Netzwerk mit vier Speicherwerken gezeigt. Zählerdaten, die dem Frequenz-Offset entsprechen, und welche Modulationsinformation enthalten können, werden von einer Frequenzauswahlschaltung (nicht dargestellt) eingegeben und an den ersten Addierer 113 des Speicherwerks 615 angelegt. Das Datenausgangssignal des ersten Speicherwerks 615 wird am Ausgang der Rückkopplungslogik 117 abgenommen, nach der Bearbeitung durch den Komparator 115. Dieses Datenausgangssignal ist verfügbar, nachdem das von dem Frequenzteiler 103 abgeleitete 7

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Takteingangssignal das Speicherwerk 615 getaktet hat. Es stellt ein wesentliches Merkmal der vorliegenden Erfindung dar, daß die von einem Speicherwerk an das nächste übergebenen Daten nur an das nächste Speicherwerk in der Kette während eines Taktzyklus übertragen werden, wodurch das Problem vermieden wird, daß ein Durchlauf durch sämtliche Speicherwerke während eines Taktimpulses erfolgen muß. Jedes Speicherwerk hinter dem ersten wird mit dem Inhalt des nächsten Speicherwerks niedriger Ordnung versorgt. Jedes Speicherwerk führt eine digitale Integration des Inhalts des Speicherwerks der nächst niedrigeren Ordnung durch, wobei das erste Speicherwerk 615 eine digitale Integration der Zählereingangsdaten durchführt. Das zweite Speicherwerk 617 führt eine Doppelintegration der Zählereingangsdaten durch, das dritte Speicherwerk 619 führt eine Dreifachintegration der Zählereingangsdaten durch, und das vierte Speicherwerk 621 führt eine Vierfachintegration der Zählereingangsdaten durch.

Das Ausgangssignal jedes Speicherwerkes ist das Übertrags- oder Überlaufausgangssignal. Für das erste Speicherwerk 615 bedeutet dieses Ausgangssignal, daß die Ausgangsfrequenz fo des VCO 101 360* Phasenfehler relativ zur Frequenz des Ausgangssignals von dem Referenzoszillator 107 angenommen hat. Um dieses zu korrigieren, wird das Teilerverhältnis des Frequenzteilers 103 um eine ganze Zahl für das nächste Taktintervall erhöht, und der interne Inhalt des Speicherwerks 615 wird durch seine Kapazität verringert. Dieser Vorgang entfernt in der Wirkung einen Zyklus der Ausgangsfrequenz fo von dem Eingangssignal des Phasendetektors 105 und führt daher zu einer Phasenkorrektur von 360* an dem Ausgang des VCO 101. Diese Korrektur tritt nur an dem Punkt auf, an welchem ohne ein Schleifenfilter 109 die Ausgangsfrequenz fo einen Phasenfehler von 360’ annehmen würde. Ein derartiger Zustand führt zu einer sägezahnartigen Signalform an dem Ausgang des Phasendetektors 105, die dann durch das Schleifenfilter 109 gefiltert werden muß. Der Mittelwert dieses Sägezahnsignals ist das korrekte Steuersignal zur Auswahl von Frequenzen, die um Bruchteils-Inkremente des Referenzfrequenz-Ausgangssignals von dem Referenzoszillator 107 beabstandet sind.

Allerdings repräsentiert der interne Inhalt des ersten Speicherwerks 615 einen Zwischenwert für den Phasenfehler. Es sind Speicherwerke höherer Ordnung vorgesehen, um den internen Inhalt des ersten Speichenwerks 615 zu bearbeiten, um Zwischenwertkorrekturen des Phasenfehlers zur Verfügung zu stellen, mit dem Ergebnis, daß die sägezahnförmige Signalform bezüglich der Frequenz unterteilt werden kann, und dies führt zu einem geringeren Rauschausgangssignal bei der Fundamentalfrequenz der ursprünglichen sägezahnförmigen Signalform.

Die Ausgangssignale der Speicherwerke höherer Ordnung werden durch digitale Verzögerungsnetzwerke geführt (623, 625, 627, 629), welche Ableitungen der Überlaufausgangssignale durchführen. Da diese Überlaufausgangssignale der Speicherwerke digitale Integrationen des Zählerdateneingangssignals darstellen, ist das Nettoergebnis eine Korrektur höherer Ordnung für die gewünschte Phase.

Beispielsweise wird das Überlaufausgangssignal des zweiten Speicherwerks 617 an das digitale Verzögerungsnetzwerk 625 angelegt, wo es durch ein konventionelles Verzögerungselement 631 und ein konventionelles Verzögerungselement 633 verzögert wird, bevor es einem konventionellen digitalen Addierer 635 zugeführt wird. In dem Addierer 635 wird das verzögerte Ausgangsignal des zweiten Speicherwerks 617 dem Negativen seines vorherigen Wertes hinzuaddiert, der von dem Ausgang des konventionellen Verzögerungselementes 637 erhalten wird. Dies stellt im digitalen Sinne eine erste Ableitung dar. Da das Ausgangssignal des zweiten Speicherwerkes 617 das Doppelintegral der Zählereingangsdaten ist, stellt das Nettoausgangssignal dieser Anordnung eine Phasenkorrektur zweiter Ordnung des Bruchteils-Frequenz-Offsets dar. (Es wird darauf hingewiesen, daß die Zählerdaten ein Frequenz-Offset sind, der die Ableitung der Phase ist.)

Das Überlaufausgangssignal des dritten Speicherwerks 619 wird dem digitalen Verzögerungsnetzwerk 627 zugeführt, wo es durch das Verzögerungselement 639 verzögert wird und dem Zweifachen des Negativen seines vorherigen Wertes plus seinem zweiten vorherigen Wert hinzuaddiert wird. Diese vorherigen Werte werden von dem Ausgang des Verzögerungselementes 641 bzw. 643 erhalten. Dies entspricht einer digitalen Ableitung zweiter Ordnung. Da das Ausgangssignal des dritten Speicherwerkes 619 das Dreifachintegral des Zählerdateneingangssignals darstellt, ist die Gesamtwirkung eine Korrektur dritter Ordnung für die Phase des Bruchteils-Frequenz-Offsets.

Diese Technik kann bis zur gewünschten Ordnung der Korrektur durchgeführt werden, und zwar durch Hinzufügung weiterer Speicherwerkabschnitte zum digitalen Netzwerk 611. Die Koeffizienten der Addition jeder Sequenz entsprechen den Faktoren in der Entwicklung von (1 - z~1)x, wobei X die Ordnung des betreffenden Speicherwerkes ist. Es ist ebenfalls möglich, andere Koeffizienten einzuführen, bei welchen die Summe der Koeffizienten für das erste Speicherwerk Eins ist und Null für alle Speicherwerke höherer Ordnung. Allerdings führt jede Auswahl, die anders ist als die voranstehenden Koeffizienten, zu einem Rauschunterdrückungsvermögen, welches niedriger als optimal ist. 8

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In Fig. 7 ist ein Blockschaltbild eines Welligkeits-Speicherwerks gezeigt. Werden mehrere dieser Speicherwerke in Kaskadenschaltung angeordnet, wie in Fig. 10 gezeigt ist, so daß der Datenausgang des einen den Dateneingang des nächsten versorgt, so würde die sich ergebende Schaltung eine Gruppe von Addierern in Kaskadenschaltung aufweisen mit einer Tiefe gleich der Anzahl der Speicherwerke. Eine 5 derartige Anordnung würde eine Einstellzeit erfordern, die gleich der Verzögerung des Additionsvorgangs für ein Speicherwerk ist, multipliziert mit der Anzahl von Speicherwerken. Falls eine Korrektur der Phase hoher Ordnung gewünscht ist, so wird eine große Anzahl von Speicherwerken erforderlich, mit einer entsprechenden Verringerung der maximalen Betriebsräte.

Bei der bevorzugten Ausführungsform wird ein Aufbau mit verriegelten Speicherwerken verwendet, wie 70 dies in Fig. 8 für Speichenwerke 615, 617, 619 und 621 gezeigt ist. Das Data out-Signal 801 jedes Speicherwerkes wird als das verriegelte Ausgangssignal von der konventionellen Verriegelungsschaltung 803 verwendet. Eine Kaskade derartiger Speicherwerke weist nur eine einzige Addierverzögerung beim Auftreten jedes Taktimpulses auf (der über 805 an die Verriegelungsschaltung 803 angelegt wird), da die Verriegelungsschaltung 803 den zugehörigen Addierer 807 isoliert. Diese Anordnung führt dazu, daß jede iS Überlaufsignalausgangssequenz des Speicherwerks von dem Addierer 807 um einen Taktzyklus gegenüber der Ausgangssequenz des nächsten Speicherwerks niedriger Ordnung verzögert ist.

Wie wiederum aus Fig. 6 hervorgeht, wird beispielsweise in einem System mit vier Speicherwerken die Überlaufausgangssignalsequenz des vierten Speicherwerks 621, welche an das digitale Netzwerk 629 angelegt wird, um drei Zyklen gegenüber der ersten Überlaufausgangssignalsequenz des ersten Speicher-20 werks 615 verzögert, die Überlaufausgangssignalsequenz des dritten Speicherwerks 619 wird um zwei Zyklen gegenüber der Überlaufausgangssignalsequenz des ersten Speicherwerkes 615 verzögert, und die Überlaufausgangssignalsequenz des Zweiten Speicherwerkes 617 wird um einen Zyklus gegenüber der Überlaufausgangssignalsequenz des ersten Speicherwerkes 615 verzögert. Um die Sequenzen zeitlich zu ordnen, wird das Ausgangssignal des ersten Speicherwerkes 615 dreimal durch die Verzögerungselemente 2S 645, 647 und 649 verzögert, das Ausgangssignal des zweiten Speicherwerkes 617 wird durch die Verzögerungselemente 631 und 633 zweimal verzögert, und das Ausgangssignal des dritten Speicherwerkes 619 wird einmal durch das Verzögerungselement 639 verzögert. Alle anderen Verzögerungen stehen in Beziehung mit den digitalen Differenziervorgängen.

Um zu demonstrieren, daß ein schneller Betriebsablauf erforderlich ist, ist in Fig. 9 ein äquivalentes 30 Modell 900 für ein verriegeltes Speicherwerk und ein zugeordnetes digitales Verzögerungsnetzwerk gezeigt, welches für die Analyse des Rauschverhaltens des digitalen Netzwerkes geeignet ist. Dieses Modell, welches auf konventioneller Z-Transformationstheorie basiert, repräsentiert den Verriegelungsvorgang als einen Block 901 mit digitaler Verzögerung oder einer z-1-Verstärkung. Der Addierer in dem Speicherwerk wird durch den Addiererblock 903 repräsentiert, der dem Verzögerungsblock 901 zugeordnet ist. In der 35 äußeren Schleife wird ein zweiter Addiererblock 905 verwendet, um die Subtraktion der Speicherwerkkapazität zu repräsentieren, welche jedesmal dann auftritt. wenn das Speicherwerk überläuft. Schließlich wird ein dritter Addiererblock 907 verwendet, um das Rauschen zu repräsentieren, welches durch die Quantisierung des Phasenfehlers hervorgerufen wird. Für diesen Speicherwerkaufbau können zwei Übertragungsfunktionen definiert werden: 40

Carry OUT » z-1*Data IN + (1 - z~1)Q Data OUT = Data IN Next = z-1*Data IN z~1*Q 45

Zur Vereinfachung sind in dem Z-Transformationsdiagramm-Äquivalent von Fig. 10 drei verriegelte Speicherwerke und zugeordnete Verzögerungsnetzwerke gezeigt, welche die drei unterster Ordnung von Fig. 6 repräsentieren. Das Überlaufausgangssignal jedes Speicherwerks höherer Ordnung wird durch eine korrespondierende Anzahl digitaler Ableitungen hindurchgeführt und dann in einem gemeinsamen Addierer 1001 so wiedervereinigt. Jedes Speicherwerkausgangssignal niedriger Ordnung wird verzögert, um sämtliche Sequenzen wieder miteinander in Einklang zu bringen. Eine Gesamtübertragungsfunktion für dieses System läßt sich wie nachstehend angegeben ableiten: DO = z~3(3 - 3z"1 + z"2)DI + z~2(1 - z-')3Q1 + z~’(1 - z-’)3Q2 + (1 - z~’)3Q3

Dieser Ausdruck läßt sich wiederum in den Frequenzbereich umwandeln durch die Substitution ejn’’ = z. Dies ergibt den nachstehenden Ausdruck für DO. (Es wird darauf hingewiesen, daß dies ein gliedweiser Größenausdruck ist.) 9 55

AT 402 247 B DO:

DI (19 + 6(cos2sv -3cosav - coscv cos2xv - sm2sv *· Ssimcv - sinsv sm2sv + cossvsin2rv - Scosxv snntv 4-cos2svsnntv -l*cos2JCvsin2sv)} p -2- j. r + [2 * 2cosjcv J2 Q1+[2-2cosjcvJ2 Q2+[2 - 2costvJ2 Q3

In dem voranstehenden Ausdruck bedeutet in die Frequenz, normiert auf die Faltungsfrequenz. Die Faltungsfrequenz ist gleich der Hälfte der Rate, mit welcher die Speicherwerktaktgeber arbeiten.

Die Kurve von Fig. 11 (Frequenz in Abhängigkeit von der Abschwächung) zeigt das Ausgangssignal jedes Gliedes dieses Ausdrucks. Es wird darauf hingewiesen, daß Dl (oder Data in) bei hohen Frequenzen zum Data out (DO) leicht gestört ist, und daß jedes der Quantisierungsrauschglieder (Q) hochpaßgefiltert ist. Das Hochpaßglied wird mit einem Abfall von 60 dB/Dekade gedämpft, und die Ecke des Hochpasses tritt etwa bei der Hälfte der Faltungsfrequenz auf.

Zwei Ergebnisse lassen sich aus Fig. 11 ableiten. Zunächst einmal werden die gewünschten Frequenz-Offset-Daten durch das digitale Netzwerk mit geringer Verzerrung geleitet. Zweitens sieht man, daß die Rauschunterdrückung des digitalen Netzwerkes bei niedrigen Frequenzen für jedes zusätzliche Speicherwerk verbessert wird, da der Abfall der Hochpaßeigenschaften zum Quantisierungsrauschen das 20-fache der Anzahl der Speicherwerke in dB/Dekade beträgt. Darüber hinaus sollte das digitale Netzwerk bei einer möglichst hohen Rate betrieben werden, so daß die Ecke der Hochpaßcharakteristik bei einer möglichst hohen Frequenz liegt. Wenn das niederfrequente Rauschen ordnungsgemäß in dem digitalen Netzwerk unterdrückt wird, dann kann der gesamte Synthesizer rauscharm ausgelegt werden, da der PLL, der von dem digitalen Netzwerk versorgt wird, ein Tiefpaßnetzwerk ist, welches jegliche verbleibenden hochfrequenten Rauschkomponenten unterdrückt, die nicht von dem digitalen Netzwerk unterdrückt werden.

Bei der bevorzugten Ausführungsform wird eine Modulationsinformation an das digitale Netzwerk 611 mit mehreren Speicherwerken des Bruchteils-N-Synthesizers als die sechzehn niederwertigsten Bits eines Zählerdateneingangssignals, welches aus einer Zahl mit vierundzwanzig Bits besteht, von der Steuerlogik 509 des Sende/Empfangs-Geräts angelegt. Da ein Sende/Empfangs-Gerät, welches die vorliegende Erfindung verwendet, wirksam in dem digitalen Funktelefonsystem des GSM-Pan-Europatyps verwendet werden kann, werden schnelle Frequenzänderungen, Modulation, und niedrige Stör- und Rauschpegel mit einem Bruchteils-N-Synthesizer erzielt. Für die Modulation verwendet der Bruchteils-N-Synthesizer eine Nach-schlagetabelle, um den zu übertragenden Datenstrom in Frequenz-Offsets (Frequenzverschiebungen) für den Bruchteils-N-Synthesizer umzuwandeln. Die Schleifendivision des Synthesizers wird entsprechend dem Eingangsdatenstrom eingestellt, so daß sie dem momentanen Frequenz-Offset folgt, der für das GMSK-modulierte Signal erforderlich ist. Dies kann bei der Offset-Frequenz oder direkt bei der Hauptfrequenz erfolgen.

Die Anordnung des Bruchteils-N-Synthesizers mit verriegelten Speicherwerken wird mit großen Speicherwerken betrieben, um Störsignale zu eliminieren, eine D/A-Wandlung zur Verfügung zu stellen, um diskrete Störsignale zu reduzieren, und um eine direkte digitale Modulation für den PLL zur Verfügung zu stellen. In dem GSM-System ist die Datenrate 270,83333 kb mit einem BT-Produkt von 0,3. Dies führt zu einer Frequenz von etwa 81 kHz, die mit geringer Verzerrung als Modulation durch den PLL hindurchgeführt werden muß.

Die tatsächlichen Frequenz-Offset-Komponenten des GMSK-Signals reichen von 10 Hz bis zu etwa 70 kHz. Dieser Bereich legt die Länge der Speicherwerke fest, da es erforderlich ist, Schritte von weniger als 10 Hz zu synthetisieren. Bei der bevorzugten Ausführungsform des GSM-Systems, mit einer Referenzfrequenz von 26 MHz, beträgt die Speicherwerklänge 24 Bits, muß jedoch als Minimum zumindest 22 Bits betragen.

Offensichlich liegen die gewünschten momentanen Frequenz-Offsets infolge der Modulation deutlich unterhalb der Abschneidefrequenz des Schleifenfilters. Daher schwächt die Frequenzsynthesizerschleife nicht irgendeines der Fundamentalfrequenz-"Kanalisierungs"-Störsignale infolge der Modulation ab. Mit einem Mehrfach-Speicherwerksystem wird jedoch dieses Problem gelöst.

Es ist möglich, und vorzuziehen, die Fraktionalisierung (den Wert des Nenners des Bruchteils der Division) zu vergrößern, so daß sämtliche Störsignal-Ausgangssignale zu sehr niedrigen Frequenzen hin verschoben werden, bei welchen die kombinierten Wirkungen der Verwendung zahlreicher Speicherwerke bei einer hohen Taktrate zu einer starken Abschwächung des Quantisierungsrauschens des Bruchteils-Vorgangs führen. Auf diese Weise teilt ein großer Nenner wirksam die Frequenz des Referenzoszillators, so daß erzeugte Störsignale deutlich unterhalb der drei Dezibel-Ecke der Hochpaßcharakteristik der Schleife 10

AT 402 247 B fallen. Die Verwendung zahlreicher Speicherwerke vergrößert die Steilheit der Hochpaß-Filterwirkung. Die Erhöhung der Betriebsräte bewegt die Eckenfrequenz des Hochpaßfilters zu höheren Frequenzen.

Wie wiederum aus dem Blockschaltbild des Bruchteils-N-Synthesizers mit verriegelten Speicherwerken gemäß Fig. 6 hervorgeht, wird das Ausgangssignal des digitalen Netzwerkes 611 mit mehreren Bruchteils-N-Speicherwerken dem Teilungssteuereingang des Frequenzteilers 103 zugeführt. Wenn das Netzwerk 611 eine Erhöhung der Division um eins für eine Taktreferenzperiode verursacht, wird ein Ausgangsimpuls des VCO 101 wirksam durch den Frequenzteiler 103 entfernt. Dieser Vorgang entspricht einer Phasenverschiebung von 2ir Radian bei der Ausgangsfrequenz des VCO 101. Diese Phasenverschiebung wird dann von dem Frequenzteiler 103 geteilt, so daß die Phasenverschiebung am Eingang des Phasendetektors 105 2n Radian, geteilt durch den Division des Frequenzteilers 103, beträgt. Im allgemeinen erzeugt das Netzwerk 611 ein zeitlich variierendes Teilungsverhältnis. Daher kann im allgemeinen Fall das Eingangssignal für den Phasendetektor 105 wie nachstehend angegegeben dargestellt werden: ein) 2Π

SNL wobei NL das nominelle Schleifenteilungsverhältnis ist, c(n) die Fourier-Komponente der digitalen Sequenz bei der Offset-Frequenz, und 1/s eingeführt wird, um die Frequenz in eine Phase umzuwandeln.

Die Fourier-Komponenten der digitalen Sequenz werden wie nachstehend angegeben berechnet:

N

COS - V -J

wobei N die Gesamtanzahl von Punkten in einer Periode der Sequenz ist, θ(ΐ) die zeitliche Signalform der Digitalsequenz ist, i die Zeitkomponente ist, und n die Frequenzkomponente ist.

Nachdem das Signal den Phasendetektor 105 durchlaufen hat, wird es dann dem Schleifenfilter 109 eingegeben. Der Ausgang des Schleifenfilters 109 versorgt den Steuereingang des VCO 101. Die Größe der Steuerfehlerspannung am Eingang des VCO 101 wird wie nachstehend angegeben ausgedrückt:

Ve =

2ΠΚ, (c(ni |FM NL wobei K* die Wandlerverstärkung des Phasendetektors ist, und |F(<o)| die Größe der Filterantwort bei der Offset-Frequenz ist.

Diese Steuerspannung veranlaßt den VCO 101 zur Ausgabe einer Störkomponente wie nachstehend angegeben: 2πΚ*Κ„

pF(cö)| |c(n)| cosicOmO wobei die Störsignalkomponente der digitalen Sequenz ist, und Kv die Wandlerverstärkung des variablen Oszillators ist.

Die Rückkopplungseigenschaft des PLL korrigiert dies, so daß sich eine Störkomponente wie nachstehend angegeben ergibt: 11

AT 402 247 B 1 + 2πΚ*Κ* W<>=—^ {F(o>)| |c(n)| cosioJmi)

K+Ky |F(m)| WmNL Für kleine Störkomponenten läßt sich der Störpegel als ß/2 approximieren, wobei ß die Phase ist, die der voranstehend abgeleiteten Frequenz entspricht. ß = / fspur(t) dt

Daher lassen sich die Störpegel wie nachstehend angegeben approximieren: ß 2 πΚ^Κν |F(cü)| |c(n)j 1 +

K»K»{F«o)l ÜJmNL für niedrige Frequenzen F(«) — °° und «m -* 0. Daher läßt sich der Störpegel wie nachstehend angegeben approximieren: 2 = 2π|ο(η)|

Wenn daher die Fourier-Komponenten des digitalen Netzwerkes 611 mit mehreren Speicherwerken so geformt sind, daß sämtliche Störkomponenten einen kleinen Wert aufweisen, dann enthält das Ausgangssignal des PLL ebenfalls kleine Störwerte. Das Netzwerk 611 verhält sich gegenüber dem Quantisierungsrauschen wie ein Hochpaßfilter. Durch Erhöhung der Fraktionalisierung auf eine sehr große Zahl befinden sich sämtliche Störsignale bei Frequenzverschiebungen, bei welchen der Bruchteils-Sequenzgenerator die Störpegel abschwächt auf Werte unterhalb des Grundrauschens des PLL. Nachdem sie zum Ausgang des PLL gelangt sind, halten die Störsignale immer noch den Pegel, der von dem Bruchteils-Sequenzgenerator festgelegt wird.

Bei der bevorzugten Ausführungsform arbeitet der Phasendetektor bei 26 MHz, die von dem Referenzoszillator 107 geliefert werden, und die Fraktionalisierung erfolgt mit einer großen Zahl (22t = 16 777 216). Die Bruchteils-N-Störsignale treten bei den Harmonischen und Subharmonischen von 1,54972 Hz auf. Da sich die Referenz auf einer sehr hohen Frequenz befindet, liegt die Hochpaßecke des digitalen Netzwerks 611 mit mehreren Bruchteils-N-Speicherwerken bei etwa 6,5 MHz. Daher ist die Abschwächung von Störsignalen, die durch die Bruchteilsbildung hervorgerufen wird, extrem groß.

Die Eliminierung von Störsignalen durch Verwendung der Hochpaßeigenschaften des Netzwerkes 611 bringt wesentliche Vorteile mit sich. Zunächst einmal ist der Kanalabstand erheblich geringer als der minimal erforderliche Frequenzschritt für eine Modulation mit niedriger Verzerrung. Zweitens ist die Schleifenbandbreite extrem breit, da keine diskreten Störsignale oberhalb des Grundrauschens des PLL auftreten, die unterdrückt werden müssen (abgesehen von der Störung bei der tatsächlichen Referenz, die 26 MHz beträgt). Bei der bevorzugten Ausführungsform führt eine Frequenz von 400 kHz bei einer Einheitsverstärkung der offenen Schleife zu einem Spitzenwert von 5 Grad und einem RMS-Phasenfehler von 3,5 Grad für das GMSK-Signal. Angesichts der GSM-Spezifikationen mit einem Spitzenwert von 20 Grad und einem RMS (Effektivwert) von 5 Grad stellt dies eine vernünftige Grenze dar. Der RMS-Wert von 3,5 Grad ist von daher sehr verläßlich, daß er durch die breite Bandbreite der Schleife bestimmt wird.

Bei einem System, welches für eine sehr hohe Fraktionalisierung ausgelegt ist, könnte in der Hinsicht ein Problem auftreten, daß einige Kanal-Offsets zu einem gemeinsamen Faktor des Zählers und des Nenners führen könnten. Dies würde zu einer effektiven Bruchteils-Bildung führen, die erheblich geringer ist als gewünscht, und die diskreten Störsignale würden wiederum auftreten. Diese Situation läßt sich durch Einstellung des niedrigstwertigen Bits des Speicherwerkes vermeiden. Als ein Beispiel kann die voranstehende Situation betrachtet werden, in welcher ein Kanal eine Bruchteils-Verschiebung von 1/4 erfordert. Dies würde zu Störausgangssignalen bei den Harmonischen und Subharmonischen von 6,5 MHz führen. 12

Claims

AT 402 247 B Wenn das niedrigstwertige Bit (LSB) gesetzt wird, so wird der Bruchteil zu 4 194 305/1·: 777 216, wodurch die Störsignale wieder zurück in den Bereich von 1 Hz geführt werden. Dies führt zu einem kleinen Frequenzfehler, allerdings ist in den meisten Fällen diese Fehlerart unbedeutend. Eine zweite Vorgehensweise zur Sicherstellung einer hohen Fraktionalisierung besteht darin, zunächst den Speicherwerken mit einer Zahl, oder einer Gruppe von Zahlen, einen Offset zu geben, und dann die gewünschten Frequenzdaten einzugeben. Dieser anfängliche Offset veranlaßt ein Bruchteils-N-Speicher-werk, welches zwei oder mehr interne Speicherwerke aufweist, zur Erzeugung eines Störsignalmusters, welches dem seiner vollständigen Speicherwerklänge für beinahe jeglichen Wert der Eingangsdaten entspricht. In einem System mit mehreren Speicherwerken führt der anfängliche Offset des niedrigsten Bits (oder der niedrigsten Bits) zu einem im wesentlichen statistischen Muster, welches den Offset-Daten überlagert wird. Diese Vorgehensweise ruft keinen Frequenzfehler hervor, da der anfängliche Offset entfernt wird, sobald die Daten in das System eingegeben werden. Es wird darauf hingewiesen, daß diese Vorgehensweise bei einem System mit einem einzigen Speicherwerk nicht wirksam ist, da bei einem System mit einem einzigen Speicherwerk die Signalform einem einfachen Sägezahn entspricht, der -unabhängig von einem anfänglichen Offset - zur selben Signalform zurückkehrt. Bei mehreren Speicherwerken führt der Offset zu mehreren Mustern, die miteinander wechselwirken, um sehr lange Zeitsequenzen zu erzeugen, und zwar mit entsprechend niederfrequenten Spektralkomponenten, die in dem digitalen Netzwerk 111 unterdrückt werden. Wenn daher ein Bruchteils-N-System der n-ten Ordnung vorliegt, können die Speicherwerke "verriegelt" werden, was zu einem synchronen System führt, in welchem Daten in einem Taktzyklus nicht mehr als ein Speicherwerk durchlaufen müssen. Das erste Ausgangssignal des Speicherwerks, oder das Ausgangssignal mit der niedrigsten Ordnung, für die variable Schleifenteilereinrichtung wird durch n-1 Takteinheiten verzögert, das Speicherwerk mit dem nächst niedrigen Pegel wird um n-2 Takteinheiten verzögert, usw., bis zum letzten Speicherwerk, dem Speicherwerk mit dem höchsten Pegel, welches nicht verzögert wird. Dies führt zu einer Neuordnung der Zeitsequenzen, um die Rauscheigenschaften eines unverriegelten Systems zu erzielen. Infolge der synchronen Eigenschaft des Systems kann dieses bei höheren Frequenzen arbeiten und es so ermöglichen, daß die PLL-Bandbreite größer ist. Dies erlaubt kürzere Verriegelungszeiten und eine digitale Breitbandmodulation durch den Bruchteilsteiler (oder eine analoge Modulation durch das Referenzoszillator-Eingangssignal für den Phasendetektor), während ein besseres und vorhersagbares Störsignalverhalten sichergestellt wird. Patentansprüche 1. Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse, wobei die Vorrichtung durch eine digitale Zahl ansteuerbar ist, um eine Ausgangssignalfrequenz (fo) eines steuerbaren Oszillators auszuwählen, und die die Ausgangssignalfrequenz durch einen Schleifenteiler (103) teilt, wobei der Schleifenteiler einen variablen Divisor aufweist, der von einem Eingangssteuersignal steuerbar ist, um ein Rückkopplungssignal zu erzeugen, welches mit einem Referenzsignal verglichen wird, wobei die Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse folgende Bestandteile aufweist: eine Einrichtung (103) zur Erzeugung eines Taktsignals; eine Einrichtung (615) zum Integrieren der digitalen Zahl und zur Erzeugung eines Ausgangssignals und eines ersten Übertrag-Ausgangssignals, wobei die digitale Zahl, die integriert wird, einen Teil der Frequenzeinsteilinformation repräsentiert; eine Einrichtung zum Integrieren (617) des Ausgangssignals und zum Erzeugen eines zweiten Übertrag-Ausgangssignals; eine Einrichtung zum Verzögern (623) des ersten Übertrag-Ausgangssignals; eine Einrichtung zum Differenzieren (625) des zweiten Übertrag-Ausgangssignals; und eine Einrichtung zum Kombinieren (635) des verzögerten ersten Übertrag-Ausgangssignals mit dem differenzierten zweiten Übertrag-Ausgangssignal, um das Eingangssteuersignal zu erzeugen; wobei die Vorrichtung zur Frequenzsynthese dadurch gekennzeichnet ist, daß das Ausgangssignal, das erzeugt wird, verriegelt wird; daß das erste Übertrag-Ausgangssignal bei einem ersten Auftreten des Taktsignals erzeugt wird, daß das zweite Übertrag-Ausgangssignal bei einem zweiten Auftreten des Taktsignals erzeugt wird; und daß das erste Übertrag-Ausgangssignal bis zum zweiten Auftreten des Taktsignals Verzögert wird. 13 AT 402 247 B
2. Vorrichtung zur Frequenzsynthese nach Anspruch 1, bei welcher weiterhin eine Einrichtung (509) zum Modulieren des Ausgangssignals durch zeitliche Variation zumindest eines Bits der digitalen Zahl vorgesehen ist.
3. Vorrichtung zur Frequenzsynthese nach Anspruch 1 oder 2, bei welcher der variable Divisor einen Durchschnittswert aufweist, der durch die Summe einer ganzen Zahl und eines Quotienten aus einem Zähler geteilt durch einen Nenner repräsentiert wird.
4. Vorrichtung zur Frequenzsynthese nach Anspruch 3, bei welcher der Nenner des variablen Divisors io einen großen Wert aufweist, so daß die Frequenz des Quotienten des Referenzsignals, geteilt durch den Nenner, erheblich geringer als die Eckenfrequenz einer Hochpaßcharakteristik der Vorrichtung zur Frequenzsynthese ist, wodurch Störsignale in dem Ausgangssignal unterdrückt werden.
5. Vorrichtung zur Frequenzsynthese nach Anspruch 3 oder 4, bei welcher weiterhin eine Einrichtung 75 (509) zur Aufrechterhaltung des Nenners für mehrere Zählerwerte durch Auswahl eines vorbestimmten Zustands für mindestens ein Bit der digitalen Zahl vorgesehen ist.
6. Radiosender (507) mit einer Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der 20 Radiosender weiterhin enthält: eine auf das Eingangssteuersignal reagierende Einrichtung zum Erzeugen eines Betriebssignals; und eine Einrichtung zum Übertragen des Betriebssignals. Hiezu 6 Blatt Zeichnungen 25 30 35 40 45 50 14 55