JPH05502154A - 多段ラッチドアキュムレータ分数ｎの合成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多段ラッチドアキュムレータ分数Ｎの合成発明の背景 本発明は一般的に周波数シンセサイザに関し、特に、ラッチド構成（ｌａｔｃｈ ｅｄ　ｃｏｎｆｉｇｕｒａｔｉ。

ｎ）の１つより多くのアキュムレータを用いることによりデータが１つより多く のアキュムレータを介して“リップノビを不要とする分数Ｎの周波数シンセサイ ザに関する。

ラッチド構成は同期的に動作し、また、システムをより高い周波数で動作を可能 にし、これにより、スプリアス信号を低減する。参考として、米国特許出願第５ １６，９９３号：Ｍｕｌｔｉａｃｃｕｍｕｌａｔｏｒ　Ｓｉｇｍａ−Ｄｅｌｔａ 　Ｆｒａｃｔｆｏｎａｌ　−Ｎ　５ｙｎｔｈｅｓｉｓ″、発明者Ｈｉｅｔａｌａ 　ｅｔ　ａｌ、出願日１９９０年４月３０日、及び米国特許出願第５１６．８９ ７号：”Ｆｒａｃｔｉｏｎａｌ　Ｎ／Ｍ　５ｙｎｔｈｅｓｔｓ”、発明者Ｂｌａ ｃｋ　ｅｔ　ａｌ、出願日１９９０年４月３０日があり、これらは共に本願発明 の譲受人に譲渡されている。また、参考として、米国特許出願第５７６．３３３ 号：Ｌａｔｃｈｅｄ　Ａｃｃｕｍｕｌａｔｏｒ　Ｆｒａｃｔｊｏｎａｌ−Ｎ　５ ｙｎｔｈｅｓｉｓ　ｗｉｔｈ　Ｄ／Ａ　Ｃｏｎｖｅｒｓｉｏｎ”、出願日１９９ ０年４月３０日、発明者Ｈｉｅｔａｌａ　ｅｔ　ａｌがある。

位相ロックループ（Ｐ　Ｌ　Ｌ）周波数合成は電圧制御発振器（ＶＣＯ）から多 くの関連する信号の１つを発生するためのよく知られた技術である。単一ループ のＰＬＬにおいては、ｖＣＯからの出力信号はプログラマブル分周器に供給され 、この分周器は選択された整数によって分周して分周信号を位相比較器に提供し 、位相検出器はこの分周信号を他の固定周波数発振器からの基準信号と比較する 。この基準信号は時間変化及び環境変化に対して周波数の安定のためにしばしば 選択される。分周信号と基準信号との位相差が位相検出器から出力されてループ フィルタを介してＶＣＯに印加され、これにより、ＶＣＯからの出力信号の周波 数を変化させて分周信号と基準信号との位相誤差を最小にする。プログラマブル 分周器は整数のみによって分周するので、出力周波数のステップ幅（ｓｔｅｐ　 ５ｉｚｅ）は基準信号周波数に等しくなるように抑制される。単一ループＰＬＬ については、ループロック時間、出力周波数のステップ幅、雑音性能、及びスプ リアス信号発生の競合要件の間での技術上の妥協を行なわなければならない。

単一ループＰＬＬの制限を克服するために、非整数によって分周するプログラマ ブル分周器が開発されてきた。基準信号周波数の分数の出力周波数のステップ幅 は得られるが、基準信号周波数が高くかつループ帯域が広く維持される。分数Ｎ の合成についての議論は米国特許第４，８１６７７４号に見い出される。ここで 述べられているように、２つのアキュムレータを用いて切替によって発生するス プリアス信号を伴うことなく、除数の異なる整数値間での切替の分数合成の性能 をシミュレートする。これらの２つのアキュムレータの技術は打消しくｃａｎｃ ｅ　ｌ　ｌａ　ｔ　ｉ。

ｎ）及びループフィルタ排除（ｒｅｇｅｃｔｔｏｎ）によって不要なスプリアス 信号を低減するように作用する。

従って、分数Ｎ周波数シンセサイザのための基準信号周波数は■ＣＯ出力周波数 にプログラマブル分周器の除数の分母を乗算した値のステップ幅によって決定さ れる。分数Ｎ合成によれば、実際のチャネル間隔よりずっと高い基準周波数の使 用が可能となり、また、低周波数のスプリアス出力の低減のためにより広い帯域 幅を使用する設計が可能となる。帯域幅が広くなると、ロック時間が早（なり、 また、基準入力もしくは分数分割機構に印加される広帯域変調が可能となる。

残念ながら、上述のシステムは完全ではなく、チャネル間隔に等しい周波数でい くらかのスプリアス信号出力を発生する。望ましい信号出力の純粋度は非分数シ ステムよりよいが、それ自信いくつかの高品質システムのためにはまだ不十分で あると言える。

このスプリアス出力の効果を最小にするために、２つのアキュムレータの分数Ｎ 合成システムが開発され、このシステムはスプリアス信号をフィルタリングが高 価でなくかつ簡単な周波数に分散する。この利益は２つより多くのアキュムレー タを有するシステムを使用することによって急激に増大する。

現在の多段アキュムレータシステムはすべてアキュムレータがデータを「リップ ル」するという欠点を有している。

言い換えると、各クロックパルスに対しデータはデジタルネットワーク構成全体 に亘って作用しなければならない。

これは、システムを構築するのに用いられたデジタル回路における伝播遅延のた めに、多段アキュムレータシステムに対して比較的低い動作周波数上限値を招く ことになる。

１つのアキュムレータの分数Ｎシステムの基本構成は図１のブロック図に示され る。ＶＣＯ１０１は出力信号を発生し、この出力信号は代表的にはプログラマブ ル分周器１０３に供給され、プログラマブル分周器１０３は位相検出器（φ）１ ０５への出力を有する。制御入力は粗チャネル設定値と除算の分数部分を提供す るデジタル網の出力との和である。位相検出器１０５は、通常、分周周波数ｆｖ の位相を基準発振器１０７からの基準信号周波数ｆ、比出力位相と比較して信号 を発生し、この信号はループフィルタ１０９に印加され、続いて、ＶＣＯ１０１ に印加され、これにより、■ＣＯ出力信号を位相ロックする。

可変分周器１０３の除数値の選択は、デジタル網１１１によってなされ、このデ ジタル網は、米国特許第４，７５８．８０２号と等価のＺ変換にて記載された既 知の装置であって、通常の加算器１１３、比較器１１５（比較器１１５の入力が 所定の数値を超えたときに「キャリーアウト」信号を発生）、及びフィードバッ クロジック１１７を備えており、このフィードバックロジック１１７は（キャリ ーアウト信号が発生したときに）加算器１１３にデジタル数表現が印加される前 に加算器１１３及び比較器１１５のデジタル数表現出力から分母を減算する。分 数Ｎのシンセサイザにおいて時間（オフセット周波数）に関してのオフセット位 相の１階微分のデジタル等価値である第２のデジタル数表現がデジタル網１１１ の他の入力に印加される。デジタル網１１１の全体効果は微分位相を積分し、Ｐ ＬＬに位相オフセットの１次の等価量である制御信号（キャリーアウトデジタル 信号形式）を印加することである。加算器１１３は基準周波数信号ｆ　の発生毎 に加算器１１３の前同値にｄφ／ｄｔ（分子）を加算する。米国特許第４，８１ ６．７７４号に記載しであるように、加算器１１３の出力はある数（分周器１０ ３の除数を整数と分子／分母との和で表すとき除数の所望の分数部分の分母）と 比較される。

加算器１１３の内容がその分母値を超えると、キャリーアウト出力が真値（ｔｒ ｕｅ）にセットされ、次の基準ｔＺルスの発生前に加算器１１３の内容がフィー ドツク・ソクロジ・ツク１１７において分母値だけ減少する。

たとえば、分母の値を１３とし、分子の値を１とする。

１３個の基準パルスの発生毎に加算器１１３は分母の値を超えてキャリー出力を 発生し、このキャリー出力は１つの基準信号ｆ、のパルスに対して分周器１０３ の除数を１だけ増大させる。これはＶＣＯＩＯＩの出力信号から１つのパルスを 除去し、従って、蓄積された位相誤差が３６０’だけ減少する。これは公称のル ープ除算数に加算された１／１３除算に対応する。

図２のＺ変換図には、米国特許第４．．７５８，８０２号に開示されたものと同 一の１つのアキュムレータのシステムのＺ変換等価デジタル網１１１′が示され ている。該単一アキュムレータシステムのＺ変換式は、ＤＯ＝Ｑｌ（１＋　）／ （２−４）ｌ＋ＤＩ／（２−２−’）ただし、Ｄｏは出力データ、ＤＩは入力デ ータである。

２変換加算器２０１には、分子の値（オーバフローがあれば分子の値からの分母 の値を減算した値）と、Ｚ−１（遅延）ブロック２０３．２０５によって表され る、前回の加算器内容とが供給される。この比較は２０７にて加算された量子化 誤差Ｑによるデジタルスライサとみなされる。

加算器２０７からの出力はデジタル数値であって加算器２０１にフィードバック され、また、キャリーアウト信号は出力信号として取り出される。しかしながら 、Ｚ変換解析では、出力とフィードバック信号との差は必要とされない。

Ｂ点では、次のごとく式を書くことができる。

〜　−１ Ｂ　（り　−Ｂ　（ｚ）　！　＋Ａ（り　、もしくはＢ　（り　＝＾（ｚ）／　 ｆｌ、−ｚ−’）ただし、　データ出力（Ｄｏ）・Ｂ　（ｚ）　＋Ｑ＾（Ｉ）＝ データ入力（旧）−Ｂ（ズｌ−Ｑこれらを代入してＢ（りについて解くと、Ｂ　 （ｚｌ　＝データ入力（川／（２−Ｘ刊）　−Ｑ／　（２−２−’）また、出力 データＤｏについては、 データ出力（ＤＯ） 一ト データ入力（旧１　／（２−２）＋Ｑ（１！−’）／（２−Ｚ刊）となる。

上述の式を周波数領域に変換すると（νは折り返し周波数に正規化された周波数 ）、 １　（Ｄａｔａ　０ｕｔ）／（Ｄ山Ｉｎ）　ｌ　ｌ／１５−４ｃｏｓ　（πν） １１／２１　（Ｄａｔａ　０ｕｔ）／Ｑ　ｌ　＝［１２−２ｃｏｓ（πＬ／）＋ ／　ｆ５−４ｃｏｓ　（πν］ｌ］　Ｉ／２このように、加算器２０１へのデー タはわずかに低域通過フィルタリングされ、デジタル網１１１′によって導入さ れた量子化雑音は高域通過フィルタリングされる。量子化雑音の高域通過フィル タリングは、スプリアス信号が高域通過フィルタのコーナ（下限）周波数（ｃｏ ｒｎｅｒｏｆ　ｔｈｅ　ｈｉｇｈ　ｐａｓｓ）よりずっと低い周波数で発生する ときに、送受信機のチャネル間周波数間隔の周波数で発生するスプリアス信号を 低減できるという効果を奏する。高域通過のコーナ周波数よりずっと低い低域通 過のコーナ周波数（ｌｏｗ　ｐａｓｓ　ｃｏｒｎｅｒ　ｆｒｅｑｕｅｎｃｙ）を 有するＰＬＬ応答を選択することによって、量子化雑音のほとんどを除去するこ とが可能である。単一アキュムレータシステムにおいては、高域通過のロールオ フは２０ｄＢ／ｄｅｃａｄｅである。このように、十分なノイズ抑圧を得ようと すれば、基準周波数を大きくして高域通過のコーナ周波数を大きい周波数に押し 上げなければならない。（もしくは、ＰＬＬの低減通過の周波数を非常に低くし なければならず、この場合、広帯域幅の利益を失う。） 基本的な分数Ｎ構成の高域通過フィルタリングを改良すために、１つより多くの アキュムレータを用いるシステム用の分数Ｎの合成を用いることが知られている 。２つのアキュムレータの分数Ｎシンセサイザは米国特許第４，２０４．１７４ 号に開示されている。また、多段アキュムレータの分数Ｎシンセサイザの例は図 ３のブロック図に示され、図１の単一デジタル網１１１が、付加的なアキュムレ ータ、この場合、アキュムレータ３０３，３０５，３０７、にょって増大されて いる。

多段アキュムレータ（ｍｕｌｔｉａｃｃｕｍｕｌａｔ。

ｒ）システムにおいては、第１のアキュムレータ１１１の内容は第２のアキュム レータ３０３のデータ入力となっている。また、第２のアキュムレータ３０３の 内容は第３のアキュムレータ３０５のデータ入力とないる。データがアキュムレ ータ１１１の加算器１１３の出力に一旦セットされると、そのデータはアキュレ ータ３０３の加算器１１３のデータ入力に転送されなければならない。一旦該デ ータがアキュムレータ３０３の加算器１１３の出力においてセットされると、そ のデータはアキュムレータ３０５の入力に転送されなければならない、等となる 。すべての転送は１つのクロックパルス（典型的には分周器１０３の出力から取 り出される）において達成されなければならない。この処理は［リップル（ｒｉ ｌ）ｌ）Ｉｅ）Ｊ処理と称され、アキュムレータは「リップル」アキュムレータ として知られている。アキュムレータの速度及び／または数にはリップル処理に よって明らかに上限が課されている。

第２のアキュムレータ３０３は第１のアキュムレータの量子化誤差Ｑ１に加えて それ自身のＺ変換量子化誤差Ｑ２を有している。しかしながら、これらの組合わ せの量子化誤差は単一アキュムレータの場合より大きく低減する。第２のアキュ ムレータ３０３からのキャリーアウト信号は遅延論理素子３０９に印加され、ま た、遅延論理素子３０９によって生成された微分（ｄｊｆｆｅｒｅｎｔｉａｔｉ 。

ｎ）後に加算器３１１に印加される。アキュムレータ３０５の比較器からのキャ リーアウト出力は遅延論理素子３１３．３１５によって２回微分され、加算器３ １１に入力される。アキュムレータ３０７の比較器からのキャリーアウト出力は 遅延論理素子３１７，３１９．３２１によって３回微分され、加算器３１１に入 力される。上述のごとく、微分されたキャリーアウト出力は加算されて有効キャ リーアウト信号として分周器１０３に印加される。このように、多段アキュムレ ータシステムによって発生する効果は、アキュムレータ１−１１のキャリーアウ トの１次の次数の位相オフセット、アキュムレータ３０３の微分のキャリーアウ トの２次の次数の位相オフセット、アキュムレータ３０５の２回微分のキャリー アウトの３次の次数の位相オフセット、及びアキュムレータ３０７の３回微分の キャリーアウトの４次の次数の位相オフセットを加算して有効なキャリーアウト 信号にすることである。

簡単化のために、第１、第２のアキュムレータのＺ変換モデルが図４に示される 。ＤＯＩは第１のアキュムレータのデータ出力である。上述の計算から、ＤＯＩ 　＝Ｄａｔａ　０ｕｔ ＝（Ｄａ＋ａ　Ｉｎ）／（２−！−’）＋ＱＩ　（１−＋−’）／（２−ｚ−’ ）Ｄｉ２は第１のアキュムレータのアキュムレータ内容であり、 Ｄｉ２１Ｄａｔａ　Ｉｎ−ＤＯＩ）／（１−ｘ−’）同様に、ＤＯ２に対する式 は、 ＤＯ２□Ｄｉ２／　（２−！−’）　＋Ｑ２　（１−Ｘ−’）／　（２−２−’ ）ＤＯ２１Ｄａｔａ　Ｉｎ）／１（２−！−’）　（１，−！−１）１−Ｑｌ［ ｌ／（２−一）　２１＋０２　［（１−＋−’）／（２−ｚ−’）］−（Ｄａｔ ａ　Ｉｎ）／１（２−ｘ−’）　２（１−！−’）１Ｄａｔａ　０ｕｔ＝ＤＯ１ ，＋ＤＯ３ である。

従って、計算すると、 Ｄａｔａ　Ｏｕｌ・（Ｄａｔａ　Ｉｎｌ　［（３−２ｘ−’）／（２−＋−１） 　”　］次に、上記表現を周波数領域に変換すると（νｉ！折り返し周波数に正 規化された周波数）、 １　（Ｄ山０ｕｔ）／（Ｄ山Ｉｎ）　ｌ　・ｆ１３−１２ｃｏ＋（πν）Ｉ　１ ／２／１５−４ｃｏｓ（πν）） ｌ　（Ｄａｔａ　０ｕｔ）／　Ｑｌ　ｌ　１２−２ｃｏｓ（πν）ｌ／ｉ５−４ ｃｏｓ（πνＮ１　（Ｄａｔａ　Ｏ（Ｉ＋）／　Ｑ２１　＝（２−２ｃｏｓ罰ν ））この場合、高域通過のコーナ周波数（ｃｏｒｎｅｒ）＋よ１つのアキュムレ ータの場合とほぼ同一の周波数で発生するが、量子化雑音に対する高域通過特性 の周波数応答（よ４ＯｄＢ／ｄｅｃａｄｅである。これにより、ＰＬＬを１つの アキュムレータの場合よりより広帯域幅を有し、つまり、分数システムをより低 周波数で動作できる一方、所望の雑音抑制を維持できる。

アキュムレータの数は論理的にはいかなる所望の次数にも増大できる。これによ る量子化雑音に対する高域通過特性の応答の傾きは２０　ｄ　ｂ　／　ｄ　ｅ　 ｃ　ａ　ｄ　ｅのアキュムレータの数の倍数となる。各アキュムレータは米国特 許第４゜６０９．８８１号に開示の「パスカルの三角形方法」として知られるも のにおいて“再接続”される（ｒ　ｅ　ｃ　ｏｍｂｉｎｅｄ）。一般に、より高 位のアキュムレータは（１−２−１）の（ｎ−１）乗として再接続される。

上述のシステムは、１クロツクパルスによってデータがすべてのアキュムレータ を介してリップルしなければならないことを必要とする。高次数のシステムにな れば、この要求は最大アキュムレータクロック速度を制限し、従って、得ること ができる雑音抑制を制限する。このような制限の理由は、データが１クロツクパ ルス期間内にシステムを介してリップルできなくなるまで各アキュムレータの伝 播遅延が加算されるからである。

発明の概要 分数Ｎのシンセサイザはデジタル数値を受け入れて制御可能な発振器出力信号周 波数を選択する。この出力信号周波数はループ分局器によって分周され、このル ープ分周器は制御入力信号によって制御される可変除数を有して基準信号との比 較のためのフィードバック信号を発生する。デジタル数値は積分され、ラッチド 出力信号及び第１のキャリーアウト出力信号が生成されたクロック信号の第１の 発生を受けて発生する。このラッチド出力信号は積分され、第２のキャリーアウ ト出力信号が第２の上述のクロック信号の発生を受けて発生する。第１のキャリ ーアウト出力信号及び第２のキャリーアウト出力信号は微分された後に結合され て制御入力信号を発生する。

図面の簡単な説明 図１は１次の分数Ｎのシンセサイザのブロック図である。

図２は図１のデジタル網の等価Ｚ変換図である。

図３は多次数リップル分数Ｎのシンセサイザのブロック図である。

図４は次数２のりップルアキュムレータのデジタル網の等価Ｚ変換図である。

図５は本発明が用いられる無線送受信機のブロック図である。

図６は本発明に係わる多段ラッチドアキュムレータを有する分数Ｎのシンセサイ ザのブロック図である。

図７は遅延付加、つまりリップル、アキュムレータ構成の詳細ブロック図である 。

図８は本発明において用いられる非遅延付加つまりラッチドアキュムレータ構成 の詳細ブロック図である。

図９は図８のラッチドアキュムレータの等価Ｚ変換図である。

図１０は本発明に係わる３つのアキュムレータのシステムの等価Ｚ変換図である 。

図１１はデータ入力のデジタル網のための減衰及び３つのアキュムレータのシス テムに対する量子化雑音を示す図である。

好ましい実施例の詳細な説明 本発明か用いられる無線送受信機の基本的なブロック図が図５に示される。この ような無線送受信機は好ましくはデジタル無線電話システムにおいて有用なデジ タル無線送受信機である。シンセサイザ５０３の出力は受信機５０５及び送信機 ５０７の両方によって用いられ、各々は局部発振器及び送信信号を生成する。送 受信機の機能たとえば動作周波数のチャネルに対する制御は制御ロジック５０９ の機能によって提供され、分数Ｎのシンセサイザの第１のアキュムレータに分子 データ入力として入力される。

多段ラッチドアキュムレータの分数Ｎのシンセサイザが図６に示される。この周 波数シンセサイザは所望の出力周波数ｆｏを提供し、また、可変デジタル分周器 １０３に入力を供給する電圧制御発振器ＶＣＯ１０１を使用する。可変分周器１ ０３の出力は位相比較回路１０５の一人力を供給し、位相比較回路の他の入力は 基準発振器１０７から供給される。位相比較回路１０５の出力はループフィルタ １０９によってフィルタリングされて無用の雑音成分を除去する。次に、ループ フィルタ１０９の出力はＶ　ＣＯ１０１の制御入力にフィードバックされ、これ により、■Ｃ０１０１がその出力周波数ｆＯを基準発振器１０７の周波数の分周 器１０３のデジタル分周比倍の値となるように調整する。

好ましい実施例においては、分周器１０３の分周比Ｎは周期的なシーケンスによ り変化し、ＶＣＯ１０１の出力周波数ｆｏを基準発振器１０７の周波数の分数に 等しい周波数ステップで調整できる。この周期的シーケンスは多段アキュムレー タデジタル網６１１によって発生される。４つのアキュムレータのデジタル網が 図６に示されている。

周波数オフセットに対応し変調情報を含む分子データは周波数選択回路（図示せ ず）から入力され、アキュムレータ６１５の第１の加算器１１３に印加される。

第１のアキュムレータ６１５からのデータ出力は比較回路１１５によって処理さ れた後にフィードバックロジック１１７の出力において取り出される。分局器１ ０３から取り出されたクロック入力信号がアキュムレータ６１５をクロックした 後に、上述のデータ出力が利用できる。１つのアキュムレータから次のアキュム レータへ現れるデータは１クロツクサイクル中においてストリングにおける次の アキュムレータへ転送されるだけであり、これにより、１クロツクパルス内です べてのアキュムレータを介してリップルする問題を避けることができることが本 発明の重要な特徴の１つである。第１のアキュムレータより先の各アキュムレー タには次の低位のアキュムレータの内容が供給される。各アキュムレータは第１ のアキュムレータ６１５でもって次の低位のアキュムレータの内容をデジタル的 に積分して入力分子データのデジタル積分を実行する。第２のアキュムレータ６ １７は入力分子データの２重積分を実行し、第３のアキュムレータ６１９は入力 分子データの３重積分を実行し、第４のアキュムレータ６２１は入力分子データ の４重積分を実行する。

各アキュムレータの出力はキャリーアウトつまりオーバフロー出力である。第１ のアキュムレータ６１５については、この出力はＶＣＯ１０１の出力周波数ｆｏ が基準発振器１０７からの信号出力の周波数に対して３６０°の位相誤差を得た ことを示す。これを補正するために、分周器１０３の分周比は次のクロックイン ターバルに対して１つの整数だけ増大され、アキュムレータ６１５の内部データ はその容量だけ減少される。この作用により位相検出器１０５の入力からの出力 周波数ｆＯの１サイクルを除去し、従って、ＶＣＯ１θ１の出力において３６０ °の位相補正がされることになる。この補正は出力周波数ｆＯがループフィルタ １０９なしで３６０°の位相誤差を達成する点においてのみ発生する。このよう な条件は位相検出器１０５の出力における鋸歯状の波形となり、次にこれはルー プフィルタ１０９によってフィルタリングされなければならない。

この鋸歯状の波形の平均値は基準発振器１０７からの基準周波数出力の分数増分 の間隔となっている周波数を選択するための正しい制御信号である。

しかしながら、第１のアキュムレータ６１５の内部データは中間位相誤差を示す 。高位のアキュムレータは第１のアキュムレータ６１５の内部データに対して作 用するように含まれており、これにより、位相誤差に中間補正を提供し、この結 果、鋸歯状の波形を周波数的に細分でき、従って、元の鋸歯状の波形の基本周波 数における雑音出力は低減できる。

高位のアキュムレータの出力はキャリーアウト出力の導関数演算を実行するデジ タル遅延網（６２３，６２５，６２７，６２９）を介して供給される。アキュム レータのこれらのキャリーアウト出力は分子データ入力のデジタル積分であるの で、所望の位相に対するより高次の補正となる。

たとえば、第２のアキュムレータ６１７のキャリーアウト出力はデジタル遅延網 ６２５に印加され、そこで、通常のデジタル加算器６３５に供給される前にその キャリーアウト出力は通常の遅延素子６３１及び遅延素子６３３によって遅延さ れる。

加算器６３５においては、第２のアキュムレータ６１７の遅延出力が通常の遅延 素子６３７の出方から得られた前回値の否定値に加算される。これはデジタル的 な意味テ１階の導関数である。第２のアキュムレータ６１７の出方は入力分子デ ータの第２の積分であるので、この構成の正味の出力は分数周波数のオフセット の２次の位相補正である（分子データは位相の導関数である周波数オフセットで あるこ七に注意）。

第３のアキュムレータ６１９のキャリーアウト出力はデジタル遅延網６２７に印 加され、そこでこのキャリーアウト出力は遅延素子６３９によって遅延され、前 回値の否定値の２倍値と前々回値との和に加算される。これらの前回値及び前々 回値は、それぞれ、遅延素子６４１，６４３の出力から得られる。これは２階の デジタル導関数に相当する。第３のアキュムレータ６１９の出方は分子データ入 力の第３の積分を示すので、これらの全体の効果は分数周波数オフセットの位相 に対する３次の補正である。

この技術はより多くのアキュムレータ部分をデジタル網６１１に加えることによ って所望の次数の補正に対して実行できる。各シーケンスの加算の係数は、（１ −ｚ−１）Ｘ、ただしＸは考慮中のアキュムレータの次数、の展開における因数 （ｆａｃｔｏｒｓ）に対応する。また、第１のアキュムレータに対する係数の和 が１となりかつ他のすべての高位のアキュムレータに対する係数の和が０となる ような他の係数を導入することもできる。しかしながら、上述の係数以外のいず れの選択も最適な雑音除去性能以下の性能を招くことになる。

図７においては、リップルアキュムレータのブロック図が示されている。このア キュムレータが図３に示すごとく、複数個カスケード接続されて１つのアキュム レータのデータ出力が次のアキュムレータのデータ入力に供給されるようにする と、結果として得られる回路はアキュムレータの数に等しい深さのカスケード接 続加算器群となる。このような構成は１つのアキュムレータに対する加算プロセ スの遅延のアキュムレータの数倍に等しいセットリング時間を必要とする。位相 に対して高次の補正を所望のときには、多数のアキュムレータを必要とし、これ に対応する最大動作速度の減少を招くことになる。

好ましい実施例においては、アキュムレータ６１５，６１７．６１９，６２１に 対して図８に示すようなラッチドアキュムレータ構成を用いる。各アキュムレー タのデータ出力信号８０１は通常のラッチ回路８０３からのラッチ出力として取 り出される。ラッチ回路８０３がそれに伴う加算器８０７を分離するので、この ようなアキュムレータのカスケード接続は（８０５を介してラッチ回路８０３に 印加される）各クロックパルスの発生に応じた単一の加算器遅延を有するのみで ある。この構成により、加算器８０７からの各アキュムレータのキャリーアウト 出力シーケンスは次の低位のアキュムレータの出力シーケンスから１クロツクサ イクルだけ遅延することになる。

４つのアキュムレータシステムにおける図６を再び参照すると、たとえば、ティ ジタル網６２９に印加された第４のアキュムレータ６２１のキャリーアウト出力 シーケンスは第１のアキュムレータ６１５のキャリーアウト出力シーケンスから ３サイクル遅延され、第３のアキュムレータ６１９のキャリーアウト出力シーケ ンスは第１のアキュムレータ６１５のキャリーアウト出力シーケンスから２サイ クル遅延され、第２のアキュムレータ６１７のキャリーアウト出力シーケンスは 第１のアキュムレータ６１５のキャリーアウト出力シーケンスから１サイクル遅 延される。これらのシーケンスを時間的に整列するために、第１のアキュムレー タ６１５の出力は遅延素子６４５，６４７，６４９によって３回遅延され、第２ のアキュムレータ６１７の出力は遅延素子６３１．６３３によって２回遅延され 、第３のアキュムレータ６１９の出力は遅延素子６３９によって１回遅延される 。他のすべての遅延素子はディジダル微分処理に関連するものである。

動作速度の必要性を示すために、デジタル網の雑音性能を解析するのに適したラ ッチドアキュムレータ及びそれに付随するデジタル遅延網の等価モデル９００が 図９に示される。通常のＺ変換理論に基づくこのモデルはデジタル遅延またはＺ −１利得ブロツク９０１としてのラッチ動作を表している。アキュムレータにお ける加算器は遅延ブロック９０１に伴なう加算ブロック９０３によって示されて いる。第２の加算ブロック９０５は外側のループに用いられてアキュムレータの オーバフロー毎に発生するアキュムレータ容量の減算を示している。最後に、第 ３の加算ブロック９０７は位相誤差の量子化によって生ずる雑音を示すのに用い られる。

このアキュムレータ構造に対して２つの伝達関数を次のごとく規定できる。

キャリーアウト＝２　・データ入力＋（１−ｚ’）Ｑデータ出カー次のデータ入 力 −ｚ−トデータ入カー２−１・Ｑ 簡単のために、図６の最下位の３つのラッチドアキュムレータ及びこれに付随す る遅延網が図１０の等価Ｚ変換図に示されている。より高位の各アキュムレータ のキャリーアウト出力は対応する数の導関数を通過し、共通の加算器１００１に おいて再結合される。より低位の各アキュムレータの出力は遅延されてすべての シーケンスを再整列する。

このシステムに対する全体の伝達関数は下記のごとく導くことができる。

ＤＯ＝！　（３−３ｚ＋＋　）　ＤＩＬ＋’（１−ｘ−’　）３Ｑｌｌ−１３ ＋！　（Ｉ−ｒ　）　Ｑ２＋　（ｉ　ｘ　−’　）３Ｑ３逆変換できる。この結 果、ＤＯに対して次のごとくなる（なお、これは項ごとの大きさの表現である。

）ＤＯ＝ＩＩ９＋　６（ｃｏ＋２πｖ−３ｃｏｓπｖ−ｃｏｓｙｒ　ｖ　ｃｏｓ ２πｖ−５ｉｎ２πｖ　＋　３＋ｉｎπｖ−１ｉｎｙｒ　ｖ　５ｉｎ２πｖ＋ｃ ｏｓｙｒ　ｖ　＋ｉｎ２πシー　３ｃｏｓｙｒ　シｓｉｎπシ＋　ｃｏｓ２πν 　＋ｉｎπシ ー　（１，／３）　ｃｏｓ２πνｔｉｎ２πν）１１／２　＜川＋［２−２ｃｏ ｓπＬ／］　ＱＩ＋［２−２ｃｏｓ　πν］　Ｑ２＋［２−２ｃｏ＋πνｌ　Ｑ ３ 上述の表現において、νは折り返し周波数に正規化された周波数である。この折 り返し周波数はアキュムレータクロックが動作する速度の１／２に等しい。

図１１の周波数対減衰量曲線はこの表現の各項の出力を示す。なお、ＤＩ（もし くはデータ入力）は高周波数で少しデータ出力（Ｄ　Ｏ）側に歪んでおり、量子 化雑音項（Ｑ）は高域通過フィルタによりろ波されている。高通過項は６０ｄｂ ／ｄｅｃａｄｅの傾きでロールオフし、高域通過のコーナ周波数（ｃｏｒｎｅｒ ）は折り返し周波数のほぼ１／２で発生する。

図１１から２つの結果を解釈できる。第１に所望の周波数オフセットデータは低 い歪みでデジタル網を通過する。

第２に量子化雑音に対する高域通過特性の傾きかｄ　ｂ／ｄｅｃａｄｅでアキュ ムレータの数の２０倍であるので、各加算されたアキュムレータに対して低周波 数でのデジタル網の雑音除去は改良されていることが分かる。また、デジタル網 （ｄｉｇｉｔａｌ　ｎｅｔｗｏｒｋ）は可能な限り高速度で動作すべきてあり、 この結果、高域通過特性のコーナ（下限）周波数は可能な限り高い周波数とすべ きである。低周波雑音がデジタル網で適切に除去されると、シンセサイザ全体は 低雑音となる。なぜなら、デジタル網が供給する位相ロックループが低域通過網 であり、これがデジタル網によって除去されないいずれの残余の高周波雑音成分 をも除去するからである。

好ましい実施例においては、変調情報は送受信機制御ロジック５０９からの２４ ビツト分子データの１６の最下位ビットとして分数Ｎのシンセサイザの多段アキ ュムレータデジタル網６１１に印加される。本発明を用いる送受信機はＧＳＭ汎 ヨーロッパデジタル無線電話システムにおいて効果的に利用できるので、高速な 周波数変化、変調、及び低スプリアスおよび雑音レベルが分数Ｎのシンセサイザ について実現される。変調については、分数Ｎのシンセサイザはルックアップテ ーブルを用いて送信すべきデータストリームを分数Ｎのシンセサイザのために周 波数オフセットに変換する。シンセサイザのループ分周比は入力データストリー ムに従って調整されて、ＧＭＳＫ変調信号に要求される瞬時の周波数オフセット に追随する。これは、オフセット周波数においてもしくは直接主周波数において 可能である。

ラッチドアキュムレータの分数Ｎのシンセサイザ構成は多くのアキュムレータと ともにスプリアス信号を除去し、Ｄ／Ａ補正を提供して離散的スプリアス信号を 低減し、ＰＬＬに直接デジタル変調を提供するよう作用を受ける。０８Ｍシステ ムにおいて、データ速度は０．　３のＢＴ積で２７０．８３３３３ｋｂである。

この結果、ＰＬＬを介して変調として低歪みでもって通過しなければならない周 波数は約８１　ｋＨｚとなる。

ＧＭＳＫ信号の実際の周波数オフセット成分は１０Ｈｚから約７０　ｋ、　Ｈｚ に及ぶ。この範囲は、１０Ｈｚ以下のステップでシンセサイザするのに必要であ るので、アキュムレータの長さを決定する。０８Ｍシステムの好ましい実施例に おいては、基準周波数２６ＭＨｚにし対して、アキュムレータ長は２４ビツトで あるが、最小として少なくとも２２ビツトとしなければならない。

明らかに、変調による所望の瞬時周波数オフセットはループフィルタのカットオ フより十分低い。従って、周波数シンセサイザのループは変調による基本的な周 波数［チャネル化」スプリアス信号のいずれも減衰させない。しかしながら、多 段アキュムレータシステムについては、この問題は克服される。

好ましくは、細分化（ｆｒａｃｔｉｏｎａ［１ｚａｔｊｏｎ：分周比の分数部分 の分母値）を増大でき、スプリアス出力のすべてが非常に低い周波数域に移動さ れ、ここで、多くのアキュムレータを高速度クロックで使用した結合効果は分数 処理の量子化雑音の大きな減衰を招くことができるようになる。このように、大 きな分母は基準発振器の周波数を効果的に分周し、この結果、発生するスプリア ス信号はループ高域通過特性の３ｄＢ下限周波数より十分低い周波数に低下する 。多くのアキュムレータを使用すると、高域通過フィルタリング動作の傾きが増 大する。動作速度を増大させると、高域通過フィルタの下限（ｃｏｒｎｅｒ）周 波数が増大する。

図６のラッチドアキュムレータの分数Ｎのシンセサイザのブロック図を再び参照 すると、分数Ｎの多段アキュムレータデジタル網６１１の出力は分周器１０３の 分周制御入力に供給される。デジタル網６１１が１クロック基準期間に１だけ分 割を増大させると、ＶＣＯ１０１の１出力パルスは分周器１０３によって効率的 に除去される。この動作はＶＣＯ１０１の出力周波数における２πラジアンの位 相シフトに対応する。次に、この位相シフトは分周器１０３によって分周され、 位相検出器１０５の入力における位相シフトは分周器１０３の除数によって２π ラジアンを除算したものとなる。一般に、デジタル網６１１は時間的に変化する 分周比を発生する。このように、一般的な場合には、位相検出器１０５への入力 は次のごとく表すことができる。

（２１１／　（ＳＮＬ））ｃ　（ｎ） ただし、ＮＬは公称のループ分周比、 ｃ　（ｎ）はオフセット周波数でのデジタルシーケンスのフーリエ成分、 １　／　ｓは周波数を位相に変換するために導入されたものである。

デジタルシーケンスのフーリエ成分は次のごとく計算される。

ｃ　（ｎ）　：（２／Ｎ）Σθ（ｉ）　［ｃｏ＋（２１Ｔｉ／Ｎ）−ｊ＋１ｎ（ ２ｒＩｉ／Ｎ）］１：０ ただし、Ｎはシーケンスの１周期における総ポイント数、θ（ｉ）はデジタルシ ーケンスの時間波形、ｉは時間成分、 ｎは周波数成分である。

位相検出器１０５を通過した後に、信号はループフィルタ１０９１：入力される 。ループフィルター０９の出力は■Ｃ０１０１の制御入力を供給する。ＶＣＯ１ ０１の入力における制御誤差電圧の大きさは次のごとく表すことができる。

Ｖ　＝２１７Ｋ　Ｉｃ　（ｎ）　ｌ　ｔＦ　（ω）　ｌ／ＮＬｅ　φ ただし、Ｋφは位相検出器の変換利得、１Ｆ（ω）１はオフセット周波数でのフ ィルタ応答の大きさである。

この制御電圧によりＶＣＯＬＯＬは次のスプリアス成分を出力する。

＋　５ｐｕｒ””　（２ｎ　Ｋφに、／ＮＬ）　ｉ　Ｆ（ω璽ｌ　ｃ（ｎ）　ｌ 　ｃｏｓ（ω　ｊ） ただし、ω　はデジタルシーケンスのスプリアス周波数成分、 Ｋ　は可変発振器の変換利得である。

ν 位相ロックループのフィードバック特性はこれをスプリアス成分が次のごとくな るように補正する。

＋　（１）＝　（２ｎ　Ｋφに、／ＮＬ）ｓｐｕ「 Ｉ　Ｆ（（ＩＪ）　ｌ　ｌ　ｃｆｎ）　ｌ　ｃｏｓ（ω＋）〔 ／ｌｌ＋にφに、ｌ　Ｆ（ω）１／（０ｍ１ｉＬ）１小さいスプリアス成分に対 して、スパー（ｓ　ｐ　ｕ　ｒ）レベルは、β／２、ただし、βは上述の周波数 に対応する位相、に近似できる。

β＝ｆｆ　（ｔ）ｄｔ ｐｕｒ このように、スプリアスレベルは次のごとく近似できる。

β／２１πにφに、／（Ｎ　ｔω、　：ｌ　ｌ　Ｆ（ω）　ｌ　ｌ　ｃ（ｎ）　 １／　＋ｌ＋にφに、ＩＦ（ω）１／（ω。ＮＬ））低周波数に対しては、Ｆ（ ω）→（１）かっω　→０である。

このようにして、スプリアスレベルは次のごとく近似できる。

β／２＝２πＩｃ（ｎ）１ このように、多段アキュムレータのデジタル網６１１のフーリエ成分がすべての スプリアス成分が小さな値になるように形成されると、位相ロックループの出力 もまた小さいスプリアス値を含む。デジタル網６１１は量子化雑音に対しては高 域通過フィルタとして動作する。細分化を非常に大きな数に増大することによっ て、すべてのスプリアス信号は周波数オフセットに位置し、ここで、分数シーケ ンス発生器はスプリアスレベルを位相ロックループの雑音フロア（ｎｏｉｓｅ　 ｆｌｏｏｒ）のレベルより低く減衰する。位相ロックループ出力に通過後、スプ リアス信号は依然として分数シーケンス発生器によって達成されたレベルを維持 する。

好ましい実施例においては、位相検出器は基準発振器１０７によって供給された ２６ＭＨｚで動作し、細分化は大きな数による（２２４＝１６，７７７．２１６ ）。分数Ｎのスプリアス信号は１．５４９７２Ｈｚの高調波及び分数調波で発生 する。基準周波数は非常に高い周波数であるので、分数Ｎの多段アキュムレータ のデジタル網６１１の高域通過のコーナ周波数は約５．５ＭＨｚである。従って 、細分化によって発生ずるスプリアス信号の減衰は非常に大きい。

デジタル網６１１の高域通過特性の使用によるスプリアス信号の除去は重要な利 点を有する。第１に、チャネル間隔が低歪み変調に対する最小要求周波数ステッ プより非常に小さい。第２に、除去が必要である位相ロックループの雑音フロア より高い離散的なスプリアス信号は存在しないので、ループ帯域幅は非常に広い 。（実際の基本周波数２５ＭＨｚにおけるスパーを除き）。好ましい実施例にお いては、４００ｋＨｚのオープンループ単位利得周波数がＧＭＳＫ信号に５°の ピーク及び３．５°のＲＭＳ位相誤差を生じさせる。これはＧＳＭ規格である２ ０°　ピーク及び５°ＲＭＳに対し合理的な限界である。３．５°のＲＭＳ値は それが広いループ帯域幅によって決定される点で非常に信頼できるものである。

非常に高い細分化に対して設計されたシステムについては、いくつかのチャネル オフセットが分子及び分母の共通因子に発生する点で問題がある。これは所望の ものよりずっと小さい実効的な細分化となり、また、離散的なスプリアス信号が 再出現する。この状況はアキュムレータの最下位ビットを設定することによって 避けることができる。例としであるチャネルが分数オフセット１／４を要求する 上述の場合を考える。これは６．５ＭＨｚの高調波及び分数調波におけるスプリ アス出力となる。ＬＳＢがセットされると、細分化は４，１９４．３０５／１６ ，７７７．２１６となり、これによりスプリアス信号をＩＨｚ領域へ戻すことに なる。この結果、周波数誤差は小さくなるが、多くの場合には、この種の誤差は 重要でない。

高細分化を保証する第２の方法はある数もしくはある群の数でアキュムレータを 初めにオフセットし、その後、所望の周波数を入力することである。この初期オ フセットにより２もしくはそれ以上のアキュムレータを含む分数Ｎのアキュムレ ータは入力データのほぼ任意の値に対するその全アキュムレータ長のそれに対応 するスプリアスパターンを発生する。多段アキュムレータシステムにおいては、 １つの下位ビット（もしくは複数のビット）の初期オフセットはオフセットデー タ上に課された基本的にランダムなパターンとなる。一旦データがシステムに供 給されると初期オフセットが除去されるので、この方法は周波数誤差を発生しな い。なお、単一アキュムレータシステムにおいては、波形が初期オフセットに関 係なく同一波形に戻る単純な鋸歯状波形に対応するので、この方法は単一アキュ ムレータシステムに対しては作用しない。多くのアキュムレータにより、オフセ ットは多数のパターンを設定し、これらのパターンはデジタル網１１１において 除去される対応する低周波数スペクトル成分を伴なう非常に長い時間シーケンス を形成するよう相互作用する。

このように、ｎ次の分数Ｎのシステムが与えられると、アキュムレータはラッチ される（ｌａｔｃｈｅｄ、）ことが可能になり、この結果、データが１クロツク サイクルにおいて１つより多くのアキュムレータを介してリップルする必要がな い同期システムとなる。可変ループ分周器への１次または最小オーダのアキュム レータの出力は（ｎ−１）個のクロック装置によって遅延され、次に低いレベル のアキュムレータの出力は（ｎ−２）個のクロック装置によって遅延され、以下 同様に、遅延されない、最後つまり最高レベルのアキュムレータにまで致る。こ れは時間シーケンスを再整列して非うッチドシステムの雑音特性を与える。

システムの同期的特性のために、より高い周波で動作が可能となり、従ってＰＬ Ｌ帯域幅を大きくてきる。これによりロック時間を速くてき、分数分周器を介し た広帯域デジタル変調（もしくは位相検出器へ入力される基準発振器を介したア ナログ変調）が可能となり一方、優れた予測可能なスプリアス性能が維持できる 。

減衰量　（ｄｂ） 要約書 デジタル無線送受信機に使用される多段ラッチドアキュムレータの分数Ｎのシン セサイザが開示されている。シンセサイザの分周器（１０３）の除数は基準周波 数の分数に等しい周波数増分となるアキュムレータのキャリー出力デジタルシー ケンスの和によって時間的に変化する。アキュムレータ（６１５，６１７）はラ ッチされ、クロックパルスの発生毎に、データが各アキュムレータを介して一度 に１つのクロックパルスステップで一度に転送され、この結果、システムによる 遅延はアキュムレータの１個分のみの遅延に等しくなる。アキュムレータ（６１ ５，６１７）のキャリー出力はアキュムレータの数の遅延より小さい遅延に等し い遅延素子（６４５，６４７，６４，９，６３１，６３３）を介して結合されて 加算され（６３５）、この結果、高位のアキュムレータのキャリー出力は正味の 和が０まで加算され、第１のアキュムレータの所望の分数設定を変更することは ない。

Claims (14)

【特許請求の範囲】
1. １．複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を選 択し、該出力信号周波数をループ分周器によって分周し、該ループ分周器は制御 入力信号によって制御される可変除数を有して基準信号と比較すべきフィードバ ック信号を発生する分数Ｎのシンセサイザであって、 クロック信号を発生する手段と、 前記デジタル数を積分し、前記クロック信号の第１の発生時にラッチされた出力 信号及び第１のキャリー出力信号を発生する手段と、 前記ラッチされた出力信号を積分して前記クロック信号の第２の発生時に第２の キャリー出力信号を発生する手段と、 前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手 段と、 前記第２のキャリー出力信号を微分する手段と、前記遅延された第１のキャリー 出力信号及び前記微分された第２のキャリー出力信号を結合して前記制御入力信 号を発生する手段と、 を具備する分数Ｎのシンセサイザ。
2. ２．さらに、前記出力信号を時間的に変調して前記デジタル数の少なくとも１ビ ットを変化させる手段を具備する請求項１に記載の分数Ｎのシンセサイザ。
3. ３．前記可変除数が整数と分子を分母によって除した商との和によって表された 平均値を有する請求項１に記載の分数Ｎのシンセサイザ。
4. ４．前記可変除数の分母は大きな値であって、該分母によって除された基準信号 の商の周波数が前記分数Ｎのシンセサイザの高城通過特性の下限周波数（ｃｏｒ ｎｅｒ　ｆｒｅｑｕｅｎｃｙ）よりかなり低く、これにより、前記出力信号にお けるスプリアス信号が除去される請求項３に記載の分数Ｎのシンセサイザ。
5. ５．さらに、前記デジタル数の少なくとも１ビットに対する所定状態を選択する ことによって多数の分子値に対して前記分母を維持する手段を具備する請求項３ に記載の分数Ｎのシンセサイザ。
6. ６．コントローラからの複数のビットのデジタル数を受けて動作信号の周波数を 選択し、該動作信号の周波数をループ分周器によって除算し、該ループ分周器は 制御入力信号によって制御される可変除数を有して基準信号と比較すべきフィー ドバック信号を発生する分数Ｎのシンセサイザを用いた無線送信機であって、 クロック信号を発生する手段と、 前記デジタル数を積分し、前記クロック信号の第１の発生時にラッチされた出力 信号及び第１のキャリー出力信号を発生する手段と、 前記ラッチされた出力信号を積分して前記クロック信号の第２の発生時に第２の キャリー出力信号を発生する手段と、 前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延する手 段と、 前記第２のキャリー出力信号を微分する手段と、前記遅延された第１のキャリー 出力信号及び前記微分された第２のキャリー出力信号を結合して前記制御入力信 号を発生する手段と、 前記制御入力信号に応答して前記動作信号を発生する手段と、 該動作信号を送信する手段と、 を具備する無線送信機。
7. ７．さらに、前記動作信号を時間的に変調して前記デジタル数の少なくとも１ビ ットを変化させる手段を具備する請求項６に記載の無線送信機。
8. ８．前記可変除数が整数と分子を分母によって除した商との和によって表された 平均値を有する請求項６に記載の無線送信機。
9. ９．前記可変除数の分母は大きな値であって、該分母によって除された基準信号 の商の周波数が前記分数Ｎのシンセサイザの高域通過特性の下限周波数（ｃｏｒ ｎｅｒ　ｆｒｅｑｕｅｎｃｙ）よりかなり低く、これにより、前記動作信号にお けるスプリアス信号が除去される請求項８に記載の無線送信機。
10. １０．さらに、前記デジタル数の少なくとも１ビットに対する所定状態を選択す ることによって多数の分子値に対して前記分母を維持する手段を具備する請求項 ８に記載の無線送信機。
11. １１．複数のビットのデジタル数を受けて制御可能な発振器の出力信号周波数を 選択し、該出力信号周波数をループ分周器によって除算し、該ループ分周器は制 御入力信号によって制御される可変除数を有して基準信号と比較すべきフィード バック信号を発生する分数Ｎのシンセサイザにおける信号合成方法であって、 クロック信号を発生するステップと、 前記デジタル数を積分し、前記クロック信号の第１の発生時にラッチされた出力 信号及び第１のキャリー出力信号を発生するステップと、 前記ラッチされた出力信号を積分して前記クロック信号の第２の発生時に第２の キャリー出力信号を発生するステップと、 前記第１のキャリー出力信号を前記クロック信号の第２の発生時まで遅延するス テップと、 前記第２のキャリー出力信号を微分するステップと、前記遅延された第１のキャ リー出力信号及び前記微分された第２のキャリー出力信号を結合して前記制御入 力信号を発生するステップと、 を具備する信号合成方法。
12. １２．さらに、前記出力信号を時間的に変調して前記デジタル数の少なくとも１ ビットを変化させるステップを具備する請求項１１に記載の信号合成方法。
13. １３．前記可変除数が整数と分子を分母によって除した商との和によって表され た平均値を有し、前記可変除数の分母は大きな値であって、該分母によって除さ れた基準信号の商の周波数が前記分数Ｎのシンセサイザの高域通過特性の下限周 波数（ｃｏｒｎｅｒ　ｆｒｅｑｕｑｅｎｃｙ）よりかなり低く、さらに前記出力 信号におけるスプリアス信号が除去されるステップを具備する請求項１１に記載 の信号合成方法。
14. １４．さらに、前記デジタル数の少なくとも１ビットに対する所定状態を選択す ることによって多数の分子値に対して前記分母を維持するステップを具備する請 求項１３に記載の信号合成方法。