JP2004104228A - 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器 - Google Patents
信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器 Download PDFInfo
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Abstract
【課題】デルタ・シグマ（ΔΣ）変調における入力に依存したスプリアス不具合を解消する。
【解決手段】分数分周器２８は、分周データを保持するためのラッチ３１と、ΔΣ変調器３３と、分周データのうちの分数部分を表すデジタル入力Ｆをラッチ３１から受け取り、ある整数値をｋとするとき、Ｆ＋ｋとＦ−ｋとに交互に変化するデジタル出力、もしくはＦ値そのものをΔΣ変器３３へ供給するためのデジタルディザ回路３２と、分周データのうちの整数部分（Ｍ値）とΔΣ変調器３３の出力とに基づいて分数分周動作を実行するための回路手段３４〜３８とを備える。デジタルディザ回路３２は、ある特定のＦ値（例えばＦ＝２ｎ−１）をΔΣ変調器３３が受け取った際に量子化雑音が特定の周波数に集中する結果として生じるスプリアス信号の抑止に役立つ。
【選択図】 図２
【解決手段】分数分周器２８は、分周データを保持するためのラッチ３１と、ΔΣ変調器３３と、分周データのうちの分数部分を表すデジタル入力Ｆをラッチ３１から受け取り、ある整数値をｋとするとき、Ｆ＋ｋとＦ−ｋとに交互に変化するデジタル出力、もしくはＦ値そのものをΔΣ変器３３へ供給するためのデジタルディザ回路３２と、分周データのうちの整数部分（Ｍ値）とΔΣ変調器３３の出力とに基づいて分数分周動作を実行するための回路手段３４〜３８とを備える。デジタルディザ回路３２は、ある特定のＦ値（例えばＦ＝２ｎ−１）をΔΣ変調器３３が受け取った際に量子化雑音が特定の周波数に集中する結果として生じるスプリアス信号の抑止に役立つ。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ＰＬＬ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】
デルタ・シグマ（ΔΣ）変調器は、出力に現れる量子化雑音を遅延器経由で入力に帰還する回路構成を有し、シグマ・デルタ（ΣΔ）変調器と呼ばれたり、量子化雑音を高周波域に偏らせる作用からノイズシェーパと呼ばれたりする。
【０００３】
位相同期ループ（ＰＬＬ）で構成された周波数シンセサイザを携帯電話等の無線通信機器に利用する場合、多くの使用可能バンドを確保するため、出力周波数を基準信号の周波数より小さいステップサイズで切り換えることが要求される。この要求を満たすものとしてΔΣ変調型分数分周ＰＬＬ周波数シンセサイザが知られており、その一例が米国特許第５，０７０，３１０号に示されている。このＰＬＬ周波数シンセサイザでは、電圧制御発振器の出力を分周して位相比較器へ帰還するための分数分周器がΔΣ変調器を備えており、このΔΣ変調器に分周データのうちの分数部分（非整数部分）を表すデジタル値Ｆが与えられるようになっている。
【０００４】
また、ΔΣ変調器を備えた高精度のデジタル・アナログ（Ｄ／Ａ）変換器、すなわちΔΣ変調型Ｄ／Ａ変換器がオーディオ機器等で利用されている。
【０００５】
【発明が解決しようとする課題】
従来のΔΣ変調型分数分周ＰＬＬ周波数シンセサイザによれば、位相比較器に与えられる基準信号の周波数をＦｒｅｆとし、分周データのうちの分数部分を表すデジタル値Ｆがｎ（ｎは整数）ビットのバイナリデータであるものとすると、Ｆｒｅｆ×（Ｆ／２ｎ）に等しい出力周波数ステップサイズを実現することができる。ところが、ある特定のＦ値（例えばＦ＝２ｎ−１）をΔΣ変調器が受け取ったときに量子化雑音が特定の周波数に集中する結果、スプリアス信号が発生してしまうという問題点が以前から指摘されていた。そこで、従来はｎ値を大きくとり（上記米国特許の例ではＦｒｅｆ＝２６ＭＨｚ、ｎ＝２４）、その上で問題となるＦ値に代えてＦ＋１又はＦ−１のいずれか一方の値をとるようにしていた。したがって、（１）回路規模が増大する、（２）出力周波数が希望周波数より若干ずれるという課題があった。
【０００６】
従来のΔΣ変調型Ｄ／Ａ変換器でも、ΔΣ変調器のデジタル入力に依存した上記と同様のスプリアス不具合があった。
【０００７】
本発明の目的は、特定周波数への量子化雑音の集中を抑止することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、デルタ・シグマ変調器に加えて、デジタル入力とデルタ・シグマ変調器との間に介在し、当該デジタル入力から離散的に変化しかつ時間平均が当該デジタル入力と一致するデジタル出力を選択的にデルタ・シグマ変調器へ供給するためのデジタルディザ回路を備えた信号処理装置の構成を採用することとしたものである。これにより、当該デジタル入力のビット幅を大きくしなくとも、特定周波数への量子化雑音の集中を抑止することができる。
【０００９】
この信号処理装置は、分数分周ＰＬＬ周波数シンセサイザ、Ｄ／Ａ変換器、無線通信機器などへの応用が可能である。
【００１０】
【発明の実施の形態】
＜携帯電話機の構成＞
図１は、本発明に係るΔΣ変調型分数分周ＰＬＬ周波数シンセサイザを応用した携帯電話機（無線通信機器）の構成を示すブロック図である。図１に示す携帯電話機は、ΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２と、分周器（ＤＩＶ）３と、変調・復調器（ミキサ）４と、ゲインコントロールアンプ（ＧＣＡ）５と、ローパスフィルタ（ＬＰＦ）６と、アナログ・デジタル（Ａ／Ｄ）変換器７と、デジタル・アナログ（Ｄ／Ａ）変換器８と、ベースバンドＬＳＩ９と、スピーカ１０と、マイクロフォン１１と、切り換えスイッチ１２と、アンテナ１３と、ローノイズアンプ（ＬＮＡ）１４と、ドライバアンプ１５とを備える。Ｆｏは、ΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２の出力信号を表している。
【００１１】
＜ＰＬＬ周波数シンセサイザ２の構成＞
図２は、図１に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２の内部構成を示すブロック図である。図２を参照して、ＰＬＬ周波数シンセサイザ２は、基準周波数源２１と、カップリングコンデンサ２２と、リファレンス分周器（Ｒ）２３と、位相比較器（ＰＤ）２４と、チャージポンプ（ＣＰ）２５と、ローパスフィルタ（ＬＰＦ）２６と、電圧制御発振器（ＶＣＯ）２７と、分数分周器２８とを備える。位相比較器２４、チャージポンプ２５、ローパスフィルタ２６、電圧制御発振器２７および分数分周器２８によって位相同期ループ（ＰＬＬ）が構成される。分数分周器２８はパルススワロー方式の分周器であって、ラッチ３１と、デジタルディザ回路３２と、ΔΣ変調器３３と、加算器３４と、プリスケーラ３５と、Ａカウンタ３６と、Ｎカウンタ３７と、モジュラス・コントローラ３８とを備える。
【００１２】
＜ＰＬＬ周波数シンセサイザ２の動作＞
図２に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２では、分数分周器２８が電圧制御発振器２７の出力信号Ｆｏを分周する。この分周により得られた比較信号Ｆｄｉｖは位相比較器２４へ帰還される。位相比較器２４は基準信号Ｆｒｅｆと比較信号Ｆｄｉｖとの位相差を検出し、その位相差に応じたパルス幅の電圧パルスをチャージポンプ２５に与える。チャージポンプ２５は、位相比較器２４の出力に応じて、電流の吐き出し、吸い込み、ハイインピーダンスのいずれかの状態となり、チャージポンプ出力電流をローパスフィルタ２６に与える。チャージポンプ出力電流はローパスフィルタ２６で平滑化・電圧変換されて電圧制御発振器２７の制御電圧となる。
【００１３】
＜分数分周器２８の動作＞
次に、図２に示した分数分周器２８の動作を説明する。電圧制御発振器２７の出力信号Ｆｏがプリスケーラ３５によって（Ｐ＋１）分周された後、Ａカウンタ３６およびＮカウンタ３７に入力される。Ａカウンタ３６は、（Ｐ＋１）分周された電圧制御発振器２７の出力信号ＦｏをＡカウントした後にパルスを出力する。これに応答してモジュラス・コントローラ３８はプリスケーラ３５の分周数を（Ｐ＋１）からＰに切り換える。次にＮカウンタ３７は、Ｐ分周された電圧制御発振器２７の出力信号Ｆｏを（Ｎ−Ａ）カウントした後、位相比較器２４およびモジュラス・コントローラ３８にパルスを出力する。これに応答してプリスケーラ３５の分周数が（Ｐ＋１）に切り換わる。
【００１４】
電圧制御発振器２７の出力信号Ｆｏの分周数は、Ａカウンタ３６がパルスを出力するまでは（Ｐ＋１）×Ａであり、Ｎカウンタ３７がパルスを出力するまではＰ×（Ｎ−Ａ）である。したがって、出力信号および基準信号の周波数をそれぞれＦｏ，Ｆｒｅｆとすれば、
Ｆｏ＝（（Ｐ＋１）×Ａ＋Ｐ×（Ｎ−Ａ））×Ｆｒｅｆ
＝（Ｐ×Ｎ＋Ａ）×Ｆｒｅｆ …（１）
が成り立つ。Ｐ＝２ｎ（ｎは整数）であっても、式（１）中のＡを変化させることによって使用可能バンド数を多くできる。
【００１５】
使用可能バンド数をさらに多くするためにΔΣ変調器３３が設けられている。また、スプリアス不具合の解消のためにラッチ３１とΔΣ変調器３３との間にデジタルディザ回路３２が介在している。ラッチ３１は、与えられた分周データＤＡＴＡを保持する。なお、図２中のＣＬＯＣＫはクロック信号、ＳＴＲＯＢＥはストローブ信号である。分周データＤＡＴＡは、整数部分を表すデジタル値Ｍと、分数部分（非整数部分）を表すデジタル値Ｆとを含んでいる。Ｆ値はｎビットのバイナリデータである。デジタルディザ回路３２は、ラッチ３１からＦ値を受け取り、当該Ｆ値から離散的に変化しかつ時間平均が当該Ｆ値と一致するデジタル出力またはＦ値そのままをＳＥＬＥＣＴ信号に応じてΔΣ変調器３３へ供給する。具体的には、ＳＥＬＥＣＴ信号がロー（Ｌｏｗ）のときにはＦ値そのままをΔΣ変調器３３へ供給し、ＳＥＬＥＣＴ信号がハイ（Ｈｉｇｈ）のときには、ΔΣ変調器３３へ供給するデジタル出力をＦ＋ｋとＦ−ｋとに周期的に変化させる（ｋは整数、たとえば１）。そして、ラッチ３１から与えられたＭ値とΔΣ変調器３３の出力とに基づいて、プリスケーラ３５・Ａカウンタ３６・Ｎカウンタ３７による分数分周動作が実行される。その結果、ＳＥＬＥＣＴ信号の如何に関わらず
Ｆｏ＝（（Ｐ×Ｎ＋Ａ）＋Ｆ／２ｎ）×Ｆｒｅｆ …（２）
が成り立ち、Ｆｒｅｆ×（Ｆ／２ｎ）に等しい出力周波数ステップサイズが実現される。つまり、通常動作時においては出力信号の平均の周波数Ｆｏを基準信号の周波数Ｆｒｅｆよりも小さいステップサイズで切り換えることができ、基準周波数Ｆｒｅｆを大きく設定できる。これにより、良好なロックアップ特性を有するＰＬＬ周波数シンセサイザが得られる。
【００１６】
＜デジタルディザ回路３２の内部構成および動作＞
図３は、図２に示したデジタルディザ回路３２の内部構成を示すブロック図である。図３を参照して、デジタルディザ回路３２は、１／２分周器４１と、セレクタ４２，４５と、加算器４３と、選択回路４４とを含む。
【００１７】
選択回路４４は、ＳＥＬＥＣＴ信号がハイ（Ｈｉｇｈ）である場合にはＦｄｉｖをＥＦｄｉｖとして出力し、ＳＥＬＥＣＴ信号がロー（Ｌｏｗ）である場合にはある固定値をＥＦｄｉｖとして出力する。
【００１８】
１／２分周器４１は、選択回路４４からの比較信号ＥＦｄｉｖが有する周波数の半分の周波数を有するクロック信号ＤＦｄｉｖを生成する。
【００１９】
セレクタ４２は、１／２分周器４１からのクロック信号ＤＦｄｉｖをＳ入力として受け取り、当該Ｓ入力の論理レベルがロー（Ｌｏｗ）である場合には正の定数値「＋ｋ（Ａ入力）」を、当該Ｓ入力の論理レベルがハイ（Ｈｉｇｈ）である場合には負の定数値「−ｋ（Ｂ入力）」をという具合に、正・負の定数値を交互にＹ出力として選択する。
【００２０】
加算器４３は、Ａ入力としてラッチ３１からＦ値を、Ｂ入力としてセレクタ４２から定数値「±ｋ」をそれぞれ受け取り、比較信号ＥＦｄｉｖの立ち上がりパルスがＣＫ入力として与えられた時に加算Ａ＋Ｂを実行することによりＹ出力をＦ＋ｋとＦ−ｋとに周期的に変化させる。
【００２１】
セレクタ４５は、ラッチ３１からのＦ値をＡ入力に、加算器４３のＹ出力をＢ入力に、ＳＥＬＥＣＴ信号をＳ入力に受ける。セレクタ４５は、Ｓ入力すなわちＳＥＬＥＣＴ信号の論理レベルがロー（Ｌｏｗ）である場合にはＦ値（Ａ入力）を、ＳＥＬＥＣＴ信号の論理レベルがハイ（Ｈｉｇｈ）である場合には加算器４３のＹ出力（Ｂ入力）をＹ出力として選択する。
【００２２】
以上のように、最終的にはＳＥＬＥＣＴ信号によって、セレクタ４５のＹ出力、すなわちＦ±ｋもしくはＦがΔΣ変調器３３へ供給されるようになっている。ＳＥＬＥＣＴ信号の切替については後ほど述べる。図４（ａ）および（ｂ）は、以上のデジタルディザ回路３２の動作を示している。
【００２３】
＜量子化雑音のシュミレーション結果＞
図５は、図２に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２における量子化雑音のシュミレーション結果を示している。ここでは、Ｆｒｅｆ＝６．５ＭＨｚ，Ｍ＝７７８，Ｆ＝１２８，ｎ＝８，ｋ＝１とし、ΔΣ変調器３３として２次かつ２段の変調器を採用した。
【００２４】
図５によれば、量子化雑音の周波数特性が傾きを持ち、ΔΣ変調をかけない場合に比べて低周波域の量子化雑音が減っていることが分かる。分数分周器２８における分周数の時間平均は７７８．５であって、所望の分周数と完全に一致している。しかも、特定周波数への量子化雑音の集中も生じていない。デジタルディザ回路３２を設けずにＦ値（＝１２８＝２７）をそのままΔΣ変調器３３に与えたとき、８００ｋＨｚ付近に大きなスペクトルが現れることを考えると、当該デジタルディザ回路３２の効果は絶大である。
【００２５】
＜変形例＞
なお、デジタルディザ回路３２は図３の構成に限られない。与えられたＦ値に応じて、（１）Ｆ値そのまま、または、（２）不特定の周期間隔でＦ＋ｋとＦ−ｋとをランダムにとり時間平均では当該Ｆ値と一致するような値、がΔΣ変調器３３へ伝達される回路構成を採用してもよい。
【００２６】
＜ＳＥＬＥＣＴ信号の切替について＞
ＳＥＬＥＣＴ信号の切替は、量子化雑音が特定の周波数に集中する結果として生じるスプリアスを抑制するために、特定のＦ値（例えばＦ＝２ｎ−１、２ｎ−２など）に限り、不特定の周期間隔でＦ＋ｋとＦ−ｋとをランダムにとり時間平均では当該Ｆ値と一致するようなデジタル出力ＦをΔΣ変調器３３へ出力し、それ以外ではＦ値そのものを出力するために行われる。すなわち、与えられたＦ値が特定のＦ値であるときＳＥＬＥＣＴ信号をハイ（Ｈｉｇｈ）にし、それ以外のときＳＥＬＥＣＴ信号をロー（Ｌｏｗ）にする。この結果、デジタルディザ回路３２は、与えられたＦ値が特定の値（例えばＦ＝２ｎ−１、２ｎ−２など）のときには、当該Ｆ値から離散的に変化しかつ時間平均が当該Ｆ値と一致するデジタル値をΔΣ変調器３３へ出力し、与えられたＦ値が特定の値以外のときにはＦ値そのままをΔΣ変調器３３へ出力する。これにより、特定分周比における電圧制御発振器２７の出力へのスプリアスの発生が抑制され、特定分周比以外では従来と同等の特性が得られる。
【００２７】
＜ΔΣ変調型Ｄ／Ａ変換器の構成＞
図６は、本発明に係るΔΣ変調型Ｄ／Ａ変換器の構成例を示している。図６のΔΣ変調型Ｄ／Ａ変換器５０は、ΔΣ変調器５１と積分器５２とで構成された従来のＤ／Ａ変換器の前段に、例えば図３と同様の構成を有するデジタルディザ回路３２を付加したものである。ΔΣ変調器５１は、加算器６１と、１ビットＤ／Ａ変換器６２と、減算器６３と、遅延器６４とを備えている。積分器５２は、ΔΣ変調器５１の出力に含まれる量子化雑音を除去することにより所望のアナログ出力を得るためのフィルタ手段であって、ポストフィルタとも呼ばれるものである。デジタルディザ回路３２は、デジタル入力とΔΣ変調器５１との間に介在し、デジタル入力Ｆから離散的に変化しかつ時間平均が当該デジタル入力と一致するデジタル値または当該デジタル入力ＦそのままをＳＥＬＥＣＴ信号に応じて選択的にΔΣ変調器５１へ供給する。なお、各部へ供給されるクロック信号は図示を省略している。
【００２８】
図６のΔΣ変調型Ｄ／Ａ変換器５０によれば、ΔΣ変調器５１のデジタル入力Ｆビット幅を大きくしなくとも、当該ΔΣ変調器５１のデジタル入力Ｆに依存したスプリアス不具合を解消することができる。
【００２９】
【発明の効果】
以上説明してきたとおり、本発明によれば、デジタル入力とデルタ・シグマ変調器との間に介在し、当該デジタル入力から離散的に変化しかつ時間平均が当該デジタル入力と一致するデジタル出力または当該デジタル入力そのままの値を選択的にデルタ・シグマ変調器へ供給するデジタルディザ回路を採用したので、当該デジタル入力のビット幅を大きくしなくとも特定周波数への量子化雑音の集中を抑止できる。これにより、従来のスプリアス不具合を解消することができかつ希望出力周波数を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による携帯電話機の構成を示すブロック図である。
【図２】図１に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザの内部構成を示すブロック図である。
【図３】図２に示したデジタルディザ回路の内部構成を示すブロック図である。
【図４】（ａ）および（ｂ）は、図３に示したデジタルディザ回路の動作を説明するためのタイミングチャートである。
【図５】図２に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザにおける量子化雑音のシュミレーション結果を示す図である。
【図６】この発明の実施の形態によるΔΣ変調型Ｄ／Ａ変換器の構成を示すブロック図である。
【符号の説明】
１ 携帯電話機（無線通信機器）、２ ΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ、３１ ラッチ、３２ デジタルディザ回路、３３ ΔΣ変調器、５０ ΔΣ変調型Ｄ／Ａ変換器、５１ ΔΣ変調器、５２ 積分器（フィルタ手段）。
【発明の属する技術分野】
この発明は信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ＰＬＬ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】
デルタ・シグマ（ΔΣ）変調器は、出力に現れる量子化雑音を遅延器経由で入力に帰還する回路構成を有し、シグマ・デルタ（ΣΔ）変調器と呼ばれたり、量子化雑音を高周波域に偏らせる作用からノイズシェーパと呼ばれたりする。
【０００３】
位相同期ループ（ＰＬＬ）で構成された周波数シンセサイザを携帯電話等の無線通信機器に利用する場合、多くの使用可能バンドを確保するため、出力周波数を基準信号の周波数より小さいステップサイズで切り換えることが要求される。この要求を満たすものとしてΔΣ変調型分数分周ＰＬＬ周波数シンセサイザが知られており、その一例が米国特許第５，０７０，３１０号に示されている。このＰＬＬ周波数シンセサイザでは、電圧制御発振器の出力を分周して位相比較器へ帰還するための分数分周器がΔΣ変調器を備えており、このΔΣ変調器に分周データのうちの分数部分（非整数部分）を表すデジタル値Ｆが与えられるようになっている。
【０００４】
また、ΔΣ変調器を備えた高精度のデジタル・アナログ（Ｄ／Ａ）変換器、すなわちΔΣ変調型Ｄ／Ａ変換器がオーディオ機器等で利用されている。
【０００５】
【発明が解決しようとする課題】
従来のΔΣ変調型分数分周ＰＬＬ周波数シンセサイザによれば、位相比較器に与えられる基準信号の周波数をＦｒｅｆとし、分周データのうちの分数部分を表すデジタル値Ｆがｎ（ｎは整数）ビットのバイナリデータであるものとすると、Ｆｒｅｆ×（Ｆ／２ｎ）に等しい出力周波数ステップサイズを実現することができる。ところが、ある特定のＦ値（例えばＦ＝２ｎ−１）をΔΣ変調器が受け取ったときに量子化雑音が特定の周波数に集中する結果、スプリアス信号が発生してしまうという問題点が以前から指摘されていた。そこで、従来はｎ値を大きくとり（上記米国特許の例ではＦｒｅｆ＝２６ＭＨｚ、ｎ＝２４）、その上で問題となるＦ値に代えてＦ＋１又はＦ−１のいずれか一方の値をとるようにしていた。したがって、（１）回路規模が増大する、（２）出力周波数が希望周波数より若干ずれるという課題があった。
【０００６】
従来のΔΣ変調型Ｄ／Ａ変換器でも、ΔΣ変調器のデジタル入力に依存した上記と同様のスプリアス不具合があった。
【０００７】
本発明の目的は、特定周波数への量子化雑音の集中を抑止することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、デルタ・シグマ変調器に加えて、デジタル入力とデルタ・シグマ変調器との間に介在し、当該デジタル入力から離散的に変化しかつ時間平均が当該デジタル入力と一致するデジタル出力を選択的にデルタ・シグマ変調器へ供給するためのデジタルディザ回路を備えた信号処理装置の構成を採用することとしたものである。これにより、当該デジタル入力のビット幅を大きくしなくとも、特定周波数への量子化雑音の集中を抑止することができる。
【０００９】
この信号処理装置は、分数分周ＰＬＬ周波数シンセサイザ、Ｄ／Ａ変換器、無線通信機器などへの応用が可能である。
【００１０】
【発明の実施の形態】
＜携帯電話機の構成＞
図１は、本発明に係るΔΣ変調型分数分周ＰＬＬ周波数シンセサイザを応用した携帯電話機（無線通信機器）の構成を示すブロック図である。図１に示す携帯電話機は、ΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２と、分周器（ＤＩＶ）３と、変調・復調器（ミキサ）４と、ゲインコントロールアンプ（ＧＣＡ）５と、ローパスフィルタ（ＬＰＦ）６と、アナログ・デジタル（Ａ／Ｄ）変換器７と、デジタル・アナログ（Ｄ／Ａ）変換器８と、ベースバンドＬＳＩ９と、スピーカ１０と、マイクロフォン１１と、切り換えスイッチ１２と、アンテナ１３と、ローノイズアンプ（ＬＮＡ）１４と、ドライバアンプ１５とを備える。Ｆｏは、ΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２の出力信号を表している。
【００１１】
＜ＰＬＬ周波数シンセサイザ２の構成＞
図２は、図１に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２の内部構成を示すブロック図である。図２を参照して、ＰＬＬ周波数シンセサイザ２は、基準周波数源２１と、カップリングコンデンサ２２と、リファレンス分周器（Ｒ）２３と、位相比較器（ＰＤ）２４と、チャージポンプ（ＣＰ）２５と、ローパスフィルタ（ＬＰＦ）２６と、電圧制御発振器（ＶＣＯ）２７と、分数分周器２８とを備える。位相比較器２４、チャージポンプ２５、ローパスフィルタ２６、電圧制御発振器２７および分数分周器２８によって位相同期ループ（ＰＬＬ）が構成される。分数分周器２８はパルススワロー方式の分周器であって、ラッチ３１と、デジタルディザ回路３２と、ΔΣ変調器３３と、加算器３４と、プリスケーラ３５と、Ａカウンタ３６と、Ｎカウンタ３７と、モジュラス・コントローラ３８とを備える。
【００１２】
＜ＰＬＬ周波数シンセサイザ２の動作＞
図２に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２では、分数分周器２８が電圧制御発振器２７の出力信号Ｆｏを分周する。この分周により得られた比較信号Ｆｄｉｖは位相比較器２４へ帰還される。位相比較器２４は基準信号Ｆｒｅｆと比較信号Ｆｄｉｖとの位相差を検出し、その位相差に応じたパルス幅の電圧パルスをチャージポンプ２５に与える。チャージポンプ２５は、位相比較器２４の出力に応じて、電流の吐き出し、吸い込み、ハイインピーダンスのいずれかの状態となり、チャージポンプ出力電流をローパスフィルタ２６に与える。チャージポンプ出力電流はローパスフィルタ２６で平滑化・電圧変換されて電圧制御発振器２７の制御電圧となる。
【００１３】
＜分数分周器２８の動作＞
次に、図２に示した分数分周器２８の動作を説明する。電圧制御発振器２７の出力信号Ｆｏがプリスケーラ３５によって（Ｐ＋１）分周された後、Ａカウンタ３６およびＮカウンタ３７に入力される。Ａカウンタ３６は、（Ｐ＋１）分周された電圧制御発振器２７の出力信号ＦｏをＡカウントした後にパルスを出力する。これに応答してモジュラス・コントローラ３８はプリスケーラ３５の分周数を（Ｐ＋１）からＰに切り換える。次にＮカウンタ３７は、Ｐ分周された電圧制御発振器２７の出力信号Ｆｏを（Ｎ−Ａ）カウントした後、位相比較器２４およびモジュラス・コントローラ３８にパルスを出力する。これに応答してプリスケーラ３５の分周数が（Ｐ＋１）に切り換わる。
【００１４】
電圧制御発振器２７の出力信号Ｆｏの分周数は、Ａカウンタ３６がパルスを出力するまでは（Ｐ＋１）×Ａであり、Ｎカウンタ３７がパルスを出力するまではＰ×（Ｎ−Ａ）である。したがって、出力信号および基準信号の周波数をそれぞれＦｏ，Ｆｒｅｆとすれば、
Ｆｏ＝（（Ｐ＋１）×Ａ＋Ｐ×（Ｎ−Ａ））×Ｆｒｅｆ
＝（Ｐ×Ｎ＋Ａ）×Ｆｒｅｆ …（１）
が成り立つ。Ｐ＝２ｎ（ｎは整数）であっても、式（１）中のＡを変化させることによって使用可能バンド数を多くできる。
【００１５】
使用可能バンド数をさらに多くするためにΔΣ変調器３３が設けられている。また、スプリアス不具合の解消のためにラッチ３１とΔΣ変調器３３との間にデジタルディザ回路３２が介在している。ラッチ３１は、与えられた分周データＤＡＴＡを保持する。なお、図２中のＣＬＯＣＫはクロック信号、ＳＴＲＯＢＥはストローブ信号である。分周データＤＡＴＡは、整数部分を表すデジタル値Ｍと、分数部分（非整数部分）を表すデジタル値Ｆとを含んでいる。Ｆ値はｎビットのバイナリデータである。デジタルディザ回路３２は、ラッチ３１からＦ値を受け取り、当該Ｆ値から離散的に変化しかつ時間平均が当該Ｆ値と一致するデジタル出力またはＦ値そのままをＳＥＬＥＣＴ信号に応じてΔΣ変調器３３へ供給する。具体的には、ＳＥＬＥＣＴ信号がロー（Ｌｏｗ）のときにはＦ値そのままをΔΣ変調器３３へ供給し、ＳＥＬＥＣＴ信号がハイ（Ｈｉｇｈ）のときには、ΔΣ変調器３３へ供給するデジタル出力をＦ＋ｋとＦ−ｋとに周期的に変化させる（ｋは整数、たとえば１）。そして、ラッチ３１から与えられたＭ値とΔΣ変調器３３の出力とに基づいて、プリスケーラ３５・Ａカウンタ３６・Ｎカウンタ３７による分数分周動作が実行される。その結果、ＳＥＬＥＣＴ信号の如何に関わらず
Ｆｏ＝（（Ｐ×Ｎ＋Ａ）＋Ｆ／２ｎ）×Ｆｒｅｆ …（２）
が成り立ち、Ｆｒｅｆ×（Ｆ／２ｎ）に等しい出力周波数ステップサイズが実現される。つまり、通常動作時においては出力信号の平均の周波数Ｆｏを基準信号の周波数Ｆｒｅｆよりも小さいステップサイズで切り換えることができ、基準周波数Ｆｒｅｆを大きく設定できる。これにより、良好なロックアップ特性を有するＰＬＬ周波数シンセサイザが得られる。
【００１６】
＜デジタルディザ回路３２の内部構成および動作＞
図３は、図２に示したデジタルディザ回路３２の内部構成を示すブロック図である。図３を参照して、デジタルディザ回路３２は、１／２分周器４１と、セレクタ４２，４５と、加算器４３と、選択回路４４とを含む。
【００１７】
選択回路４４は、ＳＥＬＥＣＴ信号がハイ（Ｈｉｇｈ）である場合にはＦｄｉｖをＥＦｄｉｖとして出力し、ＳＥＬＥＣＴ信号がロー（Ｌｏｗ）である場合にはある固定値をＥＦｄｉｖとして出力する。
【００１８】
１／２分周器４１は、選択回路４４からの比較信号ＥＦｄｉｖが有する周波数の半分の周波数を有するクロック信号ＤＦｄｉｖを生成する。
【００１９】
セレクタ４２は、１／２分周器４１からのクロック信号ＤＦｄｉｖをＳ入力として受け取り、当該Ｓ入力の論理レベルがロー（Ｌｏｗ）である場合には正の定数値「＋ｋ（Ａ入力）」を、当該Ｓ入力の論理レベルがハイ（Ｈｉｇｈ）である場合には負の定数値「−ｋ（Ｂ入力）」をという具合に、正・負の定数値を交互にＹ出力として選択する。
【００２０】
加算器４３は、Ａ入力としてラッチ３１からＦ値を、Ｂ入力としてセレクタ４２から定数値「±ｋ」をそれぞれ受け取り、比較信号ＥＦｄｉｖの立ち上がりパルスがＣＫ入力として与えられた時に加算Ａ＋Ｂを実行することによりＹ出力をＦ＋ｋとＦ−ｋとに周期的に変化させる。
【００２１】
セレクタ４５は、ラッチ３１からのＦ値をＡ入力に、加算器４３のＹ出力をＢ入力に、ＳＥＬＥＣＴ信号をＳ入力に受ける。セレクタ４５は、Ｓ入力すなわちＳＥＬＥＣＴ信号の論理レベルがロー（Ｌｏｗ）である場合にはＦ値（Ａ入力）を、ＳＥＬＥＣＴ信号の論理レベルがハイ（Ｈｉｇｈ）である場合には加算器４３のＹ出力（Ｂ入力）をＹ出力として選択する。
【００２２】
以上のように、最終的にはＳＥＬＥＣＴ信号によって、セレクタ４５のＹ出力、すなわちＦ±ｋもしくはＦがΔΣ変調器３３へ供給されるようになっている。ＳＥＬＥＣＴ信号の切替については後ほど述べる。図４（ａ）および（ｂ）は、以上のデジタルディザ回路３２の動作を示している。
【００２３】
＜量子化雑音のシュミレーション結果＞
図５は、図２に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ２における量子化雑音のシュミレーション結果を示している。ここでは、Ｆｒｅｆ＝６．５ＭＨｚ，Ｍ＝７７８，Ｆ＝１２８，ｎ＝８，ｋ＝１とし、ΔΣ変調器３３として２次かつ２段の変調器を採用した。
【００２４】
図５によれば、量子化雑音の周波数特性が傾きを持ち、ΔΣ変調をかけない場合に比べて低周波域の量子化雑音が減っていることが分かる。分数分周器２８における分周数の時間平均は７７８．５であって、所望の分周数と完全に一致している。しかも、特定周波数への量子化雑音の集中も生じていない。デジタルディザ回路３２を設けずにＦ値（＝１２８＝２７）をそのままΔΣ変調器３３に与えたとき、８００ｋＨｚ付近に大きなスペクトルが現れることを考えると、当該デジタルディザ回路３２の効果は絶大である。
【００２５】
＜変形例＞
なお、デジタルディザ回路３２は図３の構成に限られない。与えられたＦ値に応じて、（１）Ｆ値そのまま、または、（２）不特定の周期間隔でＦ＋ｋとＦ−ｋとをランダムにとり時間平均では当該Ｆ値と一致するような値、がΔΣ変調器３３へ伝達される回路構成を採用してもよい。
【００２６】
＜ＳＥＬＥＣＴ信号の切替について＞
ＳＥＬＥＣＴ信号の切替は、量子化雑音が特定の周波数に集中する結果として生じるスプリアスを抑制するために、特定のＦ値（例えばＦ＝２ｎ−１、２ｎ−２など）に限り、不特定の周期間隔でＦ＋ｋとＦ−ｋとをランダムにとり時間平均では当該Ｆ値と一致するようなデジタル出力ＦをΔΣ変調器３３へ出力し、それ以外ではＦ値そのものを出力するために行われる。すなわち、与えられたＦ値が特定のＦ値であるときＳＥＬＥＣＴ信号をハイ（Ｈｉｇｈ）にし、それ以外のときＳＥＬＥＣＴ信号をロー（Ｌｏｗ）にする。この結果、デジタルディザ回路３２は、与えられたＦ値が特定の値（例えばＦ＝２ｎ−１、２ｎ−２など）のときには、当該Ｆ値から離散的に変化しかつ時間平均が当該Ｆ値と一致するデジタル値をΔΣ変調器３３へ出力し、与えられたＦ値が特定の値以外のときにはＦ値そのままをΔΣ変調器３３へ出力する。これにより、特定分周比における電圧制御発振器２７の出力へのスプリアスの発生が抑制され、特定分周比以外では従来と同等の特性が得られる。
【００２７】
＜ΔΣ変調型Ｄ／Ａ変換器の構成＞
図６は、本発明に係るΔΣ変調型Ｄ／Ａ変換器の構成例を示している。図６のΔΣ変調型Ｄ／Ａ変換器５０は、ΔΣ変調器５１と積分器５２とで構成された従来のＤ／Ａ変換器の前段に、例えば図３と同様の構成を有するデジタルディザ回路３２を付加したものである。ΔΣ変調器５１は、加算器６１と、１ビットＤ／Ａ変換器６２と、減算器６３と、遅延器６４とを備えている。積分器５２は、ΔΣ変調器５１の出力に含まれる量子化雑音を除去することにより所望のアナログ出力を得るためのフィルタ手段であって、ポストフィルタとも呼ばれるものである。デジタルディザ回路３２は、デジタル入力とΔΣ変調器５１との間に介在し、デジタル入力Ｆから離散的に変化しかつ時間平均が当該デジタル入力と一致するデジタル値または当該デジタル入力ＦそのままをＳＥＬＥＣＴ信号に応じて選択的にΔΣ変調器５１へ供給する。なお、各部へ供給されるクロック信号は図示を省略している。
【００２８】
図６のΔΣ変調型Ｄ／Ａ変換器５０によれば、ΔΣ変調器５１のデジタル入力Ｆビット幅を大きくしなくとも、当該ΔΣ変調器５１のデジタル入力Ｆに依存したスプリアス不具合を解消することができる。
【００２９】
【発明の効果】
以上説明してきたとおり、本発明によれば、デジタル入力とデルタ・シグマ変調器との間に介在し、当該デジタル入力から離散的に変化しかつ時間平均が当該デジタル入力と一致するデジタル出力または当該デジタル入力そのままの値を選択的にデルタ・シグマ変調器へ供給するデジタルディザ回路を採用したので、当該デジタル入力のビット幅を大きくしなくとも特定周波数への量子化雑音の集中を抑止できる。これにより、従来のスプリアス不具合を解消することができかつ希望出力周波数を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による携帯電話機の構成を示すブロック図である。
【図２】図１に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザの内部構成を示すブロック図である。
【図３】図２に示したデジタルディザ回路の内部構成を示すブロック図である。
【図４】（ａ）および（ｂ）は、図３に示したデジタルディザ回路の動作を説明するためのタイミングチャートである。
【図５】図２に示したΔΣ変調型分数分周ＰＬＬ周波数シンセサイザにおける量子化雑音のシュミレーション結果を示す図である。
【図６】この発明の実施の形態によるΔΣ変調型Ｄ／Ａ変換器の構成を示すブロック図である。
【符号の説明】
１ 携帯電話機（無線通信機器）、２ ΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ、３１ ラッチ、３２ デジタルディザ回路、３３ ΔΣ変調器、５０ ΔΣ変調型Ｄ／Ａ変換器、５１ ΔΣ変調器、５２ 積分器（フィルタ手段）。
Claims (9)
- デルタ・シグマ変調器と、
デジタル入力と前記デルタ・シグマ変調器との間に介在し、前記デジタル入力から離散的に変化しかつ時間平均が前記デジタル入力と一致するデジタル出力または前記デジタル入力を前記デジタル入力の値に応じて選択的に前記デルタ・シグマ変調器へ供給するデジタルディザ回路とを備える
ことを特徴とする信号処理装置。 - 請求項１において、
前記デジタルディザ回路は、
前記デジタル入力が特定の値のときは、前記デジタル入力から離散的に変化しかつ時間平均が前記デジタル入力と一致するデジタル出力を前記デルタ・シグマ変調器へ供給し、
前記デジタル入力が前記特定の値以外のときは、前記デジタル入力を前記デルタ・シグマ変調器へ供給する
ことを特徴とする信号処理装置。 - 請求項１において、
前記デジタルディザ回路は、
前記デジタル入力から離散的に変化しかつ時間平均が前記デジタル入力と一致するデジタル出力として、Ｆ＋ｋとＦ−ｋとに周期的に変化する信号（Ｆは前記デジタル入力の値、ｋは整数）を前記デルタ・シグマ変調器へ供給する
ことを特徴とする信号処理装置。 - 請求項３において、
前記ｋは１である
ことを特徴とする信号処理装置。 - 与えられたデジタル入力が特定の値のときは、当該デジタル入力から離散的に変化しかつ時間平均が当該デジタル入力と一致するデジタル出力をデルタ・シグマ変調器へ供給し、
前記デジタル入力が前記特定の値以外のときは、前記デジタル入力を前記デルタ・シグマ変調器へ供給する
ことを特徴とする信号処理方法。 - 分数分周器を含んだ位相同期ループ（ＰＬＬ）で構成された周波数シンセサイザであって、
前記分数分周器は、
与えられた分周データを保持するラッチと、
デルタ・シグマ変調器と、
前記ラッチと前記デルタ・シグマ変調器との間に介在し、前記分周データのうちの分数部分を表すデジタル入力を前記ラッチから受け取り、前記デジタル入力から離散的に変化しかつ時間平均が前記デジタル入力と一致するデジタル出力または前記デジタル入力を前記デジタル入力の値に応じて選択的に前記デルタ・シグマ変調器へ供給するデジタルディザ回路と、
前記分周データのうちの整数部分と前記デルタ・シグマ変調器の出力とに基づいて分数分周動作を実行するための回路手段とを備える
ことを特徴とするデルタ・シグマ変調型分数分周ＰＬＬ周波数シンセサイザ。 - 請求項６において、
前記デジタルディザ回路は、
前記分数分周器の出力信号が有する周波数の半分の周波数を有するクロック信号を生成する１／２分周器と、
ある整数値をｋとするとき、前記１／２分周器からのクロック信号の論理レベル変化に応答して正の定数値「＋ｋ」と負の定数値「−ｋ」とを交互に選択する第１のセレクタと、
前記ラッチ回路からのデジタル入力の値と前記セレクタによって選択された定数値とを加算する加算器と、
前記ラッチ回路からのデジタル入力の値が特定の値のときは前記加算器による加算結果を出力し、前記ラッチ回路からのデジタル入力の値が前記特定の値以外のときは前記ラッチ回路からのデジタル入力を出力する第２のセレクタとを備える
ことを特徴とするデルタ・シグマ変調型分数分周ＰＬＬ周波数シンセサイザ。 - 請求項６に記載のデルタ・シグマ変調型分数分周ＰＬＬ周波数シンセサイザを備える
ことを特徴とする無線通信機器。 - デルタ・シグマ変調器と、
デジタル入力と前記デルタ・シグマ変調器との間に介在し、前記デジタル入力から離散的に変化しかつ時間平均が前記デジタル入力と一致するデジタル出力または前記デジタル入力を前記デジタル入力の値に応じて選択的に前記デルタ・シグマ変調器へ供給するデジタルディザ回路と、
前記デルタ・シグマ変調器の出力に含まれる量子化雑音を除去することにより所望のアナログ出力を得るフィルタ手段とを備える
ことを特徴とするデルタ・シグマ変調型Ｄ／Ａ変換器。
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