TW202410641A

TW202410641A - 具有減少的抖動的鎖相迴路以及用以自參考時脈產生具有減少的抖動之輸出時脈的方法

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Publication number: TW202410641A
Application number: TW112100396A
Authority: TW
Inventors: 維諾德庫馬爾賈恩
Original assignee: 智原科技股份有限公司
Priority date: 2022-08-23
Filing date: 2023-01-05
Publication date: 2024-03-01

Abstract

一種具有減少的抖動的鎖相迴路包含：一相位偵測器，用以比較參考時脈之相位與回授時脈之相位來產生多個上下控制訊號；一壓控振盪器，用以根據多個上下控制訊號來產生振盪訊號；一輸出除頻器，用以對振盪訊號進行除頻操作以產生輸出時脈；一非整數回授除頻器，用以根據調變後序列來對振盪訊號進行除頻操作，以產生調變後時脈；一除頻器，串聯於非整數回授除頻器，並且用以藉由固定模數來對調變後時脈進行除頻操作，以產生除頻後時脈；其中調變後時脈的頻率是除頻後時脈之頻率的整數倍，以及調變後時脈與除頻後時脈的其一用來作為回授時脈。

Description

具有減少的抖動的鎖相迴路以及用以自參考時脈產生具有減少的抖動之輸出時脈的方法

本發明係有關於鎖相迴路(phase locked loop, PLL)，且尤指一種可以減少輸出抖動(jitter)的鎖相迴路。

標準的鎖相迴路會利用負回授機制來進行倍頻(frequency multiplication)，並且藉由比較一參考頻率與透過負回授機制所提供的一回授頻率來產生相對於一相位偵測器比較頻率來說較穩定的一輸出頻率，其中參考頻率為被一因數(factor) N進行除頻的一輸入訊號。一旦鎖相迴路被鎖定時，輸出頻率會等於N*參考頻率，因此，藉由改變N的值，只要最小頻率分辨率等於參考頻率的話，則可以在特定頻帶上調諧(tune)鎖相迴路。當N的一新值被編程(programmed)時，鎖相迴路會根據兩個輸入訊號的相位差來建立一誤差電壓，其被用來驅動一電壓振盪器以供產生輸出頻率。

請參照第1圖，第1圖為鎖相迴路100的示意圖，如第1圖所示，鎖相迴路100包含有一參考除頻器(reference divider)110、一相位頻率偵測器(phase frequency detector, PFD)120、一電荷泵(charge pump)130、一迴路濾波器(loop filter, LPF)140、一壓控振盪器(voltage controlled oscillator, VCO)150以及一輸出除頻器160，此外，鎖相迴路100包含有一回授迴路，其中該回授迴路包含有一回授除頻器170以及一三角積分調變器(sigma delta modulator, SDM)180。

參考除頻器110接收一輸入訊號/時脈並對該輸入訊號/時脈進行除頻操作以產生一參考時脈REF CLK，參考時脈REF CLK被輸入至相位頻率偵測器120，其用以比較參考時脈REF CLK的正緣(positive edge)與自回授除頻器170輸出之一回授訊號FE CLK的正緣以產生一數位輸出，其中該數位輸出可以是一脈衝訊號，該脈衝訊號的寬度與上述兩訊號（亦即參考時脈REF CLK與回授訊號FE CLK）的兩個正緣之間的相位差成正比，以及該脈衝訊號被輸入至電荷泵130以供產生代表相位誤差的一類比電流。該類比電流被輸入至迴路濾波器140以供產生用來驅動壓控振盪器150的一壓控振盪器控制電壓，壓控振盪器150所產生的多相位輸出VCO CLK被輸入至輸出除頻器160以供產生一輸出時脈OUT CLK，以及多相位輸出VCO CLK可具有為參考時脈REF CLK之整數倍的一頻率，並且另被傳送至回授除頻器170，其中回授除頻器170藉由比較多相位輸出VCO CLK與一除頻器模數(modulus)N來產生被傳送至相位頻率偵測器120的一回授時脈FB CLK，以形成一回授迴路。當鎖相迴路100被鎖定時，參考時脈REK CLK與回授時脈FB CLK相等，以使得多相位輸出VCO CLK為除頻器模數N與回授時脈FB CLK的一相乘結果（亦即VCO CLK = N * FB CLK），因此，藉由改變除頻器模數N的值可以改變輸出時脈OUT CLK的輸出頻率。

鎖相迴路100是作為相對於參考時脈REK CLK與電荷泵130之一輸出的一低通濾波器，其可以抑制(reject)高頻率抖動。相對於壓控振盪器150所輸出的雜訊來說，鎖相迴路100則是作為一高通濾波器，因此，鎖相迴路100所輸出的雜訊取決於操作頻寬（例如鎖相迴路100可以維持鎖定狀態的一調變頻率）。由於相位頻率偵測器120在參考時脈REK CLK之邊緣進行的離散取樣，因此迴路濾波器140的頻寬大約為參考頻率的10分之1，雖然增加迴路濾波器140的頻寬可改善鎖相迴路100的設置時間（例如鎖定時間），但輸出時脈OUT CLK可能會在更高的參考頻率的狀況下變得不穩定，雖然較低的參考頻率可改善鎖相迴路100的頻率解析度，但亦會增加鎖相迴路100的設置時間與壓控振盪器150所輸出的雜訊，因此，鎖相迴路100的頻寬與調諧解析度之間存在著取捨關係(tradeoff)。

為了提高調諧解析度，現已開發了非整數鎖相迴路，其中除頻器模數N不被限制為一整數，其允許進行更大的微調(fine tuning)。由於除頻器模數N實際上不可以是非整數，因此除頻器模數N會在每一個參考週期被更新，舉例來說，藉由在除頻器模數N的兩個不同整數值（例如N以及N+1）進行切換來在每一個參考週期更新除頻器模數N。於複數個時脈週期的期間，除頻器模數N的平均值可被收斂至所需的非整數值。

由於實際除頻器模數與理想（例如平均）除頻器模數之間的差異會被視為一誤差，因此產生了相位雜訊，其導致在低頻率時出現寄生基調(spurious tone)。抑制寄生基調的唯一方法是降低鎖相迴路100 的頻寬，其對於大多數用途而言是不切實際的，因此，鎖相迴路100（尤其是回授迴路）包含有三角積分調變器180，其中三角積分調變器180藉由將隨機性引入至模數來打破週期性以解決上述問題，以及三角積分調變器180所產生的隨機序列確保了量化雜訊在高於鎖相迴路100所需之頻寬的一頻帶中具有最大功率。

然而，通過在除頻器值中產生動態與週期性變化可能會存在週期性低頻率干擾，此量化雜訊通常在三角積分調變器時脈SDM CLK之頻率的一半處達到峰值，並且三角積分調變器時脈SDM CLK通常位於回授時脈FB CLK的頻率（亦即與參考時脈REF CLK的頻率F _REF相同），其代表量化雜訊的峰值位於F _REF/2。由於鎖相迴路100的特性在於低頻率訊號會藉由迴路濾波器140而通過，因此此低頻率干擾也會通過並且出現於輸出時脈OUT CLK。

一種減少此雜訊的方法是減少鎖相迴路100的頻寬以使得較少的抖動會藉由迴路濾波器140而通過，其導致了存在於標準非整數鎖相迴路中的相同問題，亦即，迴路濾波器140必須具有足夠小的頻寬來提供穩定輸出，並且防止壓控振盪器漂移(drifting)。此外，某些程序具有特定的協議，其需要特定的操作頻寬。

美國專利第9,559,704號教示一種耦接於三角積分調變器的乘法器以及一種耦接於三角積分調變器與非整數除頻器之間的除頻器，其中乘法器與除頻器皆具有相同模數。此架構允許更大的微調解析度，舉例來說，倘若模數是2的話，則此電路可提供在N與N+0.5之間變化的一模數，而不是在N與N+1之間變化（例如上述標準的鎖相迴路中的模數）。

此外，美國專利第8,933,733號教示一種可以藉由並聯於一整數除頻器的一多模數除頻器(multi-modulus divider, MMD)來操作於整數模式以及非整數模式的鎖相迴路，一多工器(multiplexer, MUX)可自整數除頻器與多模數除頻器接收多個輸出，並且根據特定參考時脈源來動態地在該多個輸出之間進行擇取。

雖然上述兩個先前技術藉由提高調諧解析度來提升鎖相迴路的效能，但三角積分調變器所產生的雜訊可能仍存在於輸出中，因此，並未解決抖動問題。

因此，極需一種可以減少三角積分非整數鎖相迴路所產生的雜訊而無需減少操作頻寬的新穎方法，以解決上述問題。

因此，本發明之目的之一在於提供一種用以產生具有減少的抖動之鎖相迴路輸出時脈的電路以及相關方法，以解決上述問題。

根據本發明一實施例，提供了一種鎖相迴路。該鎖相迴路包含有一相位偵測器、一壓控振盪器、一輸出除頻器以及一回授迴路，其中相位偵測器用以接收一參考時脈以及一回授時脈，並且比較參考時脈之一相位與回授時脈之一相位來產生多個上下控制訊號；壓控振盪器用以根據多個上下控制訊號來產生一振盪訊號；輸出除頻器用以對振盪訊號進行除頻操作以產生一輸出時脈；以及回授迴路用以接收振盪訊號並且根據一模數來對振盪訊號進行除頻操作，以產生回授時脈。回授迴路包含有一非整數回授除頻器以及一除頻器。非整數回授除頻器用以接收振盪訊號並且根據一調變後序列來對振盪訊號進行除頻操作，以產生一調變後時脈，其中於複數個時脈週期的期間，調變後序列的一平均是一非整數。除頻器串聯於非整數回授除頻器，並且用以藉由一固定模數來對非整數回授除頻器的調變後時脈進行除頻操作，以產生一除頻後時脈。非整數回授除頻器之調變後時脈的一頻率是除頻後時脈之一頻率的整數倍，以及調變後時脈與除頻後時脈的其一用來作為回授時脈。

回授迴路另包含有一三角積分調變器，其中三角積分調變器耦接於非整數回授除頻器，並且用以根據一整數除頻因數以及一非整數除頻因數來產生調變後序列。三角積分調變器另用以產生並傳送一相位擇取訊號至非整數回授除頻器，並且接收非整數回授除頻器的調變後時脈。一多工器用以：自除頻器接收除頻後時脈；自三角積分調變器接收調變後時脈；以及根據一輸入訊號來將除頻後時脈或調變後時脈輸出至相位偵測器以作為回授時脈。當輸入訊號為高電壓位準時，鎖相迴路被配置為一整數-N鎖相迴路，三角積分調變器僅根據一整數輸入來產生調變後序列，以及多工器直接地擇取自非整數回授除頻器輸出的調變後時脈來作為回授時脈。當輸入訊號為低電壓位準時，鎖相迴路被配置為一非整數-N鎖相迴路，三角積分調變器根據整數輸入以及一非整數輸入來產生調變後序列，以及多工器擇取自除頻器輸出的除頻後時脈來作為回授時脈。

鎖相迴路另包含有一電荷泵以及一迴路濾波器，其中電荷泵用以根據相位偵測器所輸出的多個上下控制訊號來產生一類比控制訊號；以及迴路濾波器用以對類比控制訊號進行濾波操作以產生一濾波後訊號，並且濾波後訊號被輸入至壓控振盪器。在一實施例中，非整數回授除頻器之調變後時脈的頻率是除頻後時脈之頻率的兩倍。

根據本發明一實施例，提供了一種用以自一參考時脈產生具有減少的抖動之一輸出時脈的方法。該方法包含有：接收參考時脈以及一回授時脈，並且比較參考時脈之一相位與回授時脈之一相位來產生多個上下控制訊號；根據多個上下控制訊號來產生一振盪訊號；根據一調變後序列來對振盪訊號進行除頻操作以產生一調變後時脈，其中於複數個時脈週期的期間，調變後序列的一平均是一非整數；藉由一固定模數來對調變後時脈進行除頻操作，以產生一除頻後時脈；以及利用調變後時脈以及除頻後時脈的其一以作為回授時脈，其中調變後時脈的一頻率是除頻後時脈之一頻率的整數倍。

根據調變後序列來對振盪訊號進行除頻操作的步驟另包含有：根據一整數除頻因數以及一非整數除頻因數來產生調變後序列。該方法另包含有：產生一相位擇取訊號。

根據該多個上下控制訊號來產生振盪訊號的步驟包含有：根據多個上下控制訊號來產生一類比控制訊號；以及對類比控制訊號進行濾波以產生一濾波後訊號，其中濾波後訊號用來產生振盪訊號。

根據一輸入訊號，除頻後時脈與調變後時脈的其一被用來作為回授時脈。當輸入訊號為高電壓位準時，調變後時脈被擇取以作為回授時脈；以及當輸入訊號為低電壓位準時，除頻後時脈被擇取以作為回授時脈。在一實施例中，調變後時脈的頻率是除頻後時脈之頻率的兩倍。

本發明的主要目的在於提供一種在非整數模式中可以在高於參考頻率之一頻率下產生一三角積分調變器時脈的鎖相迴路，其使得鎖相迴路內之三角積分調變器所產生的相位雜訊/抖動也會出現在較高頻率上，並且因此可藉由鎖相迴路的低濾波特性來被濾波掉。

請參照第2圖，第2圖為依據本發明一實施例之一鎖相迴路200的示意圖，其中鎖相迴路200包含有一參考除頻器210、一相位頻率偵測器220、一電荷泵230、一迴路濾波器240、一壓控振盪器250以及一輸出除頻器260。與第1圖所示之鎖相迴路100相比，鎖相迴路200與鎖相迴路100之間的差異在於回授迴路，如第2圖所示，鎖相迴路200的回授迴路包含有兩個彼此串聯的除頻器（例如一非整數回授除頻器273與一除頻器 275）、一三角積分調變器280以及一多工器290。

如前所述，一三角積分調變器用以產生一隨機序列來達到所需的非整數模數，其中非整數模數可包含有一整數部分以及一非整數部分。在本實施例中，非整數模數的整數部分（為簡潔起見，標記為“INTEGER”）以及非整數部分為簡潔起見，標記為“FRACTION”）被輸入至三角積分調變器280，並且三角積分調變器280可藉由該些輸入來產生並傳送一模數N DIV至非整數回授除頻器273，其中對於每一個時脈週期來說，模數N DIV可動態地變化。三角積分調變器280另產生並傳送一相位擇取訊號PHASE SELECT ＜P:0＞至非整數回授除頻器273，並且非整數回授除頻器273自壓控振盪器250接收一多相位輸出VCO CLK ＜P:0＞，其中相位擇取訊號PHASE SELECT ＜P:0＞與模數N DIV（例如一調變後序列）被結合使用來根據模數N DIV（例如該調變後序列）對多相位輸出VCO CLK ＜P:0＞進行除頻操作。

此外，鎖相迴路200被操作以作為一標準三角積分非整數鎖相迴路，與第1圖所示之鎖相迴路100的差異在於除頻器 275，其中藉由將除頻器275串聯於非整數回授除頻器270，非整數回授除頻器273所產生的三角積分調變器時脈SDM CLK可以所需頻率的兩倍來產生，同時仍允許回授時脈FB CLK以其所需頻率來被產生。如此一來，藉由鎖相迴路200中積分調變器時脈SDM CLK所產生的量化雜訊可以在比鎖相迴路100中積分調變器時脈SDM CLK的頻率還更高的頻率達到峰值，並且可以被鎖相迴路200濾波掉。

此外，鎖相迴路200可以透過多工器290來操作在整數模式以及非整數模式，如第2圖所示，多工器290自除頻器275接收除頻後時脈，並且自非整數回授除頻器273接收三角積分調變器時脈SDM CLK，其中三角積分調變器時脈SDM CLK回授至三角積分調變器280。一輸入訊號（為簡潔起見，標記為“Integer mode”）被輸入至多工器290，其中當該輸入訊號為有效(active)時，鎖相迴路200會操作於整數模式，以及當該輸入訊號為無效時，鎖相迴路200會操作於非整數模式。

請參照第3A圖，第3A圖為第2圖所示之鎖相迴路200操作於非整數模式的示意圖。由於三角積分調變器280產生並傳送調變後序列至非整數回授除頻器273，因此可以產生一非整數模數。三角積分調變器280接收整數輸入以及非整數輸入，並且產生及傳送模數N DIV（例如調變後序列）以及相位擇取訊號PHASE SELECT ＜P:0＞至非整數回授除頻器273。三角積分調變器時脈SDM CLK回授至三角積分調變器280但不會輸入至多工器290，以及多工器290輸出自除頻器275接收的除頻後時脈來作為回授時脈FB CLK，其中由於除頻器275的因數，回授時脈FB CLK的頻率會比三角積分調變器時脈SDM CLK之頻率還低。

請參照第3B圖，第3B圖為第2圖所示之鎖相迴路200操作於整數模式的示意圖。如第3B圖所示，不會有非整數輸入被輸入至三角積分調變器280，此外，來自三角積分調變器280的相位擇取訊號PHASE SELECT ＜P:0＞亦不會被輸入至非整數回授除頻器273，如此一來，對於每一個時脈週期來說，相同的模數會被應用於非整數回授除頻器273。雖然三角積分調變器時脈SDM CLK被輸入至除頻器275，但是由於輸入訊號為有效，除頻器275所產生的訊號不會被輸出至多工器290。因此，沒有進行除頻操作的三角積分調變器時脈SDM CLK被直接地輸入至多工器290並且回授至三角積分調變器280，在此情形中，鎖相迴路200被操作以作為一標準整數鎖相迴路，其中三角積分調變器時脈SDM CLK的頻率與回授頻率FB CLK相同。

藉由除頻器275，鎖相迴路200之三角積分調變器時脈SDM CLK的頻率為鎖相迴路100之三角積分調變器時脈SDM CLK的2倍，但仍可以被除頻以接近於參考時脈REF CLK的頻率。由於迴路濾波器240的低通濾波特性，較高頻率的部分不會在輸出端通過，因此整體上會出現較少的抖動。

第4A圖為第1圖所示之鎖相迴路100的操作示意圖。鎖相迴路100另包含有一4分頻(divide-by-4)電路165，要注意的是，此僅為說明之用，鎖相迴路100可包含有具有不同模數的一除頻電路或不具有任何除頻電路。假設壓控振盪器150需被操作在10.25G，輸入至三角積分調變器180的輸入為一整數值（例如25）以及一非整數值（例如0.625）。藉由4分頻電路165，一除頻後多相位輸出VCO_DIV CLK可以是＜3:0＞，並且三角積分調變器180所產生的相位擇取訊號可以是＜3:0＞，其會導致三角積分調變器時脈SDM CLK在頻率為100 MHz時被產生。

第4B圖為根據本發明一實施例之第2圖所示之鎖相迴路200的操作示意圖，其中鎖相迴路200操作於非整數模式。如第4B圖所示，鎖相迴路200另包含有一4分頻(divide-by-4)電路265，使得多相位輸出VCO CLK＜P:0＞可以是VCO CLK＜3:0＞，並且三角積分調變器280所產生的相位擇取訊號PHASE SELECT＜P:0＞可以是PHASE SELECT＜3:0＞。在本實施例中，除頻器275具有一模數2，並且輸入至三角積分調變器280的輸入為一整數（例如12）以及一非整數（例如0.825），當鎖相迴路200操作於非整數模式時，除頻器275的輸出可以被輸入至多工器290並且回授至三角積分調變器280。由於具有模數2的除頻器275的存在，三角積分調變器時脈SDM CLK可以在頻率為200 MHz時被產生，其接著會被除以2來在頻率100MHz時產生回授時脈FB CLK。任何回授至三角積分調變器280所產生的雜訊可位於一較高頻率並且因此不會通過迴路濾波器240，如此一來，與鎖相迴路100相比，鎖相迴路200的輸出具有較少的雜訊。

三角積分調變器280的設計會影響除頻器275的大小，並且三角積分調變器280與除頻器275的大小以及輸入時脈的頻率取決於實現的目標。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100,200:鎖相迴路 110,210:參考除頻器 120,220:相位頻率偵測器 130,230:電荷泵 140,240:迴路濾波器 150,250:壓控振盪器 160,260:輸出除頻器 165,265:4分頻電路 170:回授除頻器 180,280:三角積分調變器 REF CLK:參考時脈 OUT CLK:輸出時脈 FB CLK:回授時脈 VCO CLK,VCO CLK ＜P:0＞,VCO CLK ＜3:0＞:多相位輸出 273:非整數回授除頻器 275:除頻器 290:多工器 SDM CLK:三角積分器調變器時脈 PHASE SELECT ＜P:0＞,PHASE SELECT ＜3:0＞:相位擇取訊號 N DIV:模數 VCO_DIV CLK:除頻後多相位輸出

第1圖為一鎖相迴路的示意圖。第2圖為依據本發明一實施例之一鎖相迴路的示意圖。第3A圖為第2圖所示之鎖相迴路操作於非整數模式的示意圖。第3B圖為第2圖所示之鎖相迴路操作於整數模式的示意圖。第4A圖為第1圖所示之鎖相迴路的操作示意圖。第4B圖為第2圖所示之鎖相迴路的操作示意圖。

200:鎖相迴路

210:參考除頻器

220:相位頻率偵測器

230:電荷泵

240:迴路濾波器

250:壓控振盪器

260:輸出除頻器

273:非整數回授除頻器

275:除頻器

280:三角積分調變器

290:多工器

REF CLK:參考時脈

OUT CLK:輸出時脈

VCO CLK<P：0>,PHASE SELECT<P：0>:相位擇取訊號

SDM CLK:三角積分調變器時脈

FB CLK:回授時脈

N DIV:模數

Claims

一種具有減少的抖動的鎖相迴路，包含有：一相位偵測器，用以接收一參考時脈以及一回授時脈，並且比較該參考時脈之一相位與該回授時脈之一相位來產生多個上下控制訊號；一壓控振盪器，用以根據該多個上下控制訊號來產生一振盪訊號；一輸出除頻器，用以對該振盪訊號進行除頻操作以產生一輸出時脈；以及一回授迴路，用以接收該振盪訊號並且根據一模數來對該振盪訊號進行除頻操作，以產生該回授時脈，並且包含有：一非整數回授除頻器，用以接收該振盪訊號並且根據一調變後序列來對該振盪訊號進行除頻操作，以產生一調變後時脈，其中於複數個時脈週期的期間，該調變後序列的一平均是一非整數；以及一除頻器，串聯於該非整數回授除頻器，並且用以藉由一固定模數來對該非整數回授除頻器的該調變後時脈進行除頻操作，以產生一除頻後時脈；其中該非整數回授除頻器之該調變後時脈的一頻率是該除頻後時脈之一頻率的整數倍，以及該調變後時脈與該除頻後時脈的其一用來作為該回授時脈。
如申請專利範圍第1項所述之鎖相迴路，其中該回授迴路另包含有：一三角積分調變器，耦接於該非整數回授除頻器，並且用以根據一整數除頻因數以及一非整數除頻因數來產生該調變後序列。
如申請專利範圍第2項所述之鎖相迴路，其中該三角積分調變器另用以產生並傳送一相位擇取訊號至該非整數回授除頻器，並且接收該非整數回授除頻器的該調變後時脈。
如申請專利範圍第3項所述之鎖相迴路，另包含有：一多工器，用以：自該除頻器接收該除頻後時脈；自該三角積分調變器接收該調變後時脈；以及根據一輸入訊號來將該除頻後時脈或該調變後時脈輸出至該相位偵測器以作為該回授時脈。
如申請專利範圍第4項所述之鎖相迴路，其中當該輸入訊號為高電壓位準時，該鎖相迴路被配置而作為一整數-N鎖相迴路，該三角積分調變器僅根據一整數輸入來產生該調變後序列，以及該多工器直接地擇取自該非整數回授除頻器輸出的該調變後時脈來作為該回授時脈；以及當該輸入訊號為低電壓位準時，該鎖相迴路被配置而作為一非整數-N鎖相迴路，該三角積分調變器根據該整數輸入以及一非整數輸入來產生該調變後序列，以及該多工器擇取自該除頻器輸出的該除頻後時脈來作為該回授時脈。
如申請專利範圍第2項所述之鎖相迴路，另包含有：一電荷泵，用以根據該相位偵測器所輸出的該多個上下控制訊號來產生一類比控制訊號；以及一迴路濾波器，用以對該類比控制訊號進行濾波操作以產生一濾波後訊號，其中該濾波後訊號被輸入至該壓控振盪器。
如申請專利範圍第1項所述之鎖相迴路，其中該非整數回授除頻器之該調變後時脈的該頻率是該除頻後時脈之該頻率的兩倍。
一種用以自一參考時脈產生具有減少的抖動之一輸出時脈的方法，包含有：接收該參考時脈以及一回授時脈，並且比較該參考時脈之一相位與該回授時脈之一相位來產生多個上下控制訊號；根據該多個上下控制訊號來產生一振盪訊號；根據一調變後序列來對該振盪訊號進行除頻操作以產生一調變後時脈，其中於複數個時脈週期的期間，該調變後序列的一平均是一非整數；藉由一固定模數來對該調變後時脈進行除頻操作，以產生一除頻後時脈；以及利用該調變後時脈以及該除頻後時脈的其一以作為該回授時脈；其中該調變後時脈的一頻率是該除頻後時脈之一頻率的整數倍。
如申請專利範圍第8項所述之方法，其中根據該調變後序列來對該振盪訊號進行除頻操作的步驟另包含有：根據一整數除頻因數以及一非整數除頻因數來產生該調變後序列。
如申請專利範圍第9項所述之方法，另包含有：產生一相位擇取訊號。
如申請專利範圍第8項所述之方法，另包含有：根據一輸入訊號來利用該除頻後時脈與該調變後時脈的其一來作為該回授時脈。
如申請專利範圍第11項所述之方法，其中當該輸入訊號為高電壓位準時，該調變後時脈被擇取以作為該回授時脈；以及當該輸入訊號為低電壓位準時，該除頻後時脈被擇取以作為該回授時脈。
如申請專利範圍第8項所述之方法，其中根據該多個上下控制訊號來產生該振盪訊號的步驟包含有：根據該多個上下控制訊號來產生一類比控制訊號；以及對該類比控制訊號進行濾波以產生一濾波後訊號，其中該濾波後訊號用來產生該振盪訊號。
如申請專利範圍第8項所述之方法，其中該調變後時脈的頻率是該除頻後時脈之頻率的兩倍。