CN117639769A - 锁相回路以及产生具有减少的抖动的输出时钟的方法 - Google Patents

锁相回路以及产生具有减少的抖动的输出时钟的方法 Download PDF

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Abstract

一种锁相回路以及产生具有减少的抖动的输出时钟的方法。具有减少的抖动的该锁相回路包含：一相位检测器，用以比较参考时钟的相位与反馈时钟的相位来产生多个上下控制信号；一压控振荡器，用以根据多个上下控制信号来产生振荡信号；一输出分频器，用以对振荡信号进行分频操作以产生输出时钟；一非整数反馈分频器，用以根据调制后序列来对振荡信号进行分频操作，以产生调制后时钟；一分频器，串联于非整数反馈分频器，并且用以藉由固定模数来对调制后时钟进行分频操作，以产生分频后时钟；其中调制后时钟的频率是分频后时钟的频率的整数倍，以及调制后时钟与分频后时钟的其中一个用来作为反馈时钟。

Description

锁相回路以及产生具有减少的抖动的输出时钟的方法
技术领域
本发明涉及锁相回路(phase locked loop，PLL)，且尤指一种可以减少输出抖动(jitter)的锁相回路。
背景技术
标准的锁相回路会利用负反馈机制来进行倍频(frequency multiplication)，并且藉由比较一参考频率与通过负反馈机制所提供的一反馈频率来产生相对于一相位检测器比较频率来说较稳定的一输出频率，其中参考频率为被一因数(factor)N进行分频的一输入信号。一旦锁相回路被锁定时，输出频率会等于N*参考频率，因此，藉由改变N的值，只要最小频率分辨率等于参考频率的话，则可以在特定频带上调谐(tune)锁相回路。当N的一新值被编程(programmed)时，锁相回路会根据两个输入信号的相位差来建立一误差电压，其被用来驱动一电压振荡器以供产生输出频率。
请参照图1，图1为锁相回路100的示意图，如图1所示，锁相回路100包含有一参考分频器(reference divider)110、一相位频率检测器(phase frequency detector，PFD)120、一电荷泵(charge pump)130、一回路滤波器(loop filter，LPF)140、一压控振荡器(voltage controlled oscillator，VCO)150以及一输出分频器160，此外，锁相回路100包含有一反馈回路，其中该反馈回路包含有一反馈分频器170以及一三角积分调制器(sigmadelta modulator，SDM)180。
参考分频器110接收一输入信号/时钟并对该输入信号/时钟进行分频操作以产生一参考时钟REF CLK，参考时钟REF CLK被输入至相位频率检测器120，其用以比较参考时钟REF CLK的正沿(positive edge)与自反馈分频器170输出的一反馈信号FE CLK的正沿以产生一数字输出，其中该数字输出可以是一脉冲信号，该脉冲信号的宽度与上述两信号(亦即参考时钟REF CLK与反馈信号FE CLK)的两个正沿之间的相位差成正比，以及该脉冲信号被输入至电荷泵130以供产生代表相位误差的一模拟电流。该模拟电流被输入至回路滤波器140以供产生用来驱动压控振荡器150的一压控振荡器控制电压，压控振荡器150所产生的多相位输出VCO CLK被输入至输出分频器160以供产生一输出时钟OUT CLK，以及多相位输出VCO CLK可具有为参考时钟REF CLK的整数倍的一频率，并且另被传送至反馈分频器170，其中反馈分频器170藉由比较多相位输出VCO CLK与一分频器模数(modulus)N来产生被传送至相位频率检测器120的一反馈时钟FB CLK，以形成一反馈回路。当锁相回路100被锁定时，参考时钟REK CLK与反馈时钟FB CLK相等，以使得多相位输出VCO CLK为分频器模数N与反馈时钟FB CLK的一相乘结果(亦即VCO CLK＝N*FB CLK)，因此，藉由改变分频器模数N的值可以改变输出时钟OUT CLK的输出频率。
锁相回路100是作为相对于参考时钟REK CLK与电荷泵130之一输出的一低通滤波器，其可以抑制(reject)高频率抖动。相对于压控振荡器150所输出的噪声来说，锁相回路100则是作为一高通滤波器，因此，锁相回路100所输出的噪声取决于操作带宽(例如锁相回路100可以维持锁定状态的一调制频率)。由于相位频率检测器120在参考时钟REK CLK的边沿进行的离散采样，因此回路滤波器140的带宽大约为参考频率的10分之1，虽然增加回路滤波器140的带宽可改善锁相回路100的设置时间(例如锁定时间)，但输出时钟OUT CLK可能会在更高的参考频率的状况下变得不稳定，虽然较低的参考频率可改善锁相回路100的频率解析度，但亦会增加锁相回路100的设置时间与压控振荡器150所输出的噪声，因此，锁相回路100的带宽与调谐解析度之间存在着取舍关系(tradeoff)。
为了提高调谐解析度，现已开发了非整数锁相回路，其中分频器模数N不被限制为一整数，其允许进行更大的微调(fine tuning)。由于分频器模数N实际上不可以是非整数，因此分频器模数N会在每一个参考周期被更新，举例来说，藉由在分频器模数N的两个不同整数值(例如N以及N+1)进行切换来在每一个参考周期更新分频器模数N。在多个时钟周期的期间，分频器模数N的平均值可被收敛至所需的非整数值。
由于实际分频器模数与理想(例如平均)分频器模数之间的差异会被视为一误差，因此产生了相位噪声，其导致在低频率时出现寄生基调(spurious tone)。抑制寄生基调的唯一方法是降低锁相回路100的带宽，其对于大多数用途而言是不切实际的，因此，锁相回路100(尤其是反馈回路)包含有三角积分调制器180，其中三角积分调制器180藉由将随机性引入至模数来打破周期性以解决上述问题，以及三角积分调制器180所产生的随机序列确保了量化噪声在高于锁相回路100所需的带宽的一频带中具有最大功率。
然而，通过在分频器值中产生动态与周期性变化可能会存在周期性低频率干扰，此量化噪声通常在三角积分调制器时钟SDM CLK的频率的一半处达到峰值，并且三角积分调制器时钟SDM CLK通常位于反馈时钟FB CLK的频率(亦即与参考时钟REF CLK的频率FREF相同)，其代表量化噪声的峰值位于FREF/2。由于锁相回路100的特性在于低频率信号会藉由回路滤波器140而通过，因此此低频率干扰也会通过并且出现于输出时钟OUT CLK。
一种减少此噪声的方法是减少锁相回路100的带宽以使得较少的抖动会藉由回路滤波器140而通过，其导致了存在于标准非整数锁相回路中的相同问题，亦即，回路滤波器140必须具有足够小的带宽来提供稳定输出，并且防止压控振荡器漂移(drifting)。此外，某些程序具有特定的协议，其需要特定的操作带宽。
美国专利第9，559，704号教示一种耦接于三角积分调制器的乘法器以及一种耦接于三角积分调制器与非整数分频器之间的分频器，其中乘法器与分频器皆具有相同模数。此架构允许更大的微调解析度，举例来说，倘若模数是2的话，则此电路可提供在N与N+0.5之间变化的一模数，而不是在N与N+1之间变化(例如上述标准的锁相回路中的模数)。
此外，美国专利第8，933，733号教示一种可以藉由并联于一整数分频器的一多模数分频器(multi-modulus divider，MMD)来操作在整数模式以及非整数模式的锁相回路，一多工器(multiplexer，MUX)可自整数分频器与多模数分频器接收多个输出，并且根据特定参考时钟源来动态地在该多个输出之间进行择取。
虽然上述两个现有技术藉由提高调谐解析度来提升锁相回路的效能，但三角积分调制器所产生的噪声可能仍存在于输出中，因此，并未解决抖动问题。
因此，极需一种可以减少三角积分非整数锁相回路所产生的噪声而无需减少操作带宽的新颖方法，以解决上述问题。
发明内容
因此，本发明的目的之一在于提供一种用以产生具有减少的抖动的锁相回路输出时钟的电路以及相关方法，以解决上述问题。
根据本发明一实施例，提供了一种锁相回路。该锁相回路包含有一相位检测器、一压控振荡器、一输出分频器以及一反馈回路，其中相位检测器用以接收一参考时钟以及一反馈时钟，并且比较参考时钟之一相位与反馈时钟之一相位来产生多个上下控制信号；压控振荡器用以根据多个上下控制信号来产生一振荡信号；输出分频器用以对振荡信号进行分频操作以产生一输出时钟；以及反馈回路用以接收振荡信号并且根据一模数来对振荡信号进行分频操作，以产生反馈时钟。反馈回路包含有一非整数反馈分频器以及一分频器。非整数反馈分频器用以接收振荡信号并且根据一调制后序列来对振荡信号进行分频操作，以产生一调制后时钟，其中在多个时钟周期的期间，调制后序列的一平均是一非整数。分频器串联于非整数反馈分频器，并且用以藉由一固定模数来对非整数反馈分频器的调制后时钟进行分频操作，以产生一分频后时钟。非整数反馈分频器的调制后时钟的一频率是分频后时钟的一频率的整数倍，以及调制后时钟与分频后时钟的其中一个用来作为反馈时钟。
反馈回路还包含有一三角积分调制器，其中三角积分调制器耦接于非整数反馈分频器，并且用以根据一整数分频因数以及一非整数分频因数来产生调制后序列。三角积分调制器另用以产生并传送一相位择取信号至非整数反馈分频器，并且接收非整数反馈分频器的调制后时钟。一多工器用以：自分频器接收分频后时钟；自三角积分调制器接收调制后时钟；以及根据一输入信号来将分频后时钟或调制后时钟输出至相位检测器以作为反馈时钟。当输入信号为高电压电平时，锁相回路被配置为一整数N锁相回路，三角积分调制器仅根据一整数输入来产生调制后序列，以及多工器直接地择取自非整数反馈分频器输出的调制后时钟来作为反馈时钟。当输入信号为低电压电平时，锁相回路被配置为一非整数N锁相回路，三角积分调制器根据整数输入以及一非整数输入来产生调制后序列，以及多工器择取自分频器输出的分频后时钟来作为反馈时钟。
锁相回路还包含有一电荷泵以及一回路滤波器，其中电荷泵用以根据相位检测器所输出的多个上下控制信号来产生一模拟控制信号；以及回路滤波器用以对模拟控制信号进行滤波操作以产生一滤波后信号，并且滤波后信号被输入至压控振荡器。在一实施例中，非整数反馈分频器的调制后时钟的频率是分频后时钟的频率的两倍。
根据本发明一实施例，提供了一种用以自一参考时钟产生具有减少的抖动的一输出时钟的方法。该方法包含有：接收参考时钟以及一反馈时钟，并且比较参考时钟的一相位与反馈时钟的一相位来产生多个上下控制信号；根据多个上下控制信号来产生一振荡信号；根据一调制后序列来对振荡信号进行分频操作以产生一调制后时钟，其中在多个时钟周期的期间，调制后序列的一平均是一非整数；藉由一固定模数来对调制后时钟进行分频操作，以产生一分频后时钟；以及利用调制后时钟以及分频后时钟的其中一个以作为反馈时钟，其中调制后时钟的一频率是分频后时钟的一频率的整数倍。
根据调制后序列来对振荡信号进行分频操作的步骤还包含有：根据一整数分频因数以及一非整数分频因数来产生调制后序列。该方法还包含有：产生一相位择取信号。
根据该多个上下控制信号来产生振荡信号的步骤包含有：根据多个上下控制信号来产生一模拟控制信号；以及对模拟控制信号进行滤波以产生一滤波后信号，其中滤波后信号用来产生振荡信号。
根据一输入信号，分频后时钟与调制后时钟的其中一个被用来作为反馈时钟。当输入信号为高电压电平时，调制后时钟被择取以作为反馈时钟；以及当输入信号为低电压电平时，分频后时钟被择取以作为反馈时钟。在一实施例中，调制后时钟的频率是分频后时钟的频率的两倍。
附图说明
图1为一锁相回路的示意图。
图2为依据本发明一实施例的一锁相回路的示意图。
图3A为图2所示的锁相回路操作在非整数模式的示意图。
图3B为图2所示的锁相回路操作在整数模式的示意图。
图4A为图1所示的锁相回路的操作示意图。
图4B为图2所示的锁相回路的操作示意图。
【符号说明】
100，200:锁相回路
110，210:参考分频器
120，220:相位频率检测器
130，230:电荷泵
140，240:回路滤波器
150，250:压控振荡器
160，260:输出分频器
165，265:4分频电路
170:反馈分频器
180，280:三角积分调制器
REF CLK:参考时钟
OUT CLK:输出时钟
FB CLK:反馈时钟
VCO CLK，VCO CLK<P:0>，VCO CLK<3:0>:多相位输出
273:非整数反馈分频器
275:分频器
290:多工器
SDM CLK:三角积分器调制器时钟
PHASE SELECT<P:0>，PHASE SELECT<3:0>:相位择取信号
N DIV:模数
VCO_DIV CLK:分频后多相位输出
具体实施方式
本发明的主要目的在于提供一种在非整数模式中可以在高于参考频率之一频率下产生一三角积分调制器时钟的锁相回路，其使得锁相回路内的三角积分调制器所产生的相位噪声/抖动也会出现在较高频率上，并且因此可藉由锁相回路的低滤波特性来被滤波掉。
请参照图2，图2为依据本发明一实施例的一锁相回路200的示意图，其中锁相回路200包含有一参考分频器210、一相位频率检测器220、一电荷泵230、一回路滤波器240、一压控振荡器250以及一输出分频器260。与图1所示的锁相回路100相比，锁相回路200与锁相回路100之间的差异在于反馈回路，如图2所示，锁相回路200的反馈回路包含有两个彼此串联的分频器(例如一非整数反馈分频器273与一分频器275)、一三角积分调制器280以及一多工器290。
如前所述，一三角积分调制器用以产生一随机序列来达到所需的非整数模数，其中非整数模数可包含有一整数部分以及一非整数部分。在本实施例中，非整数模数的整数部分(为简洁起见，标记为“INTEGER”)以及非整数部分为简洁起见，标记为“FRACTION”)被输入至三角积分调制器280，并且三角积分调制器280可藉由这些输入来产生并传送一模数N DIV至非整数反馈分频器273，其中对于每一个时钟周期来说，模数N DIV可动态地变化。三角积分调制器280另产生并传送一相位择取信号PHASE SELECT<P:0>至非整数反馈分频器273，并且非整数反馈分频器273自压控振荡器250接收一多相位输出VCO CLK<P:0>，其中相位择取信号PHASE SELECT<P:0>与模数N DIV(例如一调制后序列)被结合使用来根据模数N DIV(例如该调制后序列)对多相位输出VCO CLK<P:0>进行分频操作。
此外，锁相回路200被操作以作为一标准三角积分非整数锁相回路，与图1所示的锁相回路100的差异在于分频器275，其中藉由将分频器275串联于非整数反馈分频器270，非整数反馈分频器273所产生的三角积分调制器时钟SDM CLK可以所需频率的两倍来产生，同时仍允许反馈时钟FB CLK以其所需频率来被产生。如此一来，藉由锁相回路200中积分调制器时钟SDM CLK所产生的量化噪声可以在比锁相回路100中积分调制器时钟SDM CLK的频率还更高的频率达到峰值，并且可以被锁相回路200滤波掉。
此外，锁相回路200可以通过多工器290来操作在整数模式以及非整数模式，如图2所示，多工器290自分频器275接收分频后时钟，并且自非整数反馈分频器273接收三角积分调制器时钟SDM CLK，其中三角积分调制器时钟SDM CLK反馈至三角积分调制器280。一输入信号(为简洁起见，标记为“Integer mode”)被输入至多工器290，其中当该输入信号为有效(active)时，锁相回路200会操作在整数模式，以及当该输入信号为无效时，锁相回路200会操作在非整数模式。
请参照图3A，图3A为图2所示的锁相回路200操作在非整数模式的示意图。由于三角积分调制器280产生并传送调制后序列至非整数反馈分频器273，因此可以产生一非整数模数。三角积分调制器280接收整数输入以及非整数输入，并且产生及传送模数N DIV(例如调制后序列)以及相位择取信号PHASE SELECT<P:0>至非整数反馈分频器273。三角积分调制器时钟SDM CLK反馈至三角积分调制器280但不会输入至多工器290，以及多工器290输出自分频器275接收的分频后时钟来作为反馈时钟FB CLK，其中由于分频器275的因数，反馈时钟FB CLK的频率会比三角积分调制器时钟SDM CLK的频率还低。
请参照图3B，图3B为图2所示的锁相回路200操作在整数模式的示意图。如图3B所示，不会有非整数输入被输入至三角积分调制器280，此外，来自三角积分调制器280的相位择取信号PHASE SELECT<P:0>亦不会被输入至非整数反馈分频器273，如此一来，对于每一个时钟周期来说，相同的模数会被应用于非整数反馈分频器273。虽然三角积分调制器时钟SDM CLK被输入至分频器275，但是由于输入信号为有效，分频器275所产生的信号不会被输出至多工器290。因此，没有进行分频操作的三角积分调制器时钟SDM CLK被直接地输入至多工器290并且反馈至三角积分调制器280，在此情形中，锁相回路200被操作以作为一标准整数锁相回路，其中三角积分调制器时钟SDM CLK的频率与反馈频率FB CLK相同。
藉由分频器275，锁相回路200的三角积分调制器时钟SDM CLK的频率为锁相回路100的三角积分调制器时钟SDM CLK的2倍，但仍可以被分频以接近于参考时钟REF CLK的频率。由于回路滤波器240的低通滤波特性，较高频率的部分不会在输出端通过，因此整体上会出现较少的抖动。
图4A为图1所示的锁相回路100的操作示意图。锁相回路100还包含有一4分频(divide-by-4)电路165，要注意的是，此仅为说明之用，锁相回路100可包含有具有不同模数的一分频电路或不具有任何分频电路。假设压控振荡器150需被操作在10.25G，输入至三角积分调制器180的输入为一整数值(例如25)以及一非整数值(例如0.625)。藉由4分频电路165，一分频后多相位输出VCO_DIV CLK可以是<3:0>，并且三角积分调制器180所产生的相位择取信号可以是<3:0>，其会导致三角积分调制器时钟SDM CLK在频率为100MHz时被产生。
图4B为根据本发明一实施例的图2所示的锁相回路200的操作示意图，其中锁相回路200操作在非整数模式。如图4B所示，锁相回路200还包含有一4分频(divide-by-4)电路265，使得多相位输出VCO CLK<P:0>可以是VCO CLK<3:0>，并且三角积分调制器280所产生的相位择取信号PHASE SELECT<P:0>可以是PHASE SELECT<3:0>。在本实施例中，分频器275具有一模数2，并且输入至三角积分调制器280的输入为一整数(例如12)以及一非整数(例如0.825)，当锁相回路200操作在非整数模式时，分频器275的输出可以被输入至多工器290并且反馈至三角积分调制器280。由于具有模数2的分频器275的存在，三角积分调制器时钟SDM CLK可以在频率为200MHz时被产生，其接着会被除以2来在频率100MHz时产生反馈时钟FB CLK。任何反馈至三角积分调制器280所产生的噪声可位于一较高频率并且因此不会通过回路滤波器240，如此一来，与锁相回路100相比，锁相回路200的输出具有较少的噪声。
三角积分调制器280的设计会影响分频器275的大小，并且三角积分调制器280与分频器275的大小以及输入时钟的频率取决于实现的目标。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种具有减少的抖动的锁相回路，包含有：
相位检测器，用以接收参考时钟以及反馈时钟，并且比较该参考时钟的相位与该反馈时钟的相位来产生多个上下控制信号；
压控振荡器，用以根据该多个上下控制信号来产生振荡信号；
输出分频器，用以对该振荡信号进行分频操作以产生输出时钟；以及
反馈回路，用以接收该振荡信号并且根据模数来对该振荡信号进行分频操作，以产生该反馈时钟，并且包含有：
非整数反馈分频器，用以接收该振荡信号并且根据调制后序列来对该振荡信号进行分频操作，以产生调制后时钟，其中在多个时钟周期的期间，该调制后序列的平均是非整数；以及
分频器，串联于该非整数反馈分频器，并且用以藉由固定模数来对该非整数反馈分频器的该调制后时钟进行分频操作，以产生分频后时钟；
其中该非整数反馈分频器的该调制后时钟的频率是该分频后时钟的频率的整数倍，以及该调制后时钟与该分频后时钟的其中一个用来作为该反馈时钟。
2.如权利要求1所述的锁相回路，其中该反馈回路还包含有：
三角积分调制器，耦接于该非整数反馈分频器，并且用以根据整数分频因数以及非整数分频因数来产生该调制后序列。
3.如权利要求2所述的锁相回路，其中该三角积分调制器另用以产生并传送相位择取信号至该非整数反馈分频器，并且接收该非整数反馈分频器的该调制后时钟。
4.如权利要求3所述的锁相回路，还包含有：
多工器，用以：
自该分频器接收该分频后时钟；
自该三角积分调制器接收该调制后时钟；以及
根据输入信号来将该分频后时钟或该调制后时钟输出至该相位检测器以作为该反馈时钟。
5.如权利要求4所述的锁相回路，其中当该输入信号为高电压电平时，该锁相回路被配置而作为整数N锁相回路，该三角积分调制器仅根据整数输入来产生该调制后序列，以及该多工器直接地择取自该非整数反馈分频器输出的该调制后时钟来作为该反馈时钟；以及当该输入信号为低电压电平时，该锁相回路被配置而作为非整数N锁相回路，该三角积分调制器根据该整数输入以及非整数输入来产生该调制后序列，以及该多工器择取自该分频器输出的该分频后时钟来作为该反馈时钟。
6.如权利要求2所述的锁相回路，还包含有：
电荷泵，用以根据该相位检测器所输出的该多个上下控制信号来产生模拟控制信号；以及
回路滤波器，用以对该模拟控制信号进行滤波操作以产生滤波后信号，其中该滤波后信号被输入至该压控振荡器。
7.如权利要求1所述的锁相回路，其中该非整数反馈分频器的该调制后时钟的该频率是该分频后时钟的该频率的两倍。
8.一种用以自参考时钟产生具有减少的抖动之一输出时钟的方法，包含有：
接收该参考时钟以及反馈时钟，并且比较该参考时钟的相位与该反馈时钟的相位来产生多个上下控制信号；
根据该多个上下控制信号来产生振荡信号；
根据调制后序列来对该振荡信号进行分频操作以产生调制后时钟，其中在多个时钟周期的期间，该调制后序列的平均是非整数；
藉由固定模数来对该调制后时钟进行分频操作，以产生分频后时钟；以及
利用该调制后时钟以及该分频后时钟的其中一个以作为该反馈时钟；
其中该调制后时钟的频率是该分频后时钟的频率的整数倍。
9.如权利要求8所述的方法，其中根据该调制后序列来对该振荡信号进行分频操作的步骤还包含有：
根据整数分频因数以及非整数分频因数来产生该调制后序列。
10.如权利要求9所述的方法，还包含有：
产生相位择取信号。
11.如权利要求8所述的方法，还包含有：
根据输入信号来利用该分频后时钟与该调制后时钟的其中一个来作为该反馈时钟。
12.如权利要求11所述的方法，其中当该输入信号为高电压电平时，该调制后时钟被择取以作为该反馈时钟；以及当该输入信号为低电压电平时，该分频后时钟被择取以作为该反馈时钟。
13.如权利要求8所述的方法，其中根据该多个上下控制信号来产生该振荡信号的步骤包含有：
根据该多个上下控制信号来产生模拟控制信号；以及
对该模拟控制信号进行滤波以产生滤波后信号，其中该滤波后信号用来产生该振荡信号。
14.如权利要求8所述的方法，其中该调制后时钟的频率是该分频后时钟的频率的两倍。
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