TWI634750B

TWI634750B - 混合式頻率合成器及方法

Info

Publication number: TWI634750B
Application number: TW105124227A
Authority: TW
Inventors: 麥克古德森; 洋唐
Original assignee: 舒爾獲得控股公司
Priority date: 2015-07-31
Filing date: 2016-07-29
Publication date: 2018-09-01
Also published as: CN108028659B; TW201709674A; CN108028659A; WO2017023688A1; US9397675B1

Abstract

實施例包含一種混合式頻率合成器，其包括一直接數位合成器，該直接數位合成器經組態以產生具有由自一外部產生信號源接收之一輸入信號判定之一頻率之一數位輸出信號。該混合式頻率合成器進一步包含一△-Σ調變器，其經組態以基於該數位輸出信號來產生一△-Σ調變信號，該△-Σ調變器經耦合至該直接數位合成器。該混合式頻率合成器亦包含一數位至類比轉換器，其經組態以將該△-Σ調變信號轉換成一類比輸出信號，該數位至類比轉換器經耦合至該△-Σ調變器。而且，該混合式頻率合成器包含一帶通濾波器，其經組態以自該類比輸出信號移除干擾頻率，該帶通濾波器經耦合至該數位至類比轉換器；及一鎖相迴路，其經耦合至該帶通濾波器，且係由自其接收之一參考信號驅動。

Description

混合式頻率合成器及方法

本申請案大體上係關於頻率合成器及其方法。特定言之，本申請案係關於包括由一直接數位合成器驅動之一鎖相迴路之混合式頻率合成器。

許多電子系統(包含音訊及通信系統)需要一高品質、靈活信號源之產生用作(例如)一本地振盪器、樣本時脈、頻率調變器或類似者。為此目的，此等系統通常包含信號或頻率合成器，其等可在幾微秒內在可用於一給定輸出信號之整個頻帶上調諧。

一傳統類型之頻率合成器係一鎖相迴路(「PLL」)，其係一反饋控制系統，其產生具有關於一輸入參考信號之相之一相之一輸出信號。在一常見PLL之操作期間，輸入參考信號經提供至一相頻偵測器，其產生經提供至一低通濾波器(「LPF」)之一電壓信號以改良迴路穩定性且消除電壓信號中之任何參考突波。低通濾波器之一輸出用以驅動一電壓控制振盪器(「VCO」)，其產生具有由輸入電壓控制之一振盪頻率之一輸出信號。PLL電路進一步包含一反饋路徑或迴路，且VCO輸出信號經提供至此路徑上之一頻率或迴路分頻器。分頻器(在本文中亦指稱一「N分頻器」)使VCO輸出信號之頻率除以經選擇之一整數值N，使得該分頻完全相同於參考頻率。N分頻器之一輸出與固定參考信號一起經提供至相頻偵測器作為一第二輸入。相頻偵測器比較兩個輸入信號之相及頻率且輸出與該兩個輸入信號之間的相及/或頻率中之一差成比例之一電壓。此電壓接著用以驅動VCO，藉此完成PLL之反饋迴路。依此方式，VCO之輸出可鎖定至參考信號及參考頻率之相或其之一N倍。

存在影響一PLL系統之效能且使其難以設計一理想PLL(其具有(例如)輸出頻率之窄頻道間隔及一廣範圍)之若干因數。因此，傳統PLL系統(亦已知為一「整數N PLL」)通常具有若干缺點，包含(例如)緩慢安定時間及難以濾出之高頻帶內雜訊位準。例如，迴路分頻器之整數值N之量值影響反饋迴路之雜訊效能，因為參考頻率中之任何相雜訊或寄生雜訊將以其原始量值乘以N而出現於迴路輸出中。因此，雜訊位準實質上當N值係大時增加。然而，需要一大N值以達成高頻率解析度且容納相較於參考頻率係大的(例如其幾倍)之VCO輸出信號頻率。

作為另一實例，參考信號之頻率判定PLL之頻率解析度或步進大小，使得參考頻率越低，頻率解析度及頻道之數目越高。然而，在頻率解析度與安定時間(亦指稱「鎖定時間」或「頻率切換時間」)(其係一PLL改變至一新的輸出頻率(例如在頻率跳躍期間或當改變頻道時)所花費之時間量)之間存在一折衷。雖然一較小安定時間較佳，使得PLL盡可能快地安定於新的頻率上，但此需要一較高參考頻率。如將瞭解，迴路濾波器之帶寬通常為參考頻率之5%至10%且對PLL之安定時間具有一相反效應(即，迴路濾波器之帶寬越寬，安定時間越快)。然而，一較高參考頻率意謂PLL之較低頻率解析度，其係不期望的。且迴路濾波器上之一較寬帶寬係不期望的，因為此可使迴路穩定性降級且不能有效地減少由參考頻率及其諧波產生之寄生發射。

為解決整數N PLL中之一些效能挑戰，可使用一「分數N」PLL。此PLL系統使用非整數頻率除法來提供比更傳統PLL精細之一頻率解析度或更低輸出雜訊用於一相同解析度。然而，分數N PLL仍遭受輸出信號中之寄生頻調，如將瞭解。

另一現有類型之頻率合成器係一直接數位合成器(「DDS」)，其係自一單一固定頻率參考時脈產生週期數位信號或任意波形之一經採樣資料系統。一DDS可用以合成比其輸入時脈或參考信號之頻率低之一頻率。DDS比傳統PLL之優點包含更佳頻率靈活度、經改良相雜訊及跨頻率切換過渡之輸出相之精確控制。然而，傳統DDS系統亦具有某些缺點，包含(例如)歸因於在大頻率偏移處之混淆及一更高雜訊下限之在輸出信號中濾出更高階諧波之困難。如將瞭解，為達成良好信號品質，由一頻率合成器產生之信號必須具有非常小的相或寄生雜訊或一高頻譜純度。在一DDS電路中，輸出信號之頻譜純度主要由與DDS串聯耦合之一數位至類比轉換器(「DAC」)判定以基於由DDS產生之數位信號而產生一類比輸出信號。然而，甚至一理想N位元DAC將產生具有一振幅之諧波，該振幅取決於輸出頻率與時脈頻率之比，藉此對習知DDS之更高雜訊下限做貢獻。進一步言之，由DAC產生之更高階諧波反摺至奈奎斯特(Nyquist)帶寬，使得其等不可過濾。

作為解決傳統頻率合成器中之一些上文效能挑戰之一嘗試，美國專利案第4,965,533描述一混合式頻率合成系統100，其包含用於產生一整數N PLL 104之輸入參考信號之一DDS電路102，如圖1中所展示。歸因於DDS電路102之包含物，混合式系統100提供高於傳統PLL之一頻率解析度及頻率範圍，以及一更快安定時間。更明確言之，如圖1中所展示，一穩定信號源106作為一輸入而被施加至一DDS 108，且DDS 108之一數位輸出被施加至包含於DDS電路102中之一N位元數位至類比轉換器(「DAC」)110以將DDS 108之數位輸出轉換成一類比信號。一帶通濾波器(「BPF」)112包含於DDS電路102與整數N PLL 104之間的路徑中以抑制或消除來自DDS電路102之輸出信號之寬帶寄生雜訊，使得突波之一量值不乘以包含於PLL 104之一反饋迴路116中之一N分頻器114之值N。如將瞭解，整數N PLL 104包含一相頻偵測器(「PFD」)118、一低通濾波器(「LPF」)120及一電壓控制振盪器(「VCO」)122，全部串聯連接，如係習知的。如圖1中所展示，經過濾DDS輸出信號被輸入至PFD 118作為PLL 104之輸入參考信號。藉由使用DDS電路102作為至PLL 104之參考，該參考頻率可依極小步進改變(即，使用一非常精細頻率解析度)，然PLL 104可具有一相對較大頻率步進大小且因此一寬可容許帶寬用於迴路濾波器120，藉此提供一更快安定時間用於PLL 104。

然而，現有DDS驅動PLL混合式系統100仍具有某些缺點，其等缺乏提供一實際、高效能解決方案。例如，至少部分歸因於N位元DAC 102，系統100製造昂貴且消耗大量功率。進一步言之，先前技術系統100易受寄生頻調影響，因為N位元DAC 110係具有一無寄生動態範圍之一權重奈奎斯特數位至類比轉換器，其限制DDS系統102之寄生效能。如將瞭解，雖然在自BPF 112接收之輸出信號中之任何剩餘寄生信號可由PLL 104濾出(若在PLL 104之帶寬外)，但在此帶寬內之任何突波乘以PLL 104。雖然理論上由DDS 108引入之量化雜訊預期均勻地擴散於奈奎斯特帶寬上，但實際應用已經展示：即使當使用一N位元DAC時，此亦並非係該情況。代替地，該量化雜訊係高度信號相依的且可以輸出頻率之倍數集中。因此，甚至一理想多位元DAC將在輸出信號中產生諧波，其等亦最終饋送至由DDS系統102驅動之PLL 104。

本發明意欲藉由提供系統及方法而解決上文所提及之問題，該等系統及方法經設計以在其他者中提供一種混合式頻率合成器，其包括一△-Σ調變直接數位合成器(「DDS」)用於驅動一鎖相迴路 (「PLL」)，該鎖相迴路(「PLL」)可(1)產生具有一高信號雜訊比(「SNR」)及低寄生頻調之一高品質信號源，(2)當該系統正頻率跳躍或依其他方式改變至一新的頻率時提供一更快安定或鎖定時間，及(3)降低功率消耗及整體電路成本。

一實例實施例包含一混合式頻率合成器，其包括一直接數位合成器，該直接數位合成器經組態以產生具有由自一外部產生信號源接收之一輸入信號判定之一頻率之一數位輸出信號。該混合式頻率合成器進一步包含一△-Σ調變器，其經組態以基於該數位輸出信號而產生一△-Σ調變信號，該△-Σ調變器耦合至該直接數位合成器。該混合式頻率合成器亦包含一數位至類比轉換器，其經組態以將該△-Σ調變信號轉換成一類比輸出信號，該數位至類比轉換器耦合至該△-Σ調變器。而且，該混合式頻率合成器包含一帶通濾波器，其經組態以自該類比輸出信號移除干擾頻率，該帶通濾波器耦合至該數位至類比轉換器；及一鎖相迴路，其耦合至該帶通濾波器且由自其接收之一參考信號驅動。

在另一實例實施例中，提供用於驅動一鎖相迴路之一電子電路。該電子電路包含：一直接數位合成器，其經組態以產生具有由自一外部產生信號源接收之一輸入判定之一頻率之一數位輸出信號；及一△-Σ調變器，其經組態以基於該數位輸出信號而產生一△-Σ調變信號，該△-Σ調變器耦合至該直接數位合成器。該電子電路進一步包含一數位至類比轉換器，其經組態以將該△-Σ調變信號轉換成一類比輸出信號，該數位至類比轉換器耦合至該△-Σ調變器。該電子電路亦包含一帶通濾波器，其經耦合至該數位至類比轉換器且經組態以自該類比輸出信號移除干擾頻率且提供一參考信號用於驅動該鎖相迴路。

另一實例實施例包含一種驅動一混合式頻率合成器中之一鎖相迴路之方法。該方法包含使用一直接數位合成器來產生具有由自一外部產生信號源接收之一輸入判定之一頻率之一經合成輸出。該方法亦包含使用一△-Σ調變器來基於由該直接數位合成器提供之該經合成輸出而產生一△-Σ調變信號；及使用經耦合至該△-Σ調變器之一數位至類比轉換器而將該△-Σ調變信號轉換成一類比參考信號。該方法進一步包含使用經耦合至該△-Σ調變器之一帶通濾波器而自該類比參考信號移除干擾頻率；及提供該帶通濾波器之一輸出信號至該鎖相迴路作為一參考信號，用於驅動該鎖相迴路。

此等及其他實施例及各種排列及態樣將自下列【實施方式】及隨附圖式明白且更加全面理解，隨附圖式闡述繪示可應用本發明之原理之各種方式的繪示性實施例。

100‧‧‧混合式頻率合成系統

102‧‧‧DDS電路

104‧‧‧整數N PLL

106‧‧‧信號源

108‧‧‧DDS

110‧‧‧N位元數位至類比轉換器(「DAC」)

112‧‧‧帶通濾波器(「BPF」)

114‧‧‧N分頻器

116‧‧‧反饋迴路

118‧‧‧相頻偵測器(「PFD」)

120‧‧‧低通濾波器(LPF)

122‧‧‧電壓控制振盪器(VCO)

200‧‧‧混合式頻率合成器

201‧‧‧△-Σ調變直接數位合成器(「DSM-DDS」)電路

204‧‧‧整數N PLL

206‧‧‧信號源

208‧‧‧直接數位合成器(「DDS」)

212‧‧‧BPF

214‧‧‧頻率分頻器

216‧‧‧反饋迴路或路徑

217‧‧‧參考路徑

218‧‧‧相頻偵測器(「PFD」)

220‧‧‧低通濾波器(「LPF」)

222‧‧‧電壓控制振盪器(「VCO」)

224‧‧‧△-Σ調變器(「DSM」)

226‧‧‧數位至類比轉換器(「DAC」)

300‧‧‧方法

302‧‧‧步驟

304‧‧‧步驟

306‧‧‧步驟

308‧‧‧步驟

310‧‧‧步驟

312‧‧‧步驟

圖1係描繪包括一直接數位合成器驅動鎖相迴路之一習知混合式頻率合成器之一方塊圖。

圖2係描繪包括根據某些實施例之用於驅動一鎖相迴路之一△-Σ調變直接數位合成器之一實例混合式頻率合成器之一方塊圖。

圖3係繪示根據某些實施例之用於驅動一混合式頻率合成器中之一鎖相迴路之一實例程序之一流程圖。

下文之描述說明、繪示並例示根據本發明之原理之本發明之一或多個特定實施例。此描述不係提供以將本發明限制於本文中所描述之實施例，而是依使得一般技術者能夠理解此等原理且使用該理解能夠應用其等以不僅實踐本文中所描述之實施例而且實踐可根據此等原理而想到之其他實施例之此一方式來解釋並教導本發明之原理。本發明之範疇意欲在字面上或在等效物之原理下涵蓋可落於隨附申請專利範圍之範疇內的全部此等實施例。

應注意，在描述及圖式中，相同或實質上類似元件可使用相同元件符號來標記。然而，有時此等元件可使用不同數字標記，諸如(例如)在其中此等標記促進一更加清楚描述的情況下。另外，本文中所闡述之圖式並不一定按比例繪示，且在一些例項中，比例可經放大以更加清楚地描繪某些特徵。此等標記及圖式實踐並不一定暗指一潛在實質目的。如上文所陳述，本說明書意欲根據如本文中所教導且一般技術者所理解之本發明之原理作為一整體呈現並解釋。

相對於本文中所描述及繪示之實例性系統、組件及架構，亦應理解，該等實施例可係由如一般技術者所理解之數個組態及組件(包含一或多個系統、硬體、軟體或韌體組態或組件或其等之任何組合)體現或體現於該等數個組態或組件中。據此，雖然圖式繪示包含用於本文中所想到之實施例之一或多者之組件之實例性系統，但應理解，相對於各實施例，一或多個組件可不存在於系統中或在系統中係不必要。

圖2繪示根據實施例包括用於驅動一鎖相迴路(「PLL」)204之一△-Σ調變直接數位合成器(「DSM-DDS」)電路201之一混合式頻率合成器200。混合式頻率合成器200進一步包含用於提供一輸入參考信號至經包含於DSM-DDS電路201中之一直接數位合成器(「DDS」)208之一信號源206。信號源206可為能夠供應一固定頻率信號之任何類型的穩定時脈、振盪器或其他參考。在一較佳實施例中，信號源206係一晶體參考振盪器。在實施例中，信號源206可類似於被包含於圖1之混合式系統100中的信號源106。

混合式頻率合成器200亦包含一帶通濾波器(「BPF」)212，其具有耦合至DSM-DDS電路201之一輸出之一輸入及耦合至PLL 204之一輸入之一輸出。在實施例中，BPF 212可類似於包含於圖1之混合式系統100中之BPF 112。BPF 212經組態以抑制或消除來自DSM-DDS電路201之一類比輸出信號之干擾信號或成形雜訊(例如，相雜訊、寄生回應、量化雜訊、諧波等)或依其他方式增強該類比輸出信號之頻譜純度。BPF 212之一經過濾輸出經提供至PLL 204作為該PLL輸入或參考信號，如圖2中所展示。BPF 212在其中之任何雜訊或突波之一量值可乘以PLL 204之前清除該類比輸出信號且供應一高保真度、頻譜純參考信號至PLL 204。BPF 212之帶寬可明確言之基於DSM-DDS電路201、信號源206之一參考頻率及/或兩個頻率之一比而經組態，如將由熟習此項技術者所瞭解。在一較佳實施例中，BPF 212具有窄帶寬及一急劇轉出以減小混合式頻率合成器200之一切換時間。在實施例中，BPF 212可為一晶體濾波器、一表面聲波(「SAW」)濾波器或任何其他合適濾波器。

混合式頻率合成器200之PLL 204可為一整數N PLL用於產生具有一週期頻率之一輸出信號，其係該參考頻率(即，該PLL參考信號之頻率)之一整數N倍。在實施例中，混合式頻率合成器200之PLL 204可實質上類似於圖1中所展示之混合式系統100之PLL 104。如圖2中所展示，PLL 204包含定位於一反饋迴路或路徑216上之一頻率分頻器214，其並聯地耦合至PLL 204之一參考路徑217。參考路徑217包括串聯耦合至一相頻偵測器(「PFD」)218、一低通濾波器(「LPF」)220及一電壓控制振盪器(「VCO」)222。PFD 218具有兩個輸入，一者耦合至BPF 212之輸出以接收該PLL參考信號，且另一者耦合至頻率分頻器214(亦在本文中指稱一「N分頻器」)之輸出以接收來自N分頻器214之一經分頻輸出信號。PFD 218(亦指稱一「錯誤偵測器」)比較該兩個輸入信號且產生具有與該兩個信號之間的相及/或頻率差成比例之一電壓之一錯誤信號。該錯誤信號由LPF 220過濾以消除任何參考突波且接著經提供至VCO 222作為一輸入電壓信號。由該輸入電壓信號驅動，VCO 222產生具有由該輸入電壓控制之一振盪頻率及相之一輸出信號或該PLL輸出信號。

該VCO輸出信號亦沿反饋路徑216饋送回至N分頻器214，其使該信號之頻率除以經選擇之一整數值N，使得該分頻完全相同於該參考頻率。當由PFD 218接收之該兩個輸入信號(即，該PLL參考信號及該經分頻輸出信號)在相及頻率上相等時，該錯誤將為恆定的且由PLL 204形成之迴路被視作在一「鎖定」條件中。若該經分頻輸出相及/或頻率自該參考信號漂移，則由PFD 218輸出之該錯誤信號將增加，其將在一相對方向上驅動VCO 222以便減小該錯誤。依此方式，PLL 204之該輸出相及頻率可經調整以匹配該PLL參考信號之相及頻率。

根據實施例，DSM-DDS電路201經組態以產生一類比輸出信號，其係使用由DDS 208產生之數位值之一所要類比信號(例如DDS參考信號)之一再生。如圖2中所展示，DSM-DDS電路201包含(除DDS 208外)一△-Σ調變器(「DSM」)224及一數位至類比轉換器(「DAC」)226。DDS 208之一輸入耦合至信號源206以接收該固定頻率參考信號，且該DDS之一輸出耦合至DSM 224。DDS 208係一離散值、離散時間電路用於自一參考頻率(即，該DDS參考信號之頻率)產生多個頻率。DDS 208產生該所要輸出波形(例如一正弦曲線)之一經採樣數位版本且提供該數位週期波形至DSM 204。此波形之週期由DDS 208之一頻率控制暫存器(未展示)中含有之一N位元數位字控制以允許次赫茲(sub-hertz)頻率靈活度。在一較佳實施例中，該N位元數位字係一32位元數位字。在一些實施例中，混合式頻率合成器200之DDS 208實質上類似於圖1中所展示之混合式系統100之DDS 108。

如圖2中所展示，DSM 224之一輸入耦合至DDS 208之輸出以接收由DDS 208產生之該經採樣數位波形，且DSM 224之一輸出耦合至DAC 226之一輸入。DSM 224經組態以使用過採樣、雜訊成形及其他已知技術來產生該數位波形之一數位、△-Σ調變版本。在實施例中，該△-Σ調變波形係比由DDS 208輸出之高解析度數位波形之一較低解析度，但較高樣本頻率(例如，較高樣本率)數位輸出。例如，DSM 224可藉由將自DDS 208接收之該N位元(例如32位元)數位信號轉換成一n位元信號中所包括之零及一之一較快序列而減小該所供應信號之字長度，其中n顯著小於N。在一較佳實施例中，DSM 224之該輸出係具有兩個振幅狀態之一一位元信號。在其他實施例中，DSM 224之該輸出可為一四位元信號或具有低於DDS 208之該輸出之一解析度之任何其他信號。

DSM 224之該輸出經提供至DAC 226以將該等零及一轉換成類比電壓。依此方式，DAC 226可重建DSM 224之該頻率輸出以產生DSM-DDS電路201之該類比輸出信號。在實施例中，DAC 226可為一n位元數位至類比轉換器用於自DSM 224之該輸出重新產生該所要波形，其中n相同於該△-Σ調變信號中之位元數。例如，在其中DSM 224產生一一位元輸出信號之一較佳實施例中，DAC 226可為一一位元DAC。根據實施例，n位元DAC 226可為包括CMOS技術之一積體電路，諸如(例如)一場可程式化閘陣列(「FPGA」)串列化器/解串列化器(「SerDes」)電路。

如將瞭解，饋送PLL 204之該PLL參考信號應含有非常低雜訊及突波，因為在該參考信號中之任何雜訊或突波將在整數N PLL 204之操作期間根據公式20*log10(N)與該參考信號之相相乘。例如，若N=100，則該參考相將乘以40分貝(dB)。在此等情況下，在(例如)相對於該參考信號上之載子(dBc)之-100dB處之一帶內突波將在PLL 204之輸出處「增益」達-60dBc。

在實施例中，相較於習知系統(混合式系統100)，經提供至PLL 204之該參考信號之該信號雜訊比(「SNR」)藉由使用DSM-DDS電路201以產生該PLL參考信號而大大地經改良。更明確言之，藉由放置DSM 224於DDS 208與PLL 204之間，由DSM 224引入之該量化錯誤可精確地受控及/或成形，使得DSM-DDS電路201在不具有突波之其輸出處產生一白化、成形、量化雜訊。此係可行的，至少部分歸因於以下事實：在該△-Σ調變程序期間引入之該量化錯誤散佈於該頻域中且移動至更高頻率。例如，DAC 226之該類比輸出信號可相同於該所要波形，但具有由該量化錯誤引起之更高頻率分量。此等經添加頻率分量可容易地透過過濾而自該類比輸出信號移除，例如藉由一額外低通濾波器(未展示)及/或BPF 212。PLL 204自身亦可充當一帶通濾波器用於移除在PLL 204之一帶寬外部之參考頻率之任何頻譜分量。據此，由DSM-DDS電路201產生之該類比輸出信號可為一理想低雜訊、低突波參考信號用於PLL 204。

如將瞭解，PLL 204之一頻率解析度等於該PLL參考頻率，且該PLL輸出頻率可在N乘以該PLL參考頻率之步進中，其中N係N分頻器214之除數值。例如，若該參考頻率係100MHz且N等於100，則該PLL輸出頻率可設定成1GHz。在實施例中，該PLL輸出信號之頻率調諧可在粗略調諧與精細調諧之間分裂。粗略調諧可係藉由調整整數N PLL 204之N分頻器而依該參考頻率的遞增來完成。例如，若該參考頻率係10MHz，則N以1之一遞增或遞減將分別使該PLL輸出頻率以10MHz移動向上或向下。精細調諧可係藉由調整由DDS 208在一小範圍頻率上合成之該輸出信號的頻率來完成，其中該PLL輸出頻率之對應精細調整遞增等於該DDS輸出信號乘以N值之步進大小。例如，若該參考頻率係10MHz且N值係100，則該DDS輸出之該步進大小(亦指稱「帶寬」)係10MHz除以100，或100KHz。在此情況下，DDS 208僅需要在100KHz上調諧該參考頻率，以由10MHz調整該PLL輸出頻率。考慮到所需要之小範圍調諧，DDS 208係一良好擬合用於較窄頻帶DSM 224。

因此，本文中所揭示之混合式頻率合成器200提供一低雜訊、低寄生及快速鎖定合成系統，其可達成非常精確相/頻率調變及高頻率解析度。在一些實施例中，合成器200可用作一本地振盪器於一頻譜掃描儀、一通訊器件、專業視訊設備或類似者之一無線接收器(例如一超外差式接收器)中。在此等情況下，混合式頻率合成器200幫助增加該接收器之該最大SNR，使得(例如)該接收器可處理成需要高SNR之數位調變信號(例如用於一64-QAM方案)。另外，混合式頻率合成器200之鎖定時間可足夠快，以當該無線接收器正頻率跳躍時幫助減輕音訊假影。在其他實施例中，混合式頻率合成器200可用於其他目的，諸如(例如)合成一傳輸器中之信號，調變一調變器(例如一高品質FM調變器)中之信號，或提供一通用高品質靈活信號源(例如一樣本時脈)。

而且，混合式頻率合成器200提供優於現有混合式頻率合成器系統(諸如(例如)混合式系統100)之若干優點。例如，在一較佳實施例中，DSM 224在DDS 208與PLL 204之間的包含允許n位元DAC 226為一1位元DAC，其降低整體成本及DSM-DDS電路201及因此整體合成器200之功率消耗。如將瞭解，一1位元DAC成本較低，易於製造，且比由習知混合式系統100使用之權重奈奎斯特N位元DAC 110消耗更少功率。進一步言之，1位元DAC及DSM 224用以簡化合成器200之電路，如兩者更佳地與小幾何形狀CMOS器件對準。

圖3繪示根據實施例驅動一混合式頻率合成器中之一鎖相迴路之一實例方法300。在實施例中，該鎖相迴路可為一整數N鎖相迴路，且方法300可使用包括一直接數位合成器(「DDS」)、一△-Σ調變器(「DSM」)、一數位至類比轉換器(「DAC」)及一帶通濾波器(「BPF」)之一電子電路實施。在一些實施例中，該鎖相迴路可實質上類似於PLL 204，且該電子電路之該等組件可實質上分別類似於圖2中所展示且本文中所描述之DDS 208、DSM 224、DAC 226及BPF 212。方法300之步驟可係使用軟體及/或硬體來執行。例如，在某些實施例中，方法300可係以經儲存於一記憶體中且被執行於與該記憶體通信之一處理器上之電腦程式指令來實施。

在所繪示之實施例中，方法300包含在步驟302處提供一外部產生輸入信號(在本文中亦指稱一「DDS參考信號」)至該直接數位合成器。在一些實施例中，該直接數位合成器使用一32位元頻率調諧字。在一些實施例中，該外部產生信號源係耦合至該直接數位合成器之一晶體參考振盪器。如所繪示，方法300進一步包含在步驟304處使用該直接數位合成器來產生具有由該外部產生輸入信號判定之一頻率之一經合成輸出。在實施例中，該經合成輸出可為具有由該32位元頻率調諧字控制之一週期之該參考信號之一經採樣數位版本。在步驟306處，方法300包含使用該△-Σ調變器來基於由該直接數位合成器提供之該經合成輸出而產生一△-Σ調變信號。在實施例中，該△-Σ調變信號可為該經合成輸出之一低解析度、高樣本率版本。

在步驟308處，方法300進一步包含使用耦合至該△-Σ調變器之該數位至類比轉換器來轉換該△-Σ調變信號至一類比參考信號。在實施例中，該數位至類比轉換器係一一位元DAC，且該△-Σ調變信號係一一位元(或兩狀態)信號。方法300亦包含在步驟310處使用耦合至該△-Σ調變器之該帶通濾波器而自該類比參考信號移除干擾頻率。方法300進一步包含在步驟312處提供該帶通濾波器之一輸出信號至該鎖相迴路作為一參考信號用於驅動該鎖相迴路。在實施例中，該輸出信號係一低雜訊、低突波參考信號。

圖中之任何程序描述或區塊應理解成表示碼之模組、區段或部分，其等包含用於執行該程序中之特定邏輯功能或步驟之一或多個可執行指令，且交替實施方案包含於本發明之實施例之範疇內，其中功能可不依所展示或討論之順序執行，取決於所涉及之功能而包含實質上共同或依顛倒順序，如一般技術者應理解。

本揭示內容意欲解釋如何根據本技術改變及使用各種實施例而非限制其之真實、有意及公平範疇及精神。前述描述不意欲為窮盡性的或受限於所揭示之精確形式。鑒於上文教導，修改或變動係可行的。實施例經選擇且經描述以提供所描述技術及其實際應用之原理之最佳圖解說明，且使得一般技術者能夠利用該技術於各種實施例中且使用如適用於所想到之特定使用之各種修改。當根據其等係公平、合法及可等效體現之廣度而解釋時，全部此等修改及變動係在如由隨附申請專利範圍(其等可在本專利申請案之未決期間修改)及其等之全部等效物判定之實施例之範疇內。

Claims

一種混合式頻率合成器，其包括：一直接數位合成器，其經組態以產生具有由自一外部產生信號源接收之一輸入信號來判定之一頻率之一數位輸出信號，其中該直接數位合成器使用一N位元頻率調諧字來控制該數位輸出信號之一週期；一△-Σ調變器，其經組態以基於該數位輸出信號產生一△-Σ調變信號，該△-Σ調變器經耦合至該直接數位合成器；一數位至類比轉換器，其經組態以將該△-Σ調變信號轉換成一類比輸出信號，該數位至類比轉換器經耦合至該△-Σ調變器，其中該數位至類比轉換器係一n位元數位至類比轉換器，且n經組態為實質上小於N；一帶通濾波器，其經組態以自該類比輸出信號移除干擾頻率，該帶通濾波器經耦合至該數位至類比轉換器；及一鎖相迴路，其經耦合至該帶通濾波器，且係由自其接收之一參考信號驅動，其中N大於24。
如請求項1之混合式頻率合成器，其中該外部產生信號源係一晶體參考振盪器。
如請求項1之混合式頻率合成器，其中n等於1，使得該數位至類比轉換器係一一位元數位至類比轉換器。
如請求項1之混合式頻率合成器，其中N等於32，使得該直接數位合成器使用一32位元頻率調諧字。
如請求項1之混合式頻率合成器，其中該鎖相迴路係一整數N鎖相迴路。
如請求項1之混合式頻率合成器，其中該鎖相迴路係包含於一接收器之一本地振盪器中。
一種用於驅動一鎖相迴路之電子電路，該電子電路包括：一直接數位合成器，其經組態以產生具有由自一外部產生信號源接收之一輸入來判定之一頻率之一數位輸出信號，其中該直接數位合成器使用一N位元頻率調諧字來控制該數位輸出信號之一週期；一△-Σ調變器，其經組態以基於該數位輸出信號而產生一△-Σ調變信號，該△-Σ調變器經耦合至該直接數位合成器；一數位至類比轉換器，其經組態以將該△-Σ調變信號轉換成一類比輸出信號，該數位至類比轉換器經耦合至該△-Σ調變器，其中該數位至類比轉換器係一n位元數位至類比轉換器，且n經組態為實質上小於N；及一帶通濾波器，其經耦合至該數位至類比轉換器且經組態以自該類比輸出信號移除干擾頻率且提供一參考信號用於驅動該鎖相迴路，其中N大於24。
如請求項7之電子電路，其中該外部產生信號源係一晶體參考振盪器。
如請求項7之電子電路，其中n等於1，使得該數位至類比轉換器係一一位元數位至類比轉換器。
如請求項7之電子電路，其中N等於32，使得該直接數位合成器使用一32位元頻率調諧字。
如請求項7之電子電路，其中該鎖相迴路係一整數N鎖相迴路。
一種驅動一混合式頻率合成器中之一鎖相迴路之方法，該方法包括：使用一直接數位合成器來產生具有由自一外部產生信號源接收之一輸入判定之一頻率之一經合成輸出，其中該直接數位合成器使用一N位元頻率調諧字來控制該所合成信號之一週期；使用一△-Σ調變器來基於由該直接數位合成器提供之該經合成輸出而產生一△-Σ調變信號；使用經耦合至該△-Σ調變器之一數位至類比轉換器來將該△-Σ調變信號轉換成一類比參考信號，其中該數位至類比轉換器係一n位元數位至類比轉換器，且n經組態為實質上小於N；使用經耦合至該△-Σ調變器之一帶通濾波器而自該類比參考信號移除干擾頻率；及提供該帶通濾波器之一輸出信號至該鎖相迴路作為一參考信號，用於驅動該鎖相迴路，其中N大於24。
如請求項12之方法，其中該外部產生信號源係耦合至該直接數位合成器之一晶體參考振盪器。
如請求項12之方法，其中n等於1，使得該數位至類比轉換器係一一位元數位至類比轉換器。
如請求項12之方法，其中該鎖相迴路係一整數N鎖相迴路。
如請求項12之方法，其中N等於32，使得該直接數位合成器使用一32位元頻率調諧字。