TW201318348A - 分數倍鎖相環及其操作方法 - Google Patents

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Tsung-Kai Kao
Che-Fu Liang
Jr Michael A Ashburn
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Mediatek Singapore Pte Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division

Abstract

一種分數倍鎖相環包含：鑒頻鑒相器模組，用於接收第一時脈和來自一回饋路徑的第二時脈；相位粗調模組，用於接收一粗調相位分量和來自該回饋路徑中的一除頻器模組的一輸出信號，並根據該粗調相位分量和輸出信號執行一相位粗調操作；相位微調模組，用於執行相位微調操作，透過接收一微調相位分量以及該相位粗調結果以產生該第二時脈，並消除在相位粗調期間出現的大部分或全部的量化雜訊以降低淨相位雜訊；以及分段模組，用於接收一控制信號，並產生用於提供至該相位微調模組和該相位粗調模組的該粗調相位分量和該微調相位分量。

Description

分數倍鎖相環及其操作方法
本發明涉及鎖相環，尤其涉及分段式(segmented)分數倍鎖相環及其操作方法。
對於一個傳統的整數倍鎖相環(PLL)，如果需要輸出頻率的精度更精細，其中一種方法是將輸入時脈預先除頻以降低基準時脈頻率。由於輸出頻率是輸入頻率的整數(N)倍，較慢的基準時脈可以產生較精細的頻率精度。使用這種方法時，因為環路帶寬不應大大超過基準時脈頻率的10%，所以會減少可達到的最大的PLL帶寬。降低環路帶寬會犧牲VCO的相位雜訊，並且由於在環路濾波器中需要使用較大的電容，從而增加了佈線面積。另一種在整數倍PLL中獲得較精細的頻率精度的方法是：增加輸出頻率，然後再對所產生的VCO輸出時脈進行除頻。這種方法具有一個顯著的缺點，那就是由於使用較高的時脈速率而增加功率消耗。
獲得較精細的輸出頻率精度的一個更好的方法是：使用一個分數倍PLL。使用這種方法時，回饋式除頻器通常是由△-Σ調制器控制，以使除頻器設置達到期望的(分數)值。在使用一個△-Σ調制器來控制回饋式除頻器時，調制器引起的量化雜訊將被整形，使得該些雜訊大部分被放置在更高的頻率。然後，該量化雜訊可以由在PLL的輸入端看到的低通特性進行衰減。雖然分數倍的方法能夠獲 得較高的基準時脈頻率，從而實現了由穩定性限制(stability constraint)來設置的更寬的環路帶寬，然而，由量化雜訊強加的濾波限制仍可能將環路帶寬限制在一個不期望的水準。
用來降低基於量化雜訊的PLL帶寬要求的一個有效的方法是：使用分相產生方式來減小回饋式除頻器的解析度。然而，如果分相產生電路(相位內插器、延遲線或其他)具有非理想性(不匹配、增益誤差或任何其他效果)，則分相產生電路不可避免地會將雜散引入到PLL系統中。需要注意的是，這些雜散信號是除了來自△-Σ調制器的固有諧波(idle tone)以外的雜散信號。
本發明提供一種分數倍鎖相環及其操作方法，以解決上述問題。
在一實施例中，提供一種分數倍鎖相環，其包含：鑒頻鑒相器模組，用於接收一第一時脈和來自於一回饋路徑的一第二時脈；相位粗調模組，用於接收一粗調相位分量和來自於該回饋路徑中的一除頻器模組的一輸出信號，並根據該粗調相位分量和輸出信號執行一相位粗調操作；相位微調模組，用於執行相位微調操作，透過接收一微調相位分量以及該相位粗調結果以產生該第二時脈，該相位微調模組消除在相位粗調期間出現的大部分或全部的量化雜訊，以降低該除頻器模組的淨相位雜訊；以及分段模組，用於接收一控制信號，以及根據該控制信號，產生用於提供至該相位微調模組和該相位粗調模組的該粗調相位分量和該微調相位分量。
在另一實施例中，提供一種分數倍鎖相環的操作方法，其包含： 接收一第一時脈和來自於一回饋路徑的一第二時脈；接收一粗調相位分量和來自於該回饋路徑架構中的一除頻器模組的一輸出信號，並根據該粗調相位分量和輸出信號執行一相位粗調操作；藉由輸入一微調相位分量以及該相位粗調結果來產生該第二時脈，並消除在相位粗調期間出現的大部分或全部的量化雜訊，以降低該除頻器模組的淨相位雜訊；以及接收一控制信號並產生該粗調相位分量和該微調相位分量。
本發明實施例提供的分段式(segmented)分數倍PLL架構及其操作方法，其將分相位(sub-phase)資訊分成兩部分：粗調相位分量和微調相位分量。該粗調相位分量包含信號(目標除頻值)和量化雜訊，而微調相位分量僅包含量化雜訊。在這種方法中，可以使用一個相位內插器來消除在粗調相位調節過程中出現的大部分或全部的量化雜訊，從而大大降低了除頻器的淨相位雜訊。
本發明一實施例提供一分段式(segmented)分數倍PLL架構，其將分相位(sub-phase)資訊分成兩部分：粗調相位分量(coarse phase component，下稱MSB)和微調相位分量(fine phase component，下稱LSB)。該MSB包含信號(目標除頻值)和量化雜訊，而LSB僅包含量化雜訊。在這種方法中，可以使用一個相位內插器來消除在MSB相位調節過程中出現的大部分或全部的量化雜訊，從而大大降低了除頻器的淨相位雜訊。
第1圖為本發明的分數倍鎖相環(PLL)2。該分數倍PLL 2包 含一鑒頻鑒相器(phase frequency detector，下稱PFD)4，該PFD 4輸入一外部時脈信號REFCLK和一回饋時脈信號FBCLK。該PFD4發送兩個輸出信號(UP和DN)至一電荷泵(CHP)6，其中該電荷泵6輸出一輸出信號20到一低通濾波器(LPF)8，該LPF 8對該輸出信號20進行濾波，且濾波後的信號21被提供給一個電壓控制振盪器(voltage controlled oscillator，下稱VCO)10。該VCO 10輸出一時脈信號24，並提供給一個除頻器(在第1圖中用“/N，/N+i”表示)16以對VCO 10的輸出進行除頻。本發明的分數倍鎖相環(PLL)2還包含一分段模組18，其輸出該粗調相位分量(MSB)和微調相位分量(LSB)。此外，該分段模組18提供一個控制信號至該除頻器16以提供時脈。
一個MSB相位選擇器(在第1圖中表示為“Ts/4選擇器”)14用於接收該MSB和除頻器16的輸出23作為其輸入，並執行MSB相位調整。在這種情況下，該MSB相位選擇器14作為一個Ts/4選擇器來工作，其中Ts是該VCO的時脈週期。一相位內插器12透過接收MSB相位選擇器14的輸出22和來自該分段模組18的LSB來執行LSB相位調節。
如上所述，相位內插器12用來提供相位微調，而粗調(MSB)系由Ts/4選擇器來實現。後者可以使用VCO時脈的分相來實現，或者透過在較高的頻率運行該VCO時脈後將該時脈除頻來實現。正如後面將要討論的，MSB(粗調)相位選擇器14不需要限定為分相選擇，其也可以有整個VCO時脈週期(Ts)或甚至更大的一個相位步階(step)。如果MSB相位選擇器14(步階)被設置為等於或 大於Ts，粗調相位選擇可以透過僅僅使用模量可變的除頻器(modulus)16來簡單地加以實現。
根據這種架構，可以使用不同的方法來對MSB和LSB之間的相位資訊進行分割(segment)。然，需要對來自PLL的雜訊整形和所需的相位雜訊性能之間進行各種權衡。其中一種方法是使用一個Σ-△調制器來實現MSB和相位內插器12(執行LSB)之間的分區。
第2圖顯示了該分段模組18的一種可能實施例。這個電路的功能是產生控制信號到一整數除頻器58、一MSB分相產生器或相位選擇器(在第2圖中表示為“Ts/4選擇器”)60和一LSB分相產生器64，以透過這樣一種方式從PLL獲得所需的輸出頻率，同時降低由於非理想性而產生的雜散的程度(level)。在本實施例中，△-Σ調制器或分段調制器50的輸出透過對一個較快的時脈進行除頻來實現，但是也可能使用VCO(或其他技術)的分相位(sub-phase)。此外，LSB分相產生器64系由一相位內插器56完成，但是也可使用一延遲線或其他產生技術來實現。
輸入控制字元Divider_INT、Freq_Offset、以及FCW設定PLL的目標頻率。Divider_INT設置除頻值的整數部分，而Freq_Offset和FCW設置除頻值的分數部分。Freq_Offset具有與該相位內插器56相同的精度。FCW具有更精細的精度且由△-Σ調制器42進行處理，以增加整數除頻器58的有效精度而超越相位內插器56的有效精度。透過使用加法器44，△-Σ調制器42的輸出(A)與Freq_Offset相加，以確定下一個時脈週期(A)的總分數步階。其結果(B)透過使用積分器46進行積分(C)，然後檢查是否溢出(overflow)。如 果積分器46的輸出(C)大於2π(Ts)，則使用模量除頻器(在第2圖中表示為“MOD(2π)”)48從分數值中減去一個週期，以使得結果(D)保持在分相產生器62、64的範圍內。然後，使用加法器66將溢出部分(G)與整數除頻值Divider_INT相加，以形成整數除頻器58的控制字元(H)。分數控制字元(D)被傳送到該△-Σ調制器或用於執行該分段功能的該分段調制器50。
然後，該分段調制器50產生由所需的相位組成且伴隨著量化誤差的一輸出(E)。來自該分段調制器50的輸出(E)的輸出位準的數目可以匹配於該MSB分相選擇器60使用的位準數目。透過使用加法器52，從分段調制器50的輸入(D)中減去其輸出(E)，以確定該量化誤差(F)。該量化誤差(F)信號包含一個+180º的相位偏移，以進入相位內插器56的輸入範圍的中心。然後，透過使用一擾碼器(在第2圖中記為”擾碼器(DEM)”)54，對該量化誤差(F)信號進行擾碼(或以某種其他形式使形狀不匹配)，並將擾碼後的信號傳送到該相位內插器56以執行微調相位控制。
值得注意的是，上述的結構可以有複數種變化，尤其是在相位選擇器和VCO時脈之間的相對時間步階(time step)方面。在上面的例子中，該相位選擇器60使用的時間步階是VCO時脈週期的1/4。因此，由於相位選擇器60使用4個步階，內插器56的範圍等於一個VCO時脈週期。這種關係是不固定的，並且可以被改變。例如，相位選擇器60可使用相當於一個VCO時脈週期的步階，且該內插器56可以具有等於4Ts的範圍。另外，步階的數目也不必設置為4，並且可以改變。透過使用一加法器67，該相位內插器56的輸出(H) 與該相位選擇器60的輸出(I)相加，以產生一相位選擇信號。
這個解決方案的主要功能是透過分段調制器50實現的。由於相位內插器56的控制信號僅包含量化雜訊，可透過這種方法將相位內插器56和相位選擇器60之間不匹配產生的影響最小化。此外，如果傳送到相位內插器56的量化雜訊主要是隨機的且根據相位內插器56的全範圍進行變化，則雜散影響(tonal behavior)可被大大衰減。
第3A-3B圖顯示了採用一階分段的極坐標圖。具體地，第3A圖顯示無抖動的結果，而第3B圖顯示添加了抖動的結果。第3A圖所示的相位映射圖是一個集中在複數個值的一個較窄範圍的更複雜的軌跡。該些值的狹窄範圍來自於確保最大偏差小於±90°的該一階調制。如之前所述，先前添加到相位內插器56的控制信號中的偏移量可將中點偏移180º。第3B圖顯示了增加抖動到一階調制器50所產生的影響。此處所述的抖動稍大於LSB的½，以顯著增加出現在調制器50的輸出(E)處的變化。由於來自所述抖動的新增的量化雜訊被相位內插器56的輸出所取消，因此該抖動不會增加PLL的相位雜訊，取而代之的是，這僅影響相位在MSB和LSB分相產生器之間被分割的方式。值得注意的是，來自具有抖動的調制器的軌跡可產生明顯更複雜的一相位軌跡。
與先前技術中使用基於累加器的方法相比，本發明的分段方法的另一種實施例是：如第4A-4B圖所示，將相位內插器56處理的相位信號的快速傅裡葉變換(fast Fourier transform，FFT)繪示出來。第4A圖表示用於先前技術中的基於累加器的分數倍鎖相環(PLL)的FFT。正如預期的那樣，大雜散(tone)出現在基準時脈頻率的分數 部分和所有諧波部分。相反，如第4B圖所示，使用上述的一階分段，雜散可被大大衰減。
對上述複數個方法作最後的比較，第5圖顯示了前面例子(具有抖動的一階分段)中的相位雜訊圖，其中，在相位內插器中加入1%的增益誤差和0.5%的非線性積分(INL)。在這種情況下，最壞情況下的雜散已被減少了超過30dB，且積分的抖動已經被減少了18dB以上。
當然，沒有理由認為該分段調制器50必須是一個一階架構，更高階的調制器也可以使用。擴展來說，第6A-6B圖顯示了使用二階分段方案的相位軌跡圖，其中FCW=1/16。正如所預期的，第6A圖顯示了更高階雜訊整形會在內插器56的相位中產生較大的波動。如第6B圖所示，在二階解決方案中添加抖動會產生一相位軌跡，其中幾乎所有可能的相變均被執行(exercised)。
第7圖是來自相位內插器56的相位的FFT圖。與第4B圖相比，即當與一階分段比較時，1.625MHz的基調已下降了大約5dB，而較高的頻率含量超過根據一階分段所觀察到的值。這種情況是可以意料得到的，因為二階調制具有更強的雜訊整形，因此增大了高頻量化雜訊的位準(對於減少的帶內量化雜訊及降低的諧波(idle tone)位準的標準權衡)。
第8圖顯示了在內插器56中使用先前的具有非理想特性位準的該二階分段方案時所產生的相位雜訊。與第5圖比較，1.625MHz的雜散實際上已經增加了接近20dB。這樣做的原因是，抖動的二階調制器的輸出需要有多於該內插器和相位選擇器所能產生的更多的 範圍。為解決這個限制，對導致結束在內插器中(相對於量化雜訊)的一些信號內容進行限幅(clipping)。這將導致雜散位準增大。積分的抖動剛好超過7 dB，小於基於累加器的解決方案，但仍然比所述一階分段高10.9 dB。
根據上述的限幅，該一階和二階分段方案之間的差值(△)的重要部分是由來自該二階雜訊整形的較大的高頻信號來決定的。在本實施例中，PLL帶寬設定在1.9MHz，因此，會對更強的雜訊整形更敏感。作為具有標準分數倍PLL的設計，需要在雜訊整形使用的最優階和PLL的帶寬之間有所折衷。在本實施例中，似乎一階調制是最優的。這將根據條件而有所不同。需要注意的是，將溢出移除到與二階調制同時出現的該分相產生器的一個可能方案是：增加相位選擇器所使用的位準數目和/或增大內插器的範圍。
雖然FCW=1/16的情況是相對簡單的，但不代表這是PLL的最好用法。經過實驗，可確定某一個例子是合理地近似於(或至少更加緊密地靠近)該分段分數倍PLL架構的最差的情況。與簡單的FCW=1/16的例子相比，這個最差的情況在調制時執行複雜得多的基調(underlying tone)。本實施例中，該分數控制字元被設置為(231/256)加上(595/218)的一個值，或者更確切地說，FCW約等於0.905。該輸出時脈大約是1.96GHz。值得注意的是，在這個例子中，使用具有範圍是4Ts的內插器進行分段。因此，該分相產生器的MSB實際上使用了一個完整的VCO時脈週期的步階大小，即前面描述的一種變型。
第9A圖揭示了一個比前面的例子明顯複雜的一個雜散行為。 然而，與第9B圖相比，由於分段的引入，幾乎移除或大大衰減了所有的雜散。最終的結果是，峰值雜散位準(peak spur level)以及(積分)抖動分別減少了約19 dB和16.1 dB。第9B圖中的殘餘雜散(tone)被認為來自於內插器中的增益誤差。第10A-10B圖提供了同樣分析的結果，只是PLL BW降低到0.4MHz。當峰值雜散比較不變時，由於更多的雜散信號隨著帶寬減少而被過濾，使得抖動的改善減少到10.2 dB。
雖然分段方法大大降低了雜散，但分相產生器中的殘餘增益誤差可對雜散衰減的程度(level)造成限制。為了進一步降低相位雜訊圖中的雜散位準，需要某些類型的增益校準。第11圖顯示了一個前景校準技術(也稱校準演算法)68，用以減少增益誤差。在正常運作之前，回饋路徑被切換回DDS型架構(簡單的累加器加內插器)。使用較低的FCW值，使得相位選擇代碼看起來像上面所示的階梯狀(staircase)。如果存在增益誤差，當相位在2π(360º)附近時，在相鄰碼(最小的代碼與最大的代碼)之間會出現一個大步階78。
一個簡單的時間-數字轉換器(Time-to-Digital Converter，下稱TDC)70可以用於獲得在PFD的輸入端Ref和PI_out處的相位誤差，並使用一加法器74從使用z-1模組72的一個先前步階中減去該相位誤差，以確定該步階78的大小。藉由該步階模組76，只需將該步階78大小的極性使用在該校準演算法68中，即可調整該增益誤差。一旦該極性開始在連續校準週期之間來回切換，調整就完成了。調整(trim)的精準度受到TDC 70精度的限制。值得注意的是，這裡所使用的TDC 70，對非理想性是相對不敏感的。因為只有一個 時間步階的極性用於校準，從而可以有效地移除(靜態的)時間偏移量(即：1-z-1)。
根據具體的應用要求，前景校準可能並不總是可行的。因此，背景校準程式也已經被開發。除了更複雜一些，該背景校準與該前景校準的工作方式類似。由於調制器42可以在背景校準期間工作，增益誤差引起的相位步階會產生在內插器迴繞(wrap around)不明顯的時候。相反，如由第12圖的圓圈80所示，該相位步階可能被引自調制器42的量化雜訊所隱藏。請注意，圓圈82是第11圖中描述的可檢測的量化雜訊。因此，增益誤差相位差並不總是能夠在每次相位迴繞時被檢測到。
為解決相位雜訊存在所造成的限制，第13圖所示的背景校準採取略有不同的方法，其包含前景校準68的元件70-76以及背景校準模組86。該背景校準模組86包含一加法器模組88，其接收步階模組76的輸出(A)，並從預測值中減去該輸出值。一積分器90接收加法器模組88的輸出，該輸出被積分以確定在一段時間內的平均誤差。一步階模組92接收積分器90的輸出以確定步階的極性(+1或-1)在一個預期的方向，並輸出該預期的極性。
本發明並非在每個環繞點使用該相位差的極性以確定校準調整，而是首先將各個相位步階的極性與預定的極性比較，然後將結果積分，以確定在給定的一段時間內的平均誤差。以這種方式，當步階的極性是在預期的方向時，其結果是被忽略的。僅當預期誤差存在誤差值(delta)時，其結果才會影響校準。值得注意的是：由於調制器是完全數字化的，預期的步階極性很容易實現。還應當注意 的是，這種技術可能無法應用到所有的FCW設置。
使用這種方法，量化雜訊將被繪示出來，使得相位迴繞點處的極性中的誤差總是會被量化雜訊淹沒。如果是這樣，該演算法可以改變以使用標稱相位誤差(nominal phase error)是零或非常小的點(非相位迴繞)，從而使該技術被成功應用。值得注意的是，這種替換方法中的校準電路仍可由第13圖表示，僅僅校準點(相位步階)被修改以改善收斂(convergence)。這種方法可以透過使用採樣控制信號94來完成，該採樣控制信號94將輸入信號閘控到積分器90中。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
2‧‧‧分數倍鎖相環(PLL)
4‧‧‧鑒頻鑒相器(PFD)
6‧‧‧電荷泵(CHP)
8‧‧‧低通濾波器(LPF)
10‧‧‧電壓控制振盪器(VCO)
12、56‧‧‧相位內插器
14、60‧‧‧MSB相位選擇器
16‧‧‧除頻器
18‧‧‧分段模組
20‧‧‧輸出信號
21‧‧‧濾波後的信號
22、23‧‧‧輸出
24‧‧‧時脈信號
42、50‧‧‧△-Σ調制器
44、52、66、67、74‧‧‧加法器
46‧‧‧積分器
48‧‧‧模量除頻器
54‧‧‧擾碼器
58‧‧‧整數除頻器
62‧‧‧分相產生器
64‧‧‧LSB分相產生器
68‧‧‧前景校準
70‧‧‧時間-數字轉換器(TDC)
72‧‧‧z-1模組
76、92‧‧‧步階模組
78‧‧‧步階
80、82‧‧‧圓圈
86‧‧‧背景校準模組
88‧‧‧加法器模組
90‧‧‧積分器
94‧‧‧採樣控制信號
第1圖是本發明的一分數倍PLL的示意圖。
第2圖是第1圖的分數倍PLL中的分段模組的實施例示意圖。
第3A-3B圖顯示了分數倍PLL的一階分段的極坐標圖。
第4A-4B圖是本發明所採用的相位內插器輸出的FFT圖。
第5圖是具有抖動的一階分段的相位雜訊的示意圖。
第6A-6B圖顯示分數倍PLL的二階分段的極坐標圖。
第7圖是具有抖動的二階分段的相位內插器輸出的FFT圖。
第8圖是使用二階分段方案時產生的相位雜訊的示意圖。
第9A-9B圖分別是用在基於累加器的分數倍PLL內的一相位內插器的相位示意圖以及具有1.9 MHz帶寬(BW)的一階分段的相位示意圖。
第10A-10B圖分別是用在基於累加器的分數倍PLL內的一相位內插器的相位示意圖以及具有0.4 MHz帶寬(BW)的一階分段的相位示意圖。
第11圖是前景校準的波形示意圖。
第12圖顯示被來自Σ-△調制器的量化雜訊所隱藏的增益誤差的波形圖。
第13圖是本發明中使用的背景校準的示意圖。
2‧‧‧分數倍鎖相環(PLL)
4‧‧‧鑒頻鑒相器(PFD)
6‧‧‧電荷泵(CHP)
8‧‧‧低通濾波器(LPF)
10‧‧‧電壓控制振盪器(VCO)
12‧‧‧相位內插器
14‧‧‧MSB相位選擇器
16‧‧‧除頻器
18‧‧‧分段模組
20‧‧‧輸出信號
21‧‧‧濾波後的信號
22、23‧‧‧輸出
24‧‧‧時脈信號

Claims (12)

  1. 一種分數倍鎖相環，包含：鑒頻鑒相器模組，用於接收一第一時脈和來自於一回饋路徑的一第二時脈；相位粗調模組，用於接收一粗調相位分量和來自於該回饋路徑中的一除頻器模組的一輸出信號，並根據該粗調相位分量和輸出信號執行一相位粗調操作；相位微調模組，用於執行相位微調操作，透過接收一微調相位分量以及該相位粗調結果以產生該第二時脈，該相位微調模組消除在相位粗調期間出現的大部分或全部的量化雜訊，以降低該除頻器模組的淨相位雜訊；以及分段模組，用於接收一控制信號，以及根據該控制信號產生用於提供至該相位微調模組和該相位粗調模組的該粗調相位分量和該微調相位分量。
  2. 如申請專利範圍第1項所述的分數倍鎖相環，其中該相位微調模組包含一相位內插器、至少一延遲線、一分相電壓控制振盪器、或該三者中至少兩者的組合。
  3. 如申請專利範圍第1項所述的分數倍鎖相環，其中該相位微調模組包含一擾碼器以及一相位內插器。
  4. 如申請專利範圍第1項所述的分數倍鎖相環，其中該粗調相位分 量包含一目標除頻值以及量化雜訊。
  5. 如申請專利範圍第1項所述的分數倍鎖相環，其中該微調相位分量僅包含量化雜訊。
  6. 如申請專利範圍第1項所述的分數倍鎖相環，其中該相位粗調模組包含一相位選擇器。
  7. 如申請專利範圍第1項所述的分數倍鎖相環，其中該相位粗調模組來自於一分相位、一除頻器、或來自於一電壓控制振盪器的全時脈相位。
  8. 如申請專利範圍第1項所述的分數倍鎖相環，其中該分段模組包含一階Σ-△調制器、二階Σ-△調制器、或兩者的組合。
  9. 如申請專利範圍第8項所述的分數倍鎖相環，其中該一階Σ-△調制器包含抖動或無抖動。
  10. 如申請專利範圍第8項所述的分數倍鎖相環，其中該二階Σ-△調制器包含抖動或無抖動。
  11. 一種分數倍鎖相環的操作方法，包含：接收一第一時脈和來自於一回饋路徑的一第二時脈； 接收一粗調相位分量和來自於該回饋路徑架構中的一除頻器模組的一輸出信號，並根據該粗調相位分量和輸出信號執行一相位粗調操作；藉由輸入一微調相位分量以及該相位粗調結果來產生該第二時脈，並消除在相位粗調期間出現的大部分或全部的量化雜訊，以降低該除頻器模組的淨相位雜訊；以及接收一控制信號，以及根據該控制信號產生該粗調相位分量和該微調相位分量。
  12. 如申請專利範圍第11項所述的分數倍鎖相環的操作方法，其中該粗調相位分量包含一目標除頻值以及量化雜訊，該微調相位分量僅包含量化雜訊。
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