CN103117746B - 分数倍锁相环及其操作方法 - Google Patents
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Abstract
一种分数倍锁相环包括:鉴频鉴相器模块，用于接收一第一频率和来自一反馈路径的一第二频率；相位粗调模块，用于接收一粗调相位分量和来自于该反馈路径中的一除频器模块的一输出信号，并根据该粗调相位分量和输出信号执行一相位粗调操作；相位微调模块，用于执行相位微调操作，通过接收一微调相位分量以及该相位粗调结果以产生该第二频率，该相位微调模块消除在相位粗调期间出现的大部分或全部的量化噪声，以降低该除频器模块的净相位噪声；以及分段模块，用于接收一控制信号，并根据该控制信号产生用于提供至该相位微调模块和该相位粗调模块的该粗调相位分量和该微调相位分量。
Description
技术领域
本发明涉及锁相环，尤其涉及分段式(segmented)分数倍锁相环及其操作方法。
背景技术
对于一个传统的整数倍锁相环(PLL)，如果需要输出频率的精度更精细，其中一种方法是将输入频率预先除频以降低基准频率。由于输出频率是输入频率的整数（N）倍，较慢的基准频率可以产生较精细的频率精度。使用这种方法时，因为环路带宽不应大大超过基准频率的10％，所以会减少可达到的最大的PLL带宽。降低环路带宽会牺牲VCO的相位噪声，并且由于在环路滤波器中需要使用较大的电容，从而增加了布线面积。另一种在整数倍PLL中获得较精细的频率精度的方法是：增加输出频率，然后再对所产生的VCO输出频率进行除频。这种方法具有一个显著的缺点，那就是由于使用较高的时钟速率而增加功率消耗。
获得较精细的输出频率精度的一个更好的方法是：使用一个分数倍PLL。使用这种方法时，反馈式除频器通常是由Δ-Σ调制器控制，以使除频器设置达到期望的（分数）值。在使用一个Δ-Σ调制器来控制反馈式除频器时，调制器引起的量化噪声将被整形，使得该些噪声大部分被放置在更高的频率。然后，该量化噪声可以由在PLL的输入端看到的低通特性进行衰减。虽然分数倍的方法能够获得较高的基准频率，从而实现了由稳定性限制(stabilityconstraint)来设置的更宽的环路带宽，然而，由量化噪声强加的滤波限制仍可能将环路带宽限制在一个不期望的程度。
用来降低基于量化噪声的PLL带宽要求的一个有效的方法是：使用分相产生方式来减小反馈式除频器的分辨率。然而，如果分相产生电路（相位内插器、延迟线或其他元件）具有非理想性（不匹配、增益误差或任何其他效果），则分相产生电路不可避免地会将杂散引入到PLL系统中。需要注意的是，这些杂散信号是除来自Δ-Σ调制器的固有谐波(idletone)以外的杂散信号。
发明内容
有鉴于此，本发明提供一种分数倍锁相环及其操作方法，以解决上述问题。
在一实施例中，提供一种分数倍锁相环，其包括:鉴频鉴相器模块，用于接收一第一频率和来自于一反馈路径的一第二频率；相位粗调模块，用于接收一粗调相位分量和来自于该反馈路径中的一除频器模块的一输出信号，并根据该粗调相位分量和输出信号执行一相位粗调操作；相位微调模块，用于执行相位微调操作，通过接收一微调相位分量以及该相位粗调结果以产生该第二频率，该相位微调模块消除在相位粗调期间出现的大部分或全部的量化噪声，以降低该除频器模块的净相位噪声；以及分段模块，用于接收一控制信号，以及根据该控制信号，产生用于提供至该相位微调模块和该相位粗调模块的该粗调相位分量和该微调相位分量。
在另一实施例中，提供一种分数倍锁相环的操作方法，其包括：接收一第一频率和来自于一反馈路径的一第二频率；接收一粗调相位分量和来自于该反馈路径架构中的一除频器模块的一输出信号，并根据该粗调相位分量和输出信号执行一相位粗调操作；通过输入一微调相位分量以及该相位粗调结果来产生该第二频率，并消除在相位粗调期间出现的大部分或全部的量化噪声，以降低该除频器模块的净相位噪声；以及接收一控制信号并产生该粗调相位分量和该微调相位分量。
本发明实施例提供的分段式(segmented)分数倍PLL架构及其操作方法，其将分相位(sub-phase)信息分成两部分：粗调相位分量和微调相位分量。该粗调相位分量包括信号（目标除频值）和量化噪声，而微调相位分量仅包括量化噪声。在这种方法中，可以使用一个相位内插器来消除在粗调相位调节过程中出现的大部分或全部的量化噪声，从而大大降低了除频器的净相位噪声。
附图说明
图1是本发明的一分数倍PLL的示意图。
图2是图1的分数倍PLL中的分段模块的实施例示意图。
图3A-3B显示了分数倍PLL的一阶分段的极坐标图。
图4A-4B是本发明所采用的相位内插器输出的FFT图。
图5是具有抖动的一阶分段的相位噪声的示意图。
图6A-6B显示分数倍PLL的二阶分段的极坐标图。
图7是具有抖动的二阶分段的相位内插器输出的FFT图。
图8是使用二阶分段方案时产生的相位噪声的示意图。
图9A-9B是用在基于累加器的分数倍PLL内的一相位内插器的相位示意图以及具有1.9MHz带宽（BW）的一阶分段的相位示意图。
图10A-10B是用在基于累加器的分数倍PLL内的一相位内插器的相位示意图以及具有0.4MHz带宽（BW）的一阶分段的相位示意图。
图11是前景校准的波形示意图。
图12显示被来自Σ-Δ调制器的量化噪声所隐藏的增益误差的波形图。
图13是本发明中使用的背景校准的示意图。
具体实施方式
在本说明书以及权利要求书当中使用了某些词汇来指代特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”是一个开放式之用语，因此应解释成“包括但不限定于”。另外，“耦接”一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。
本发明一实施例提供一分段式(segmented)分数倍PLL架构，其将分相位(sub-phase)信息分成两部分：粗调相位分量（coarse phase component,下称MSB）和微调相位分量（fine phase component,下称LSB）。该MSB包括信号（目标除频值）和量化噪声，而LSB仅包括量化噪声。在这种方法中，可以使用一个相位内插器来消除在MSB相位调节过程中出现的大部分或全部的量化噪声，从而大大降低了除频器的净相位噪声。
图1为本发明的分数倍锁相环（PLL）2。该分数倍PLL 2包括一鉴频鉴相器（phasefrequency detector，下称PFD）4，该PFD 4输入一外部频率信号REFCLK和一反馈频率信号FBCLK。该PFD4发送两个输出信号（UP和DN）至一电荷泵（CHP）6，其中该电荷泵6输出一输出信号20到一低通滤波器（LPF）8，该LPF 8对该输出信号20进行滤波，且滤波后的信号21提供给一个电压控制振荡器（voltage controlled oscillator，下称VCO）10。该VCO 10输出一频率信号24，并提供给一个除频器（在图1中用“/N，/N+i”表示）16以对VCO 10的输出进行除频。本发明的分数倍锁相环（PLL）2还包括一分段模块18，其输出该粗调相位分量（MSB）和微调相位分量（LSB）。此外，该分段模块18提供一个控制信号至该除频器16以提供频率。
一个MSB相位选择器（在图1中表示为“Ts/4选择器”）14用于接收该MSB和除频器16的输出23作为其输入，并执行MSB相位调整。在这种情况下，该MSB相位选择器14作为一个Ts/4选择器来工作，其中Ts是该VCO的频率周期。一相位内插器12接收MSB相位选择器14的输出22和来自该分段模块18的LSB，以执行LSB相位调节。
如上所述，相位内插器12用来提供相位微调，而粗调(MSB)由Ts/4选择器来实现。粗调(MSB)可以使用VCO频率的分相来实现，或者通过在较高的频率运行该VCO频率后，将该频率除频来实现。正如后面将要讨论的，MSB（粗调）相位选择器14不需要限定为分相选择，其也可以有整个VCO频率周期（Ts）或甚至更大的一个相位步阶(step)。如果MSB相位选择器14（步阶）被设置为等于或大于Ts，粗调相位选择可以通过仅仅使用模量可变的除频器(modulus)16来简单地加以实现。
根据这种架构，可以使用不同的方法来对MSB和LSB之间的相位信息进行分割(segment)。然，需要对来自PLL的噪声整形和所需的相位噪声性能之间进行各种权衡。其中一种方法是使用一个Σ-Δ调制器来实现MSB和相位内插器12(执行LSB)之间的分区。
图2显示了该分段模块18的一种可能实施例。这个电路的功能是产生控制信号到一整数除频器58、一MSB分相产生器或相位选择器（在图2中表示为“Ts/4选择器”）60和一LSB分相产生器64，以通过这样一种方式从PLL获得所需的输出频率，同时降低由于非理想性而产生的杂散的程度(level)。在本实施例中，Δ-Σ调制器或分段调制器50的输出通过对一个较快的频率进行除频来实现，但是也可能使用VCO（或其他技术）的分相位(sub-phase)。此外，LSB分相产生器64系由一相位内插器56完成，但是也可使用一延迟线或其他产生技术来实现。
输入控制字符Divider_INT、Freq_Offset、以及FCW设定PLL的目标频率。Divider_INT设置除频值的整数部分，而Freq_Offset和FCW设置除频值的分数部分。Freq_Offset具有与该相位内插器56相同的精度。FCW具有更精细的精度且由Δ-Σ调制器42进行处理，以增加整数除频器58的有效精度，从而超过相位内插器56的有效精度。通过使用加法器44，Δ-Σ调制器42的输出（A）与Freq_Offset相加，以确定下一个频率周期（A）的总分数步阶。其结果（B）通过使用积分器46进行积分（C），然后检查是否溢出(overflow)。如果积分器46的输出（C）大于2π（Ts），则使用模量除频器（在图2中表示为“MOD（2π）”）48从分数值中减去一个周期，以使得结果（D）保持在分相产生器62、64的范围内。然后，使用加法器66将溢出部分（G）与整数除频值Divider_INT相加，以形成整数除频器58的控制字符（H）。分数控制字符（D）被传送到该Δ-Σ调制器或用于执行该分段功能的该分段调制器50。
然后，该分段调制器50产生由所需的相位组成，且伴随着量化误差的一输出（E）。来自该分段调制器50的输出（E）的输出位准的数目可以匹配于该MSB分相选择器60使用的位准数目。通过使用加法器52，从分段调制器50的输入（D）中减去其输出（E），以确定该量化误差（F）。该量化误差（F）信号包括一个+180°的相位偏移，以进入相位内插器56的输入范围的中心。然后，通过使用一扰码器（在图2中记为”扰码器（DEM）”）54，对该量化误差（F）信号进行扰码（或以某种其他形式使形状不匹配），并将扰码后的信号传送到该相位内插器56以执行微调相位控制。可以理解，根据不同的应用，所述扰码器54可以省略。
值得注意的是，上述的结构可以有多种变化，尤其是在相位选择器和VCO频率之间的相对时间步阶(time step)方面。在上面的例子中，该相位选择器60使用的时间步阶是VCO频率周期的1/4。因此，由于相位选择器60使用4个步阶，内插器56的范围等于一个VCO频率周期。这种关系是不固定的，并且可以被改变。例如，相位选择器60可使用相当于一个VCO频率周期的步阶，且该内插器56可以具有等于4Ts的范围。另外，步阶的数目也不必设置为4，并且可以改变。通过使用一加法器67，该相位内插器56的输出（H）与该相位选择器60的输出（I）相加，以产生一相位选择信号。
这个解决方案的主要功能是通过分段调制器50来实现的。由于相位内插器56的控制信号仅包括量化噪声，可通过这种方法将相位内插器56和相位选择器60之间不匹配产生的影响最小化。此外，如果传送到相位内插器56的量化噪声主要是随机的，且根据相位内插器56的全范围进行变化，则杂散影响(tonal behavior)可被大大衰减。
图3A-3B显示了采用一阶分段的极坐标图。具体地，图3A显示无抖动的结果，而图3B显示添加了抖动的结果。图3A所示的相位映射图是一个集中在多个值的一个较窄范围的更复杂的轨迹。该些值的狭窄范围来自于确保最大偏差小于±90°的该一阶调制。如之前所述，先前添加到相位内插器56的控制信号中的偏移量可将中点偏移180°。图3B显示了增加抖动到一阶调制器50所产生的影响。此处所述的抖动稍大于LSB的二分之一，以显著增加出现在调制器50的输出（E）处的变化。由于来自所述抖动的新增的量化噪声被相位内插器56的输出所取消，因此该抖动不会增加PLL的相位噪声，取而代之的是，这仅影响相位在MSB和LSB分相产生器之间被分割的方式。值得注意的是，来自具有抖动的调制器的轨迹可产生明显更复杂的一相位轨迹。
与先前技术中使用基于累加器的方法相比，本发明的分段方法的另一种实施例是：如图4A-4B所示，将相位内插器56处理的相位信号的快速傅里叶变换(fast Fouriertransform，FFT)绘示出来。图4A表示用于先前技术中的基于累加器的分数倍锁相环（PLL）的FFT。正如预期的那样，大杂散(tone)出现在基准频率的分数部分和所有谐波部分。相反，如图4B所示，使用上述的一阶分段，杂散可被大大衰减。
对上述多个方法作最后的比较，图5显示了前面例子（具有抖动的一阶分段）中的相位噪声图，其中，在相位内插器中加入1％的增益误差和0.5％的非线性积分(INL)。在这种情况下，最坏情况下的杂散已被减少了超过30dB，且积分的抖动已经被减少了18dB以上。
当然，该分段调制器50并非必须是一个一阶架构，更高阶的调制器也可以使用。扩展来说，图6A-6B显示了使用二阶分段方案的相位轨迹图，其中FCW=1/16。正如所预期的，图6A显示了更高阶噪声整形会在内插器56的相位中产生较大的波动。如图6B所示，在二阶解决方案中添加抖动会产生一相位轨迹，其中几乎所有可能的相变均被执行(exercised)。
图7是来自相位内插器56的相位的FFT图。与图4B相比，即当与一阶分段比较时，1.625MHz的基调已下降了大约5dB，而较高的频率含量超过根据一阶分段所观察到的值。这种情况是可以意料得到的，因为二阶调制具有更强的噪声整形，因此增大了高频量化噪声的位准（对于减少的带内量化噪声及降低的谐波(idle tone)位准的标准权衡）。
图8显示了在内插器56中使用先前的具有非理想特性位准的该二阶分段方案时所产生的相位噪声。与图5比较，1.625MHz的杂散实际上已经增加了接近20dB。这样做的原因是，抖动的二阶调制器的输出需要有多于该内插器和相位选择器所能产生的更多的范围。为解决这个限制，对导致结束在内插器中（相对于量化噪声）的一些信号内容进行限幅(clipping)。这将导致杂散位准增大。积分的抖动刚好超过7dB，小于基于累加器的解决方案，但仍然比所述一阶分段高10.9dB。
根据上述的限幅，该一阶和二阶分段方案之间的差值(Δ)的重要部分是由来自该二阶噪声整形的较大的高频信号来决定的。在本实施例中，PLL带宽设定在1.9MHz，因此，会对更强的噪声整形更敏感。作为具有标准分数倍PLL的设计，需要在噪声整形使用的最优阶和PLL的带宽之间有所折衷。在本实施例中，似乎一阶调制是最优的。这将根据条件而有所不同。需要注意的是，将溢出移除到与二阶调制同时出现的该分相产生器的一个可能方案是：增加相位选择器所使用的位准数目和/或增大内插器的范围。
虽然FCW=1/16的情况是相当简单的，但并不代表这是PLL的最好用法。经过实验，可确定某一个例子是合理近似于（或至少更加紧密地靠近）该分段分数倍PLL架构的最差的情况。而且，与简单的FCW=1/16的例子相比，这个最差的情况在调制时执行复杂得多的基调(underlying tone)。本实施例中，该分数控制字符被设置为(231/256)加上(595/218)的一个值，或者更确切地说，FCW约等于0.905。该输出频率大约是1.96GHz。值得注意的是，在这个例子中，使用具有范围是4Ts的内插器进行分段。因此，该分相产生器的MSB实际上使用了一个完整的VCO频率周期的步阶大小，即前面描述的一种变型。
图9A揭示了一个比前面的例子明显复杂的一个杂散行为。然而，与图9B相比，由于分段的引入，几乎移除或大大衰减了所有的杂散。最终的结果是，峰值杂散位准(peak spurlevel)以及（积分）抖动分别减少了约19dB和16.1dB。图9B中的残余杂散(tone)被认为来自于内插器中的增益误差。图10A-10B提供了同样分析的结果，只是PLL BW降低到0.4MHz。当峰值杂散比较不变时，由于更多的杂散信号随着带宽减少而被过滤，使得抖动的改善减少到10.2dB。
虽然分段方法大大降低了杂散，但分相产生器中的残余增益误差可对杂散衰减的程度(level)造成限制。为了进一步降低相位噪声图中的杂散位准，需要某些类型的增益校准。图11显示了一个前景校准技术(也称校准算法)68，用以减少增益误差。在正常运作之前，反馈路径被切换回DDS型架构（简单的累加器加内插器）。使用较低的FCW值，使得相位选择代码看起来像上面所示的阶梯状(staircase)。如果存在增益误差，当相位在2π（360°）附近时，在相邻码（最小的代码与最大的代码）之间会出现一个大步阶78。
一个简单的时间-数字转换器（Time-to-Digital Converter，下称TDC）70可以用于获得在PFD的输入端Ref和PI_out处的相位误差，并使用一加法器74从使用z-1模块72的一个先前步阶中减去该相位误差，以确定该步阶78的大小。通过该步阶模块76，只需将该步阶78的大小的极性使用在该校准算法68中，即可调整该增益误差。一旦该极性开始在连续校准周期之间来回切换，调整就完成了。调整(trim)的精准度受到TDC 70精度的限制。值得注意的是，这里所使用的TDC 70，对非理想性情况相对不敏感。因为只有一个时间步阶的极性用于校准，从而可以有效地移除（静态的）时间偏移量（即:1-z-1）。
根据具体的应用要求，前景校准可能并不总是可行的。因此，背景校准程序也已经被开发。除了更复杂一些，该背景校准与该前景校准的工作方式类似。由于调制器42可以在背景校准期间工作，增益误差引起的相位步阶会产生在内插器回绕(wrap around)不明显的时候。相反，如由图12的圆圈80所示，该相位步阶可能被引自调制器42的量化噪声所隐藏。请注意，圆圈82是图11中描述的可检测的量化噪声。因此，增益误差相位差并不总是能够在每次相位回绕时被检测到。
为解决相位噪声存在所造成的限制，图13所示的背景校准采取略有不同的方法，其包括前景校准68的元件70-76以及背景校准模块86。该背景校准模块86包括一加法器模块88，其接收步阶模块76的输出（A），并从预测值中减去该输出值。一积分器90接收加法器模块88的输出，该输出被积分以确定在一段时间内的平均误差。一步阶模块92接收积分器90的输出以确定步阶的极性(+1或-1)在一个预期的方向，并输出该预期的极性。
本发明并非在每个环绕点使用该相位差的极性以确定校准调整，而是首先将各个相位步阶的极性与预定的极性比较，然后将结果积分，以确定在给定的一段时间内的平均误差。以这种方式，当步阶的极性是在预期的方向时，其结果是被忽略的。仅当预期误差存在误差值(delta)时，其结果才会影响校准。值得注意的是：由于调制器是完全数字化的，预期的步阶极性很容易实现。还应当注意的是，这种技术可能无法应用到所有的FCW设置。
使用这种方法，量化噪声将被绘示出来，使得相位回绕点处的极性中的误差总是会被量化噪声淹没。如果是这样，该算法可以改变以使用标称相位误差(nominal phaseerror)是零或非常小的点（非相位回绕），从而使该技术被成功应用。值得注意的是，这种替换方法中的校准电路仍可由图13表示，仅仅校准点（相位步阶）被修改以改善收敛(convergence)。这种方法可以通过使用采样控制信号94来完成，该采样控制信号94将输入信号闸控到积分器90中。
虽然本发明已以较佳实施方式揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，但所作修改均属于本发明的保护范围。
Claims (9)
1.一种分数倍锁相环包括：
鉴频鉴相器模块，用于接收一第一频率和来自于一反馈路径的一第二频率；
电荷泵，用于接收该鉴频鉴相器模块输出的信号；
低通滤波器，用于对该电荷泵输出的信号进行滤波；
电压控制振荡器，用于接收该低通滤波器滤波后的信号，并输出频率信号至除频器模块；
相位粗调模块，用于接收一粗调相位分量和来自于该反馈路径中的该除频器模块的一输出信号，并根据该粗调相位分量和输出信号执行一相位粗调操作；
相位微调模块，用于执行相位微调操作，通过接收一微调相位分量以及该相位粗调操作的结果以产生该第二频率，该相位微调模块消除在相位粗调期间出现的大部分或全部的量化噪声，以降低该除频器模块的净相位噪声；以及
分段模块，用于接收一控制信号，并根据该控制信号产生用于分别提供至该相位微调模块和该相位粗调模块的该微调相位分量和该粗调相位分量；其中
该反馈路径还包含该相位粗调模块以及该相位微调模块。
2.如权利要求1所述的分数倍锁相环，其中该相位微调模块包括一相位内插器、至少一延迟线、一分相电压控制振荡器、或该三者中至少两者的组合。
3.如权利要求1所述的分数倍锁相环，其中该相位微调模块包括一扰码器以及一相位内插器。
4.如权利要求1所述的分数倍锁相环，其中该粗调相位分量包括一目标除频值以及量化噪声。
5.如权利要求1所述的分数倍锁相环，其中该微调相位分量仅包括量化噪声。
6.如权利要求1所述的分数倍锁相环，其中该相位粗调模块包括一相位选择器。
7.如权利要求1所述的分数倍锁相环，其中该分段模块包括一阶Σ-Δ调制器、二阶Σ-Δ调制器、或两者的组合。
8.一种分数倍锁相环的操作方法包括：
接收一第一频率和来自于一反馈路径的一第二频率；
利用电荷泵接收根据该第一频率及该第二频率产生的信号；
利用低通滤波器对该电荷泵输出的信号进行滤波；
利用电压控制振荡器接收该低通滤波器滤波后的信号，并输出频率信号至除频器模块；
接收一粗调相位分量和来自于该反馈路径中的该除频器模块的一输出信号，并根据该粗调相位分量和输出信号执行一相位粗调操作；
通过输入一微调相位分量以及该相位粗调操作的结果来产生该第二频率，并消除在相位粗调期间出现的大部分或全部的量化噪声，以降低该除频器模块的净相位噪声；以及
接收一控制信号，并根据该控制信号产生该粗调相位分量和该微调相位分量。
9.如权利要求8所述的分数倍锁相环的操作方法，其中该粗调相位分量包括一目标除频值以及量化噪声，该微调相位分量仅包括量化噪声。
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