KR101898585B1 - 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치 - Google Patents

디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치 Download PDF

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Abstract

본 발명은 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치에 관한 것이다.
또한, 본 발명에 따르면, 외부에서 공급되는 입력 클럭 신호, 출력 클럭 신호 및 목표 배수비를 입력받아 입출력 주파수 오차값을 산출하여 출력하는 주파수 검출부; 상기 주파수 검출부에서 출력되는 입출력 주파수 오차값을 적분하여 중심 DCO 제어 신호를 출력하는 디지털 루프 필터; 출력 클럭 신호를 입력받고, 목표 주파수 변동 신호를 입력받으며, 목표 변조량을 입력받아 출력 클럭 신호의 주파수 변조 목표 기울기를 산출하여 출력하는 주파수 편차 검출부; 상기 주파수 편차 검출부에서 주파수 변조 목표 기울기를 입력받아 SSC 변조 신호를 생성하여 출력하는 프로파일 생성부; 상기 디지털 루프 필터에서 출력되는 중심 DCO 제어 신호에 상기 프로파일 생성부에서 출력되는 SSC 변조 신호를 가산하여 SSC 변조 DCO 제어 신호를 생성하여 출력하는 가산부; 및 상기 가산부에서 출력되는 SSC 변조 DCO 제어 신호에 비례하는 주파수를 갖는 출력 클럭 신호를 생성하여 출력하는 디지털 제어 발진부를 포함하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치가 제공된다.

Description

디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치{Spread Spectrum Clock generator based on Digitally Controlled Oscillator}
본 발명은 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치에 관한 것이다.
모든 전자 제품은 동작 시 전자파 잡음(noise)을 발생시키는데, 이를 EMI (Electromagnetic Interference)라고 한다. EMI는 특히 높은 주파수 대역에서 주변 기기의 동작에 심각한 영향을 줄 수 있어, 모든 전자 제품, 부품들은 엄격한 EMI 규제를 받는다.
이러한 EMI 잡음을 줄이는 방법으로는 1) 금속성의 물질로 EMI 근원(source)을 차폐하여 외부로 EMI 잡음이 방출되지 않게 하는 방법, 2) 전자 부품에서 다루는 신호의 크기를 줄이거나 신호의 상승(rise)/하강(fall) 시간을 줄여 EMI 잡음의 레벨(level)을 낮추는 방법, 3) 신호의 주파수를 낮은 속도로 살짝 흔들어 주어 신호의 스펙트럼 에너지를 주변 주파수 대역으로 분산시켜 EMI 잡음의 최대치(peak)를 낮추어 주는 방법 등이 있다.
상기 1)의 방법의 경우, 모든 부품을 차폐하는 데는 한계가 있고, 부품들 사이에 오가는 신호들이 발생시키는 EMI 잡음의 차폐가 어렵다는 단점이 있다.
상기 2)의 경우 신호의 속도와 크기를 줄여 EMI 잡음을 낮추는 방법으로 고속으로 동작하는 고성능 시스템에는 적용하기 어려운 한계가 있다.
상기 3)의 경우 대부분의 신호가 동기화되어 움직이는 클럭 신호의 주파수를 흔들어 주는 방법으로, 비교적 적은 비용으로 큰 효과를 볼 수 있어 널리 사용되고 있다.
특히, 상기 3)의 방법은 클럭 신호의 에너지 스펙트럼을 분산시켜 준다는 의미로, 확산 스펙트럼 클럭킹(SSC : spread-spectrum clocking)이라 불리우며, SSC를 발생시키는 회로를 확산 스펙트럼 클럭 발생기(SSCG : SSC generator)라 한다.
종래의 기술에 따른 SSCG는 도 1에 도시된 바와 같이 PLL(Phase-Locked Loop)로 구현된다. PLL은 IC(Integrated Circuit) 내부에 클럭을 생성하는 회로로 외부 참조( reference) 클럭으로부터 원하는 주파수의 클럭을 합성해 내게 된다.
이때, PLL의 주요 동작 경로에 주파수를 변조(modulation)할 수 있는 신호를 인가함으로써, 확산 스펙트럼(spread-spectrum)을 가지는 클럭 신호를 만들 수 있다.
변조(Modulation) 신호는 주로 PLL의 입출력 주파수 비율을 결정하는 분주기(frequency divider)에 인가되나 [1][3], 때로 VCO (Voltage-Controlled Oscillator)의 입력단에 곧바로 인가되기도 한다(Direct modulation) [2][5][6].
그 외에도 PFD(Phase-Frequency Detector) 등에 변조 신호를 인가하는 경우 [7]도 있고, PLL 대신 FLL(Frequency-Locked Loop)을 이용하여 구현되는 경우도 있다 [4].
이와 같은 종래 기술은 분주기(Frequency divider)를 통해 변조(modulation) 신호를 인가하는 경우, 미세한 주파수 조정을 위해 소수점 단위의 분주비(division ratio) 입력이 필요하다. 이를 위해 통상 다중 모듈 분주기(multi-modulus frequency divider)가 쓰이고, 분주비(division ratio)는 시그마 델타 변조기(SDM : sigma-delta modulator)를 통해 입력된다.
이러한 형태의 PLL을 시그마 델타(sigma-delta) 주파수 합성기 (frequency synthesizer)라 부르는데, 도 1과 같은 블록다이어그램을 가진다.
다중 모듈 분주기(Multi-modulus divider)의 특성상 양자화 잡음(quantization noise)이 필수적으로 발생하는데 시그마 델타 PLL은 이러한 양자화 잡음을 고주파수 대역으로 세이핑(shaping)한 다음, 루프 필터(loop-filter)(LF)를 통해 걸러 내게 된다. 효과적인 양자화 잡음의 필터링을 위해 PLL의 루프 폭(loop bandwidth (BW))은 낮은 값으로 설계가 되며, 이는 곧 LF내에 큰 값의 커패시턴스가 필요함을 의미한다.
더구나 PLL은 피드백 경로(feedback path)에 존재하는 두 개 이상의 극(pole)들로 인해 안정성 문제(stability issue)가 존재하며, 이러한 문제를 해결하기 위해 LF, CP(Charge Pump), PFD등의 설계에 세심한 주의가 필요하다.
이러한 부분은 집적회로 적용에 있어서 큰 면적의 커패시턴스, 아날로그 회로의 설계 복잡도 등으로 이어져 높은 비용을 초래한다[1].
이러한 문제를 해결하기 위해 일부 블록을 디지털 영역으로 옮기려는 시도가 있어 왔지만, 시그마 델타 PLL의 특성상 PFD에 요구되는 높은 수준의 선형성(linearity)을 충족시키기 위해 매우 복잡한 TDC(Time-to-Digital Converter)의 구현이 여전히 어려운 부분으로 남아 있다[3].
시그마 델타(Sigma-delta) PLL에서 생기는 이러한 복잡한 문제를 피하기 위해 발진기(oscillator) 입력단에 주파수 변조 신호를 직접 인가하는 직접 변조(direct modulation) 방식이 소개되기도 하였다[2][5][6].
직접 변조(Direct modulation) 방식은 피드백 루프(feedback loop)를 형성하는 PLL 회로 동작에 최대한 영향을 받지 않는 방식으로 주파수 변조를 일으킨다.
이를 위해 PLL은 통상 매우 낮은 BW를 가지거나 개방 루프(Open-loop) 형태로 동작을 하기도 한다. 하지만 이러한 경우에 출력하고자 하는 클럭 주파수의 정확성에 문제가 있을 수 있으며, 변조하고자 하는 주파수의 진폭을 조절하는데도 설계상 세심한 주의가 필요하다는 단점이 있다.
PLL의 대안으로 FLL이 시도되는 경우에, 피드백 루프(feedback loop)가 단순화되면서 안정성 문제를 해결할 수 있다는 장점이 있다[4]. 하지만 정확한 주파수 변조량 등을 조절하기 위해 주파수 검출기(frequency detector)의 구현이 복잡해 지고, 디지털 영역(Dgital domain)에서 생성된 변조 신호를 아날로그(analog) 기반의 VCO에 적용하기 위해 DAC(Digital-to-Analog Converter), FVC(Frequency-to-Voltage Converter)등의 부가적인 회로가 필요하게 된다. 또한 주파수 검출기 단에 변조 신호를 인가함에 따라 FLL의 BW를 높게 가져가야 하는데, 이러한 부분은 과도한 잡음 등의 문제를 야기할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 루프 제어 동작과 확산 스펙트럼 클럭킹 변조 동작을 분리시켜 변조 신호를 정확하게 조절 가능하도록 한 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치를 제공하는 데 있다.
본 발명의 장치는 외부에서 공급되는 입력 클럭 신호, 출력 클럭 신호 및 목표 배수비를 입력받아 입출력 주파수 오차값을 산출하여 출력하는 주파수 검출부; 상기 주파수 검출부에서 출력되는 입출력 주파수 오차값을 적분하여 중심 DCO 제어 신호를 출력하는 디지털 루프 필터; 출력 클럭 신호를 입력받고, 목표 주파수 변동 신호를 입력받으며, 목표 변조량을 입력받아 출력 클럭 신호의 주파수 변조 목표 기울기를 산출하여 출력하는 주파수 편차 검출부; 상기 주파수 편차 검출부에서 주파수 변조 목표 기울기를 입력받아 SSC 변조 신호를 생성하여 출력하는 프로파일 생성부; 상기 디지털 루프 필터에서 출력되는 중심 DCO 제어 신호에 상기 프로파일 생성부에서 출력되는 SSC 변조 신호를 가산하여 SSC 변조 DCO 제어 신호를 생성하여 출력하는 가산부; 및 상기 가산부에서 출력되는 SSC 변조 DCO 제어 신호에 비례하는 주파수를 갖는 출력 클럭 신호를 생성하여 출력하는 디지털 제어 발진부를 포함한다.
또한, 본 발명의 장치는 상기 가산부에서 출력되는 SSC 변조 DCO 제어 신호를 상기 디지털 제어 발진부에 제공하는 시그마 델타 변조부를 더 포함한다.
또한, 본 발명의 장치의 상기 주파수 검출부는 외부에서 공급되는 입력 클럭 신호를 입력받아 출력 클럭 신호로 카운팅하여 입력 신호 계수값을 산출하여 출력하는 제1 카운터; 목표 배수비를 입력받아 목표 배수비에 최근접한 정수 K와 K+1을 확률적으로 출력하여 평균값이 목표 배수비에 수렴하는 수렴 목표 배수비를 출력하는 시그마 델타 변조기; 및 수렴 목표 배수비에서 상기 제1 카운터의 입력 신호 계수값을 감산한 진성 입출력 주파수 오차값을 입출력 주파수 오차값으로 출력하는 감산기를 포함한다.
또한, 본 발명의 장치의 상기 주파수 검출부는 목표 배수비와 저감 목표 배수비를 입력받아 기본값으로 목표 배수비를 출력하고, 저감 확산 선택 신호가 입력되면 저감 목표 배수비를 출력하는 다중화기를 더 포함하며, 상기 시그마 델타 변조기는 상기 다중화기에서 저감 목표 배수비가 출력되면, 저감 목표 배수비에 최근접한 정수 K와 K+1을 교대로 출력하여 평균값이 저감 목표 배수비에 수렴하는 수렴 저감 목표 배수비를 출력하며, 상기 감산기는 수렴 저감 목표 배수비에서 상기 제1 카운터의 입력 신호 계수값을 감산한 진성 입출력 주파수 오차값을 입출력 주파수 오차값으로 출력한다.
또한, 본 발명의 장치의 상기 주파수 검출부는 외부에서 공급되는 입력 클럭 신호를 입력받아 출력 클럭 신호로 카운팅하여 산출한 입력 신호 계수값을 목표 배수비와 비교하여 그 차이가 기준치보다 큰 경우 코어스 입출력 주파수 오차값으로 출력하며, 상기 디지털 루프 필터는 진성 입출력 주파수 오차값에 코어스 입출력 주파수 오차값으로 가산하여 중심 DCO 제어 신호를 출력한다.
또한, 본 발명의 장치의 상기 디지털 루프 필터는 진성 입출력 주파수 오차값에 제1 가중치를 곱하고, 코어스 입출력 주파수 오차값에 제2 가중치를 곱하여 가산하여 중심 DCO 제어 신호를 출력한다.
또한, 본 발명의 장치의 상기 디지털 루프 필터에서 제2 가중치가 제1 가중치보다 큰 것을 특징으로 한다.
또한, 본 발명의 장치의 상기 디지털 루프 필터는 진성 입출력 주파수 오차값에 제1 가중치를 곱하여 출력하는 제1 곱셈기; 코어스 입출력 주파수 오차값에 제2 가중치를 곱하여 출력하는 제2 곱셈기; 상기 제1 곱셈기의 출력과 제2 곱셈기의 출력을 가산하는 가산기; 및 상기 가산기의 출력을 적분하여 중심 DCO 제어 신호를 출력하는 적분기를 포함한다.
또한, 본 발명의 장치의 상기 주파수 편차 검출부는 입력 클럭 신호를 입력받고 목표 주파수 변동 신호를 입력받아 변동 분주비를 산출하여 산출된 변동 분주비로 입력 클럭 신호를 분주시켜 주파수 변동 신호를 산출하는 분주기; 주파수 변동 신호의 4개의 위상에서 출력 클럭 신호의 주파수를 계수한 4개의 위상 주기 계수값을 산출하여 출력하는 제2 카운터; 및 상기 제2 카운터에서 산출한 4개의 위상 주기 계수값을 이용하여 주파수 변조 목표 기울기를 산출하여 출력하는 제어기를 포함한다.
또한, 본 발명의 장치의 상기 제어기는 상기 제2 카운터에서 산출한 4개의 위상 주기 계수값을 이용하여 계수 차이값을 구할 수 있으며, 목표 계수 차이값 △NTARGET을 구하여 출력 클럭 신호의 주파수 변화량 △F와 목표 변조량 △FTARGET 가 같게 되게 하는 주파수 변조 목표 기울기를 산출한다.
상기와 같은 본 발명에 따르면, 출력 주파수의 미세한 변조를 위해 요구되어지는 PFD, CP, LF 등의 복잡한 아날로그 회로를 단순한 디지털 회로로 대체하여 비용을 크게 절감할 수 있다.
또한, 본 발명에 따르면, 직접 변조(Direct modulation) 기법이 가질 수 있는 주파수 변조량 조절 등의 문제를 해결하여 SSC의 생성에 있어서, 출력 클럭 주파수, 확산 스펙트럼(spread-spectrum) 변조 주파수, 변조 주파수의 진폭 등을 자유롭게 조절(programing) 할 수 있는 수단을 제공한다. 또한 이러한 기능들 역시 단순한 디지털 회로로 구현되어 개발 및 사용을 용이하게 한다.
또한, 본 발명에 따르면, 종래 PLL을 이용한 구현을 모두 디지털 기반의 FLL로 대체하여 안정성 문제 등을 원천적으로 피해 갈 수 있게 한다.
도 1은 종래 기술에 따른 확산 스펙트럼 클럭 발생기의 회로도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치의 구성도이다.
도 3은 도 2의 주파수 검출부와 디지털 루프 필터의 상세 구성을 나타낸다.
도 4는 도 2의 주파수 편차 검출부의 상세 구성을 나타낸다.
도 5는 도 2의 디지털 제어 발진부의 동작 특성을 보여주는 도면이다.
도 6은 도 2의 출력 클럭 신호의 주파수를 나타내는 예시도이다.
도 7은 도 2의 SSC 변조 DCO 제어 신호의 예시도이다.
도 8은 도 4의 제2 카운터에서 위상별 계수값을 나타내기 위한 도면이다.
도 9는 본 발명의 내용을 실제 집적회로로 구현하여 측정한 결과이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 이하에서는 특정 실시예들을 첨부된 도면을 기초로 상세히 설명하고자 한다.
이하의 실시예는 본 명세서에서 기술된 방법, 장치 및/또는 시스템에 대한 포괄적인 이해를 돕기 위해 제공된다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 발명의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시 예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 2는 본 발명의 바람직한 일 실시예에 따른 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치의 구성도이고, 도 3은 도 2의 주파수 검출부와 디지털 루프 필터의 상세 구성을 나타내며, 도 4는 도 2의 주파수 편차 검출부의 상세 구성을 나타낸다.
도 2를 참조하면, 본 발명의 바람직한 일 실시예에 따른 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치는 주파수 검출부(110), 디지털 루프 필터(120), 가산부(130), 시그마 델타 변조부(140), 디지털 제어 발진부(150), 주파수 편차 검출부(160) 및 프로파일 생성부(170)를 포함한다.
상기 주파수 검출부(110)는 도 3을 참조하면, 제1 카운터(111), 감산기(112), 다중화기(113) 및 시그마 델타 변조기(114)를 포함하며, 상기 디지털 루프 필터(120)는 제1 곱셈기(121), 제2 곱셈기(122), 가산기(123) 및 적분기(124)를 포함하고 있다.
다음으로, 상기 주파수 편차 검출부(160)는 도 4를 참조하면, 분주기(161), 제2 카운터(162) 및 제어기(163)를 포함한다.
이러한 구성을 갖는 본 발명에서 제안하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치는 PLL 설계의 복잡성을 피하기 위하여 FLL(Frequency-Locked Loop) 기반의 피드백 루프(feedback loop)로 구성되어 있으며, 확산 스펙트럼(spread-spectrum)을 위한 변조 신호는 디지털 제어 발진부(150)의 앞단에 바로 인가되는 직접 변조(Direct modulation) 방식을 채택하고 있다.
그리고, 직접 변조 방식에 의해 생기는 변조 진폭의 불확실성 문제는 FLL 외부에 따로 주파수 편차 검출부(FDD :Frequency Deviation Detector)(160)와 프로파일 생성부(profile generator)(170)를 두어 해결하였다.
디지털 제어 발진부(DCO : Digitally Controlled Oscillator)(150)의 일부를 제외한 모든 블록은 디지털 회로로 구현되었으며, 실질적으로는 HDL(Hardware Description Language) 기술을 통하여 집적회로 속에 자동적으로 관련 회로를 합성하여 생성할 수 있게 하였다.
통상 PLL에서 복잡하게 구현되던 PFD는 FLL에서 보다 단순한 주파수 검출부(FD : Frequency Detector)(110)로 대체가 가능하였으며, 변조 신호 인가 부분을 주파수 검출부(110)에서 분리함으로써, 단순한 디지털 카운터(counter) 형태로 구현이 가능하였다.
주파수 검출부(110)의 해상도(resolution)를 높이기 위해 디지털 제어 발진부(150)의 출력 클럭 신호의 주파수(FDCO)를 외부 입력 클럭 신호의 주파수(CKREF)보다 10배 이상 크게 설정하였으며, 추가로 주파수 검출부(110)의 해상도를 높이기 위해 내부에 시그마 델타 변조기(114)(SDM : Sigma-Delta Modulator)를 채용하였다.
목표 배수비 MN는 외부에서 설정 가능한 frequency multiplication factor로, SSC 변조가 없는 경우 디지털 제어 발진부(150)의 출력 주파수는 아래 수식과 같이 결정된다.
(수학식 1)
FDCO = FTARGET = MN * CKREF
여기에서, FDCO 는 출력 클럭 신호의 주파수이고, FTARGET는 목표 클럭 신호의 주파수이며, CKREF는 외부에서 입력되는 입력 클럭 신호의 주파수이다.
디지털 제어 발진부(150)는 내부의 디지털 코드(digital code)인 SSC 변조 DCO 제어 신호(DCODE)에 의해 출력 클럭 신호의 주파수가 결정되는데, DCODE은 도 7에 나타낸 바와 같이, FLL 동작에 의한 디지털 루프 필터(120)의 출력값에 SSC 변조 신호(△DCODE)를 더한 값이 된다.
이때 FLL의 BW는 SSC 목표 변동 신호의 주파수 (Fm)보다 10배 이상 낮은 값으로 설정되어 있어, 피드백을 통한 FLL의 루프 정정(loop correction) 동작이 주파수 변조 동작에는 아무런 영향을 미치지 않는다. SSC 변조 동작에 의해 디지털 제어 발진부(150)의 출력 클럭 신호의 주파수는 아래 수식과 같이 결정된다.
(수학식 2)
FDCO = MN*CKREF + △F = FTARGET + △F
△F는 △DCODE에 의해 생기는 디지털 제어 발진부(150)의 출력 클럭 신호의 주파수의 변화량(deviation)이며 삼각파의 형태를 하고 있다.
주파수 편차 검출부(160)는 삼각파 모양의 △F의 최대값을 추출하여 외부에서 설정한 목표 변조량 △FTARGET과 비교함으로써, 적절한 주파수 변조 진폭을 갖도록 프로파일 생성부(170)를 조절하는 역할을 한다.
도 5를 참조하면, 디지털 제어 발진부(150)는 입력 디지털 값 DCODE에 비례하는 주파수를 출력하며, 목표 클럭 신호의 주파수(FTARGET)를 출력하기 위해 필요한 중심 DCO 제어 신호 DCODENORM값이 입력 되어야 한다고 가정할 수 있다.
이때, SSC 변조 동작에 의해 실제 시간축 상에서 디지털 제어 발진부(150)의 입력 값과 출력 주파수의 관계는 도 6과 같이 표현할 수 있다
상기 프로파일 생성부(170)는 외부에서 설정한 목표 주파수 변동 신호의 주파수 값(Fm = 1/Tm)과 내부에서 계산한 주파수 변조 목표 기울기(SLOPE)값을 이용하여 삼각파 형태의 SSC 변조 신호(△DCODE)를 생성해 내며, 그 결과 디지털 제어 발진부(150)의 주파수 역시 동일한 모양의 확산 스펙트럼(spread-spectrum)으로 변조된다.
주파수 변조 목표 기울기(SLOPE)값은 주파수 편차 검출부(160)의 결과를 이용하여 계산되며, 정상 상태에서 △F의 최대값이 △FTARGET값과 같아지도록 조절된다.
이하에서 각 구성요소의 동작을 상세히 살펴보면 다음과 같다.
이와 같은 구성에서 상기 주파수 검출부(110)는 외부에서 공급되는 입력 클럭 신호 CKREF와 출력 클럭 신호 FDCO 및 목표 배수비 MN을 입력받아 입출력 주파수 오차값 ERR을 산출하여 출력한다.
이와 같은 기능을 수행하는 상기 주파수 검출부(110)에서 제1 카운터(111)는 외부에서 공급되는 입력 클럭 신호 CKREF를 입력받아 출력 클럭 신호 FDCO로 카운팅하여 입력 신호 계수값 CNT를 출력한다.
또한 제1 카운터(111)는 외부에서 공급되는 입력 클럭 신호 CKREF를 입력받아 출력 클럭 신호 FDCO로 카운팅하여 산출된 입력 신호 계수값 CNT를 목표 배수비 MN과 비교하여 그 차이가 기준치보다 클 경우, 코어스 입출력 주파수 오차값 COARSE_ERR로 출력한다.
일예로, 외부에서 입력되는 입력 클럭 신호 CKREF가 27MHz이고 출력 클럭 신호가 2700MHz라면 상기 제1 카운터(111)가 산출하는 입력 신호 계수값 CNT는 100이 된다. 이때 목표 클럭 신호의 주파수가 1000MHz이고, 목표 배수비가 37.0370 이라면, ERR값은 {-63, -62}이 되고, 이는 통상 시그마 델타 변조기를 사용한 경우의 ERR값의 범위 {-1,0,1}를 크게 벗어나므로 ERR값은 코어스 입출력 주파수 오차값 COARSE_ERR로도 출력된다.
물론, 이와 같은 주파수 검출부(110)가 산출하여 출력하는 코어스 입출력 주파수 오차값은 주파수 검출부(110)가 산출하는 입출력 주파수 오차값 ERR이 매우 큰 수에 해당하여 신속하게 출력 클럭 신호를 목표 출력 클럭 신호에 부합하도록 할 필요가 있을 때 출력하며, 입출력 주파수 오차값 ERR이 충분히 작게 되면 출력하지 않는다.
한편, 다중화기(113)는 목표 배수비 MN과 저감 목표 배수비 MN'를 입력받아 어느 하나의 신호를 선택하여 출력하게 되는데, 기본값으로 목표 배수비를 출력하고, 저감 확산 선택 신호(DOWNSPREAD)가 입력되면 저감 목표 배수비 MN'를 출력한다.
여기에서, 목표 배수비 MN은 목표 클럭 신호의 주파수 FTARGET을 입력 클럭 주파수 CKREF로 나눈 값을 말하며, 일예로 입력 클럭 신호 CKREF가 27MHz이고 목표 클럭 신호 FTARGET가 1000MHz라면 1000/27=37.0370370…가 목표 배수비가 된다.
한편, 목표 클럭 신호의 주파수를 변동시킬 때 목표 클럭 신호 FTARGET가 일예로 1000MHz라면 변동시킬 때에 990-1010MHz로 변동시키게 되면, 순간적으로 시스템의 속도가 1010MHz까지 올라가게 되어 1000MHz로 설계된 시스템에서는 문제가 생길 수 있다. 그래서 990-1010MHz로 변동시키는 대신 980-1000MHz로 변동시키는 방법을 저감 확산(downspread)이라고 부른다.
이를 위하여 저감 목표 배수비 MN'가 필요한데, 저감 목표 배수비 MN'은 목표 클럭 신호 FTARGET에서 목표 변조량 △FTARGET를 감산하여 산출한 저감 목표 클럭 신호의 주파수(FTARGET-△FTARGET)를 입력 클럭 신호의 주파수 CKREF로 나눈 값이며, 일예로 입력 클럭 신호 CKREF가 27MHz이고 목표 변조량 △FTARGET이 10MHz로 저감 목표 클럭 신호가 990MHz라면 99/27=36.666…가 저감 목표 배수비가 된다.
한편, 상기 시그마 델타 변조기(114)는 상기 목표 배수비 MN 또는 저감 목표 배수비 MN'보다 크기가 작으며, 차이가 가장 작은 정수(최근접 정수) K를 산출하여, 산출된 K와 K+1을 일정한 비율로 교대로 출력하여 평균값이 목표 배수비 MN 또는 저감 목표 배수비 MN'에 수렴하는 수렴 목표 배수비 또는 수렴 저감 목표 배수비를 출력한다.
그러면, 상기 감산기(112)는 수렴 목표 배수비 또는 수렴 저감 목표 배수비에서 상기 제1 카운터(111)의 출력값인 입력 신호 계수값 CNT를 감산한 진성 입출력 주파수 오차값 FINE_ERR을 산출하여 입출력 주파수 오차값 ERR로 출력한다.
다음으로, 디지털 루프 필터(120)는 상기 주파수 검출부(110)에서 출력되는 입출력 주파수 오차값 ERR을 적분하여 중심 DCO 제어 신호 DCODENORM를 출력한다.
이를 도 3을 참조하여 상세히 살펴보면, 제1 곱셈기(121)는 진성 입출력 주파수 오차값 FINE_ERR에 제1 가중치 α를 곱하여 가중 진성 주파수 입출력 오차값 αFINE_ERR을 산출하여 출력한다.
그리고, 제2 곱셈기(122)는 코어스 입출력 주파수 오차값 COARSE_ERR에 제2 가중치 β를 곱하여 가중 코어스 입출력 주파수 오차값 βCOARSE_ERR을 출력한다.
가산기(123)는 가중 진성 입출력 주파수 오차값에 가중 코어스 입출력 주파수 오차값을 가산하여 출력한다.
상기 적분기(124)는 가산기(123)에서 출력되는 가중 진성 입출력 주파수 오차값에 가중 코어스 입출력 주파수 오차값을 가산한 값을 적분하여 중심 DCO 제어 신호 DCODENORM를 출력한다.
한편, 주파수 편차 검출부(160)는 출력 클럭 신호 FDCO를 입력받고, 목표 주파수 변동 신호 Fm을 입력받으며, 목표 변조량 △FTARGET를 입력받아 출력 클럭 신호 FDCO의 주파수 변조 목표 기울기(slope)를 산출하여 출력한다.
이를 좀더 상세히 살펴보면, 도 4를 참조하면 주파수 편차 검출부(160)의 분주기(161)는 입력 클럭 신호 CKREF를 입력받고 목표 주파수 변동 신호 Fm을 입력받아 변동 분주비를 산출하여 산출된 변동 분주비로 입력 클럭 신호 CKREF를 분주시켜 변동 신호 CKm을 산출한다.
외부 입력 클럭 신호는 통상 PCB상의 crystal oscillator등으로부터 공급되며, 대략 수십MHz(예를 들어 27MHz)정도의 주파수를 가지게 된다.
실제 시스템에서 사용자가 필요한 클럭이 1000MHz이고, 이 클럭을 목표 주파수 변동 신호 33kHz로 1% 삼각파 SSC를 한다고 하면, 최종 출력 클럭 신호는 990MHz와 1010MHz사이의 주파수를 가지며 주기적으로 흔들리게 된다.
목표 주파수 변동 신호는 33kHz여야 하는데, 이를 위해 내부적으로 33kHz의 주파수 변동 신호를 생성해야 한다.
외부 입력 클럭 신호를 이용하여 이러한 33kHz에 해당하는 주파수 변동 신호를 만들게 되고, 이를 위해 분주기(161)가 필요하다. 27MHz로 33kHz를 만들기 위해선 대략 818.18정도 나눠야 하고, 일반적인 분주기(161)는 정수 입력만 가능하므로 실제 변동 분주비는 818이 된다.
도 4에서 목표 주파수 변동 신호 Fm이 사용자에 의해 33kHz로 설정이 되면, 분주기(161)는 이미 알고 있는 외부 입력 클럭 신호의 주파수 27MHz로부터 818이라는 값을 계산하여 27MHz/818= 33.007kHz의 주파수 변동 신호, 즉 CKm을 만들어 낸다.
도면 4에서 제2 카운터(162)는 도 8에 주파수 변동 신호의 위상(Phase) 1,2,3,4에서 출력 클럭 신호 FDCO의 주파수를 계수한 제1 위상 주기 계수값 N1과, 제2 위상 주기 계수값 N2와, 제3 위상 주기 계수값 N3와, 제4 위상 주기 계수값 N4를 산출하여 출력한다. N은 위상 주기 총 계수값이다.
여기에서, 도 4에서 위상 1의 주파수를 계수하는 것은 위상 1의 기간 동안, 출력 클럭 신호 FDCO의 클럭이 몇 번 토글링(toggling)했는지를 세는 것이다.
주파수 변동 신호의 주기가 1/33kHz = 30us이면 위상 1의 기간은 30/4=7.5us이다. 이때 FDCO주파수는 1000MHz에서 1010MHz로 증가하는데, 이 동안의 평균 주파수는 1005MHz정도 된다.
그러면 이 기간동안 FDCO가 토글링(toggling)한 횟수는 7.5us/0.995ns = 7537회 정도 될 것으로 예상된다.
즉 수식으로는 위상 1의 기간동안의 주파수를 7.5us동안 적분한 것이고, 도 8에서는 회색으로 칠해진 면적에 해당하는 양이다.
출력 클럭 신호 FDCO가 목표 주파수 변동 신호 Fm보다 아주 큰 수이기 때문에 아래 수학식3 내지 6이 성립한다.
(수학식 3)
N = N1 + N2 + N3 + N4 = FTARGET * Tm
(수학식 4)
N1 + N2 = 0.5*N + △F*Tm/4
(수학식 5)
N3 + N4 = 0.5*N -△F*Tm/4
(수학식 6)
△N = N1 + N2 - (N3 + N4) = △F*Tm/2
여기에서, Tm은 목표 주파수 변동 신호의 1주기를 나타낸다.
△N은 목표 출력 클럭 신호의 주파수 FTARGET를 도과한 도과 신호의 도과 계수값에서 목표 출력 클럭 신호의 주파수 FTARGET에 미달된 미달 신호의 미달 계수값을 감산한 계수 차이값이다.
△F는 출력 클럭 신호의 주파수 변화량이며, 목표 출력 클럭 신호의 주파수와 출력 클럭 신호의 주파수의 차이값이다.
이와 같은 상황에서 외부에서 설정하는 도 6에 도시된 목표 변조량 △FTARGET으로부터, 아래 수학식 7을 사용하여 목표 계수 차이값 △NTARGET를 구할 수 있다.
(수학식 7)
△NTARGET =△FTARGET*Tm/2
제어기(163)는 제2 카운터(162)에서 산출한 제1 위상 주기 계수값 N1과, 제2 위상 주기 계수값 N2와, 제3 위상 주기 계수값 N3와, 제4 위상 주기 계수값 N4을 이용하여 계수 차이값 △N을 구할 수 있으며, 수학식 7을 이용하여 목표 계수 차이값 △NTARG ET을 구할 수 있으며, 이 둘을 비교하여 도 7에 도시된 주파수 변조 목표 기울기(SLOPE)를 △F =△FTARGET 가 되게 하는 제어 루프를 형성할 수 있다.
상기 프로파일 발생부(170)는 상기 제어기(163)에서 주파수 변조 목표 기울기(SLOPE)를 입력받으면, 도 7에 도시된 삼각파 형태의 확산 스펙트럼 클럭킹(SSC : spread-spectrum clocking) 변조 신호 △DCODE를 생성하여 출력한다.
한편, 가산부(130)는 디지털 루프 필터(120)에서 출력되는 중심 DCO 제어 신호 DCODENORM에 프로파일 생성부(170)에서 출력되는 확산 스펙트럼 클럭킹(SSC : spread-spectrum clocking) 변조 신호 △DCODE를 가산하여 SSC 변조 DCO 제어 신호 DCODE를 생성하여 출력한다.
다음으로, 디지털 제어 발진부(150)는 상기 가산부(130)에서 출력되는 SSC 변조 DCO 제어 신호에 비례하는 주파수를 갖는 출력 클럭 신호를 생성하여 출력한다.
여기에서, SSC 변조 DCO 제어 신호 DCODE는 디지털 제어 발진부(150)로 입력되는 디지털 코드 값이며, 디지털 제어 발진부(150)의 출력 주파수는 SSC 변조 DCO 제어 신호 DCODE에 비례하게 설계되어 있다.
이때, 디지털 제어 발진부(150)는 하드웨어(Hardware)의 제약으로 10b 내외의 버스폭(bus width)을 입력으로 가지게 되며, 이러한 제한으로 생기는 해상도의 문제를 해결하기 위해 디지털 제어 발진부(150)의 입력단에 시그마 델타 변조부(140)가 추가되어 있다.
상기 디지털 루프 필터(120)의 내부의 중심 DCO 제어 신호 DCODENORM 및 SSC 변조 DCO 제어 신호 DCODE는 10b보다 큰 13b정도의 값으로 관리되며 시그마 델타 변조부(140)를 거쳐 해상도의 손실 없이 디지털 제어 발진부(150)에 10b으로 전달된다.
상기 디지털 제어 발진부(150)에 전달되는 10b의 DCODE값은 0 ~ 1023의 정수값을 가지며, 디지털 루프 필터(120)의 내부의 중심 DCO 제어 신호 DCODENORM 및 SSC 변조 DCO 제어 신호는 소수점 아래 3b가 추가되어 1/8 단위로 값을 표현할 수 있다. 즉 보다 더 높은 해상도를 가지게 된다.
이와 같은 상황에서 상기 시그마 델타 변조부(140)은 일예로 512.125라는 입력을 받으면 확률적으로 512와 513을 1:7 비율 정도로 발생시켜 평균값을 512.125로 맞춘다.
도 9는 본 발명의 내용을 실제 집적회로로 구현하여 측정한 결과이다.
도 9a와 도 9b는 외부 설정으로 각각 5000ppm과 10000ppm의 △FTARGET을 주었을 때 출력되는 디지털 제어 발진부의 클럭의 주파수를 나타낸 것이다. 설정 한대로 출력 주파수의 변조가 일어남을 알 수 있다.
도 9c는 SSC 변조를 했을 때와 하지 않았을 때 출력 클럭의 스펙트럼을 측정한 것이다. SSC의 효과로 스펙트럼상 최대값(peak)의 에너지의 크기가 줄어듬을 알 수 있다.
상기와 같은 본 발명에 따르면, 출력 주파수의 미세한 변조를 위해 요구되어지는 PFD, CP, LF 등의 복잡한 아날로그 회로를 단순한 디지털 회로로 대체하여 비용을 크게 절감할 수 있다.
또한, 본 발명에 따르면, 직접 변조(Direct modulation) 기법이 가질 수 있는 주파수 변조량 조절 등의 문제를 해결하여 SSC의 생성에 있어서, 출력 클럭 주파수, 확산 스펙트럼(spread-spectrum) 변조 주파수, 변조 주파수의 진폭 등을 자유롭게 조절(programing) 할 수 있는 수단을 제공한다. 또한 이러한 기능들 역시 단순한 디지털 회로로 구현되어 개발 및 사용을 용이하게 한다.
또한, 본 발명에 따르면, 종래 PLL을 이용한 구현을 모든 디지털 FLL로 대체하여 안정성 문제 등을 원천적으로 피해 갈 수 있게 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명에 기재된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상이 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의해서 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110 : 주파수 검출부 111 : 제1 카운터
112 : 감산기 113 : 다중화기
114 : 시그마 델타 변조기 120 : 디지털 루프 필터
121 : 제1 곱셈기 122 : 제2 곱셈기
123 : 가산기 124 : 적분기
130 : 가산부 140 : 시그마 델타 변조부
150 : 디지털 제어 발진부 160 : 주파수 편차 검출부
161 : 분주기 162 : 제2 카운터
163 : 제어기 170 : 프로파일 발생부

Claims (10)

  1. 외부에서 공급되는 입력 클럭 신호, 출력 클럭 신호 및 목표 배수비를 입력받아 입출력 주파수 오차값을 산출하여 출력하는 주파수 검출부;
    상기 주파수 검출부에서 출력되는 입출력 주파수 오차값을 적분하여 중심 DCO 제어 신호를 출력하는 디지털 루프 필터;
    출력 클럭 신호를 입력받고, 목표 주파수 변동 신호를 입력받으며, 목표 변조량을 입력받아 출력 클럭 신호의 주파수 변조 목표 기울기를 산출하여 출력하는 주파수 편차 검출부;
    상기 주파수 편차 검출부에서 주파수 변조 목표 기울기를 입력받아 SSC 변조 신호를 생성하여 출력하는 프로파일 생성부;
    상기 디지털 루프 필터에서 출력되는 중심 DCO 제어 신호에 상기 프로파일 생성부에서 출력되는 SSC 변조 신호를 가산하여 SSC 변조 DCO 제어 신호를 생성하여 출력하는 가산부; 및
    상기 가산부에서 출력되는 SSC 변조 DCO 제어 신호에 비례하는 주파수를 갖는 출력 클럭 신호를 생성하여 출력하는 디지털 제어 발진부를 포함하며,
    상기 주파수 검출부는
    외부에서 공급되는 입력 클럭 신호를 입력받아 출력 클럭 신호로 카운팅하여 입력 신호 계수값을 산출하여 출력하는 제1 카운터;
    목표 배수비를 입력받아 목표 배수비에 최근접한 정수 K와 K+1을 확률적으로 출력하여 평균값이 목표 배수비에 수렴하는 수렴 목표 배수비를 출력하는 시그마 델타 변조기; 및
    수렴 목표 배수비에서 상기 제1 카운터의 입력 신호 계수값을 감산한 진성 입출력 주파수 오차값을 입출력 주파수 오차값으로 출력하는 감산기를 포함하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
  2. 청구항 1항에 있어서,
    상기 가산부에서 출력되는 SSC 변조 DCO 제어 신호를 상기 디지털 제어 발진부에 제공하는 시그마 델타 변조부를 더 포함하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
  3. 삭제
  4. 청구항 1항에 있어서
    상기 주파수 검출부는
    목표 배수비와 저감 목표 배수비를 입력받아 기본값으로 목표 배수비를 출력하고, 저감 확산 선택 신호가 입력되면 저감 목표 배수비를 출력하는 다중화기를 더 포함하며,
    상기 시그마 델타 변조기는 상기 다중화기에서 저감 목표 배수비가 출력되면, 저감 목표 배수비에 최근접한 정수 K와 K+1을 교대로 출력하여 평균값이 저감 목표 배수비에 수렴하는 수렴 저감 목표 배수비를 출력하며,
    상기 감산기는 수렴 저감 목표 배수비에서 상기 제1 카운터의 입력 신호 계수값을 감산한 진성 입출력 주파수 오차값을 입출력 주파수 오차값으로 출력하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
  5. 청구항 1항에 있어서
    상기 주파수 검출부는 외부에서 공급되는 입력 클럭 신호를 입력받아 출력 클럭 신호로 카운팅하여 산출한 입력 신호 계수값을 목표 배수비와 비교하여 그 차이가 기준치보다 큰 경우 코어스 입출력 주파수 오차값으로 출력하며,
    상기 디지털 루프 필터는 진성 입출력 주파수 오차값에 코어스 입출력 주파수 오차값으로 가산하여 중심 DCO 제어 신호를 출력하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
  6. 청구항 5항에 있어서
    상기 디지털 루프 필터는 진성 입출력 주파수 오차값에 제1 가중치를 곱하고, 코어스 입출력 주파수 오차값에 제2 가중치를 곱하여 가산하여 중심 DCO 제어 신호를 출력하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
  7. 청구항 6항에 있어서
    상기 디지털 루프 필터에서 제2 가중치가 제1 가중치보다 큰 것을 특징으로 하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
  8. 청구항 5항에 있어서
    상기 디지털 루프 필터는
    진성 입출력 주파수 오차값에 제1 가중치를 곱하여 출력하는 제1 곱셈기;
    코어스 입출력 주파수 오차값에 제2 가중치를 곱하여 출력하는 제2 곱셈기;
    상기 제1 곱셈기의 출력과 제2 곱셈기의 출력을 가산하는 가산기; 및
    상기 가산기의 출력을 적분하여 중심 DCO 제어 신호를 출력하는 적분기를 포함하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
  9. 외부에서 공급되는 입력 클럭 신호, 출력 클럭 신호 및 목표 배수비를 입력받아 입출력 주파수 오차값을 산출하여 출력하는 주파수 검출부;
    상기 주파수 검출부에서 출력되는 입출력 주파수 오차값을 적분하여 중심 DCO 제어 신호를 출력하는 디지털 루프 필터;
    출력 클럭 신호를 입력받고, 목표 주파수 변동 신호를 입력받으며, 목표 변조량을 입력받아 출력 클럭 신호의 주파수 변조 목표 기울기를 산출하여 출력하는 주파수 편차 검출부;
    상기 주파수 편차 검출부에서 주파수 변조 목표 기울기를 입력받아 SSC 변조 신호를 생성하여 출력하는 프로파일 생성부;
    상기 디지털 루프 필터에서 출력되는 중심 DCO 제어 신호에 상기 프로파일 생성부에서 출력되는 SSC 변조 신호를 가산하여 SSC 변조 DCO 제어 신호를 생성하여 출력하는 가산부; 및
    상기 가산부에서 출력되는 SSC 변조 DCO 제어 신호에 비례하는 주파수를 갖는 출력 클럭 신호를 생성하여 출력하는 디지털 제어 발진부를 포함하며,
    상기 주파수 편차 검출부는
    입력 클럭 신호를 입력받고 목표 주파수 변동 신호를 입력받아 변동 분주비를 산출하여 산출된 변동 분주비로 입력 클럭 신호를 분주시켜 주파수 변동 신호를 산출하는 분주기;
    주파수 변동 신호의 4개의 위상에서 출력 클럭 신호의 주파수를 계수한 4개의 위상 주기 계수값을 산출하여 출력하는 제2 카운터; 및
    상기 제2 카운터에서 산출한 4개의 위상 주기 계수값을 이용하여 주파수 변조 목표 기울기를 산출하여 출력하는 제어기를 포함하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
  10. 청구항 9항에 있어서
    상기 제어기는 상기 제2 카운터에서 산출한 4개의 위상 주기 계수값을 이용하여 계수 차이값을 구할 수 있으며, 아래 수학식 7을 이용하여 목표 계수 차이값 △NTARGET을 구하여 출력 클럭 신호의 주파수 변화량 △F와 목표 변조량 △FTARGET 가 같게 되게 하는 주파수 변조 목표 기울기를 산출하는 디지털 제어 발진기 기반 확산 스펙트럼 클럭 발생 장치.
    (수학식 7)
    △NTARGET =△FTARGET*Tm/2
    여기에서, Tm은 목표 주파수 변동 신호의 한 주기이다.
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