DE102017124343B4 - Erzeugung schneller frequenzrampen - Google Patents

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Abstract

Eine Phase-Locked-Loop-(PLL)-Schaltung mit:einem spannungsgesteuertem Oszillator (61), der dazu ausgebildet ist ein HF-Oszillatorsignal (sLO) basierend auf einer Steuerspannung (vCTRL) zu erzeugen;einer Feedbackschleife, die dazu ausgebildet ist ein Feedbacksignal (vLF) basierend auf dem HF-Oszillatorsignal (sLO) bereitzustellen, wobei die Feedbackschleife einen Fraktional-N-Frequenzteiler (62, 63), einen Phasedetektor (64) und ein Schleifenfilter (65) aufweist, wobei das Teilungsverhältnis des Fraktional-N-Frequenzteilers (62, 63) basierend auf einem digitalen Eingangssignal (xRAMP) festgelegt wird, welches eine Folge von Digitalwörtern ist;einer Digital-Analog-Wandlereinheit (66), die dazu ausgebildet ist das digitale Eingangssignal (xRAMP) zu empfangen und ein analoges Ausgangssignal (vDAC) zu erzeugen, wobei die Digital-Analog-Wandlereinheit (66) eine Vorverarbeitungsstufe (662), die dazu ausgebildet ist, die Folge von Digitalwörtern vorzuverarbeiten, und einen Digital-Analog-Wandler (663) aufweist, der dazu ausgebildet ist, die vorverarbeitete Folge von Digitalwörtern in das analoge Ausgangssignal (vDAC) umzuwandeln,einer Schaltung, die dazu ausgebildet ist das analoge Ausgangssignal (vDAC) und das Feedbacksignal (vLF) miteinander zu kombinieren, um die Steuerspannung (vCTRL) zu erzeugen,wobei die Vorverarbeitungsstufe (662) eine Wortlängenanpassungseinheit (662b), die dazu ausgebildet ist, die Wortlängen der Digitalwörter in der Folge von Digitalwörtern zu reduzieren, und weiter einen Sigma-Delta-Modulator (662d) aufweist, der mit der Wortlängenanpassungseinheit (662b) verbunden und dieser nachgeschaltet ist, und der dazu ausgebildet ist die Folge von Digitalwörtern zu modulieren, undwobei die Vorverarbeitungsstufe (662) weiter eine Vorverzerrungseinheit (662c) aufweist, die dazu ausgebildet ist die digitale Information, die in der Folge von Digitalwörtern enthalten ist, vorzuverzerren, um eine nicht-lineare Charakteristik des spannungsgesteuerten Oszillators (61) zu kompensieren.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft das Gebiet der Hochfrequenz-(HF)-Schaltungen. Einige Ausführungsformen betreffen den Phasenregelkreis (Phase Locked Loop, PLL) der in einem Lokaloszillator eines Radar-HF-Frontends enthalten ist sowie die Steuerung des PLL zum Erzeugen schneller Rampensignale.
  • HINTERGRUND
  • Hochfrequenz-(HF)-Sender-Empfänger finden sich in zahlreichen Anwendungen, insbesondere auf dem Gebiet der drahtlosen Kommunikation und der Radarsensoren. Im Automotive-Bereich gibt es einen steigenden Bedarf an Radarsensoren, die in sogenannten Abstandsregeltempomat- (Adaptive Cruise Control, ACC) oder Radarfahrsteuerungs- (Radar Cruise Control) Systemen verwendet werden. Derartige Systeme können dazu verwendet werden, um automatisch die Geschwindigkeit eines Fahrzeugs einzustellen, um einen sicheren Abstand zu anderen vorausfahrenden Fahrzeugen aufrecht zu erhalten.
  • Moderne Radarsysteme verwenden hochintegrierte HF-Schaltungen, welche sämtliche Kernfunktionen eines HF-Frontends eines Radar-Sender-Empfängers in einem einzigen Chip-Gehäuse (Ein-Chip-Sender-Empfänger) enthalten können. Solche HF-Frontends können unter anderem einen HF-Lokaloszillator (LO), Leistungsverstärker (PA), rauscharme Verstärker (LNA) oder Mischer aufweisen.
  • FMCW-Radar-Systeme sind aus verschiedenen Publikationen bekannt. So beschreibt beispielsweise die Publikation US 2011/0298506 A1 eine Lokaloszillatorschaltung mit einem Phasenregelkreis für die Verwendung in einem Radarsystem. Die Publikation US 9,397,675 B1 beschreibt einen Phasenregelkreis für einen Frequenzsynthesizer. Die Publikationen US 2010/0328124 A1 und US 6,515,553 B1 betreffen weiteren technischen Hintergrund.
  • Frequenzmodulierte Dauerstrich- (Frequency-Modulated Continous-Wave, FMCW)-Radarsysteme verwenden Radarsignale, deren Frequenz durch Verstärken oder Herunterfahren der Signalfrequenz moduliert wird. Solche Radarsignale werden oft auch als „Chirp Signale“ oder nur als „Chirps“ bezeichnet, wobei die Frequenz bei einem positivem Chirp (Up-Chirp) verstärkt wird und während eines negativen Chirps (Down-Chirp) heruntergefahren wird. Zum Erzeugen derartiger Chirp-Signale kann der Radar-Sender einen Lokaloszillator aufweisen, der einen spannungsgesteuerten Oszillator (VCO) aufweist der in einem Phasenregelkreis (PLL) verbunden ist. Die Frequenz des VCO kann durch Anpassen des Frequenz-Teilungsverhältnisses eines Frequenzteilers der in der Feedbackschleife des PLL angeordnet ist gesteuert werden. Um das Phasenrauschen des Lokaloszillator-Ausgangssignals niedrig zu halten, sollte die Bandbreite des PLL niedrig sein. Eine geringe Bandbreite steht jedoch dem Ziel entgegen, Chirp-Signale mit steilen Frequenzrampen zu erzeugen.
  • Eine der Erfindung zugrunde liegende Aufgabe kann darin gesehen werden, den oben genannten Zielkonflikt im Hinblick auf Bandbreite, Phasenrauschen und Rampensteilheit zu lindern.
  • ÜBERSICHT
  • Die oben erwähnte Aufgabe wird durch die Schaltung gemäß den Ansprüchen 1 und 5 sowie 17 und 18 und durch das Verfahren gemäß Anspruch 15 gelöst. Verschiedene Ausführungsbeispiele und Weiterentwicklungen sind Gegenstand der abhängigen Ansprüche.
  • Es wird eine Schaltung beschrieben. Gemäß einer Ausführungsform weist die Schaltung einen HF-Oszillator auf, der in einem Phasenregelkreis gekoppelt ist. Der Phasenregelkreis ist dazu ausgebildet ein digitales Eingangssignal zu empfangen, welches eine Folge von Digitalwörtern ist, und ein Feedbacksignal für den HF-Oszillator basierend auf dem digitalen Eingangssignal zu erzeugen. Die Schaltung weist weiterhin eine Digital-Analog-Wandlereinheit auf, die dazu ausgebildet ist, das digitale Eingangssignal zu empfangen und ein analoges Ausgangssignal zu erzeugen. Die Digital-Analog-Wandlereinheit weist eine Vorverarbeitungsstufe, die dazu ausgebildet ist die Folge von Digitalwörtern vorzuverarbeiten, und einen Digital-Analog-Wandler auf, der dazu ausgebildet ist die vorverarbeitete Folge von Digitalwörtern in das analoge Ausgangssignal zu wandeln. Die Schaltung weist weiterhin Schaltungsteile auf, die dazu ausgebildet sind das analoge Ausgangssignal und das Feedbacksignal zu kombinieren um ein Steuersignal für den HF-Oszillator zu erzeugen. Dadurch weist die Vorverarbeitungsstufe eine Wortlängenanpassungseinheit, die dazu ausgebildet ist die Wortlänge der digitalen Wörter in der Folge von Digitalwörtern zu reduzieren, und weiterhin einen Sigma-Delta-Modulator auf, der der Wortlängenanpassungseinheit nachgeschaltet ist und der dazu ausgebildet ist die Folge von Digitalwörtern zu modulieren. Gemäß einem Ausführungsbeispiel weist die Vorverarbeitungsstufe weiter eine Vorverzerrungseinheit auf, die dazu ausgebildet ist die digitale Information, die in der Folge von Digitalwörtern enthalten ist, vorzuverzerren, um eine nicht-lineare Charakteristik des spannungsgesteuerten Oszillators zu kompensieren. Gemäß einem weiteren Ausführungsbeispiel weist der Digital-Analog-Wandler einen Steuereingang auf, der einen einstellbaren Verstärkungswert empfängt, welcher durch die Wortlängenanpassungseinheit festgelegt wird.
  • Eine weitere Ausführungsform betrifft eine Phasenregel- (PLL-) Schaltung, die einen spannungsgesteuerten Oszillator aufweist, der dazu ausgebildet ist ein HF-Oszillatorsignal basierend auf einer Steuerspannung zu erzeugen. Die PLL-Schaltung weist weiterhin eine Feedbackschleife auf, die dazu ausgebildet ist ein Feedbacksignal basierend auf dem HF-Oszillatorsignal bereitzustellen. Die Feedbackschleife weist einen Fraktional-N-Frequenzteiler (engl.: fractional-N frequency divider), einen Phasendetektor und ein Schleifenfilter auf; das Teilungsverhältnis des Fraktional-N-Frequenzteilers wird basierend auf einem digitalen Eingangssignal festgelegt, welches eine Folge von Digitalwörtern ist. Die PLL-Schaltung weist weiterhin eine Digital-Analog-Wandlereinheit auf, die dazu ausgebildet ist das digitale Eingangssignal zu empfangen und ein analoges Ausgangssignal zu erzeugen. Die Digital-Analog-Wandlereinheit weist eine Vorverarbeitungsstufe, die dazu ausgebildet ist die Folge von Digitalwörtern vorzuverarbeiten, und einen Digital-Analog-Wandler auf, der dazu ausgebildet ist die vorverarbeitete Folge von Digitalwörtern in das analoge Ausgangssignal zu wandeln. Die PLL-Schaltung weist weiterhin Schaltungsteile auf, die dazu ausgebildet sind das analoge Ausgangssignal und das Feedbacksignal miteinander zu kombinieren um die Steuerspannung zu erzeugen. Dadurch weist die Vorverarbeitungsstufe eine Wortlängenanpassungseinheit, die dazu ausgebildet ist die Wortlänge der Digitalwörter in der Folge von Digitalwörtern zu reduzieren, und weiterhin einen Sigma-Delta-Modulator auf, der der Wortlängenanpassungseinheit nachgeschaltet ist und der dazu ausgebildet ist, die Folge von Digitalwörtern zu modulieren. Gemäß einem Ausführungsbeispiel weist die Vorverarbeitungsstufe weiter eine Vorverzerrungseinheit auf, die dazu ausgebildet ist die digitale Information, die in der Folge von Digitalwörtern enthalten ist, vorzuverzerren, um eine nicht-lineare Charakteristik des spannungsgesteuerten Oszillators zu kompensieren. Gemäß einem weiteren Ausführungsbeispiel weist der Digital-Analog-Wandler einen Steuereingang auf, der einen einstellbaren Verstärkungswert empfängt, welcher durch die Wortlängenanpassungseinheit festgelegt wird.
  • Es wird weiterhin ein Verfahren für eine PLL beschrieben. Gemäß einer Ausführungsform weist das Verfahren das Erzeugen eines HF-Oszillatorsignals mit einem HF-Oszillator auf, der in eine PLL gekoppelt ist, wobei die PLL dazu ausgebildet ist ein Feedbacksignal für den HF-Oszillator basierend auf dem digitalen Ausgangssignal zu erzeugen, welches eine Folge von Digitalwörtern ist. Das Verfahren weist weiterhin das Wandeln des digitalen Eingangssignals in ein analoges Ausgangssignal und das Kombinieren des analogen Ausgangssignals und des Feedbacksignals auf, um ein Steuersignal für den HF-Oszillator zu erzeugen. Das Wandeln des digitalen Eingangssignals in ein analoges Ausgangssignals umfasst weiter das Reduzieren der Wortlänge der Digitalwörter in der Folge von Digitalwörtern, die Sigma-Delta-Modulation der Folge von Digitalwörtern mit reduzierter Bitlänge, und die analoge Wandlung der modulierten Folge auf, um das analoge Ausgangssignal zu erhalten. Gemäß einem Ausführungsbeispiel wird in der Folge von Digitalwörtern enthalte digitale Information vorverzerrt, um eine nicht-lineare Charakteristik des HF-Oszillators zu kompensieren.
  • Figurenliste
  • Die Erfindung lässt sich unter Bezugnahme auf die folgenden Zeichnungen und Beschreibungen leichter verstehen. Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu; stattdessen wird Wert darauf gelegt, die Prinzipien der Erfindung zu veranschaulichen. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen:
    • 1 ist eine Skizze, die das Funktionsprinzip eines FMCW-Radarsystems zur Entfernungs- und/oder Geschwindigkeitsmessung darstellt.
    • 2 zeigt zwei Zeitdiagramme, die die Frequenzmodulation des in dem FMCW-Radarsystems verwendeten HF-Signals darstellen.
    • 3 ist ein Blockdiagramm, das die grundsätzliche Struktur eines FMCW-Radarsystems darstellt.
    • 4 ist ein Schaltbild, das ein Beispiel eines analogen HF-Frontends darstellt, welches in dem FMCW-Radargerät aus 3 angeordnet sein kann.
    • 5 ist ein Blockdiagramm, das ein Beispiel eines Lokaloszillators darstellt, der in dem HF-Frontend aus 4 enthalten sein kann um frequenzmodulierte HF-Signale zu erzeugen.
    • 6 ist ein Blockdiagramm, das ein weiteres Beispiel eines Lokaloszillators darstellt, welcher dazu verwendet werden kann, steile Frequenzrampen (Chirps) zu erzeugen.
    • 7 ist ein Blockdiagramm, das eine Ausführungsform eines verbesserten Lokaloszillators darstellt, der dazu verwendet werden kann, steile Frequenzrampen (Chirps) zu erzeugen.
    • 8 ist ein Blockdiagramm, das eine Implementierung der DAC-Einheit die in der Ausführungsform in 7 verwendet wird in größerem Detail darstellt.
    • 9 ist ein Schaltbild welches eine beispielhafte Implementierung der Kombination (Summation) des Schleifenfilterausgangssignals und des DAC-Ausgangssignals darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausgestaltungen der vorliegenden Erfindung werden nachfolgend im Kontext eines Radar-Sender-Empfängers erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung auch bei von Radar verschiedenen Anwendungen wie beispielsweise HF-Sender-Empfängern von HF-Kommunikationsgeräten eingesetzt werden kann. Tatsächlich enthält fast jede HF-Schaltung einen Lokaloszillator zum Erzeugen eines HF-Signals.
  • 1 zeigt ein herkömmliches frequenzmoduliertes Dauerstrich- (Frequency-Modulated Continous-Wave, FMCW)-Radarsystem 1. In dem vorliegenden Beispiel werden jeweils gesonderte Sende-(TX) und Empfangs-(RX)-Antennen 5 und 6 verwendet. Es wird jedoch festgestellt, dass eine einzelne Antenne verwendet werden kann, so dass die Empfangsantenne und die Sendeantenne physikalisch dieselbe sind (monostatische Radar-Konfiguration). Die Sendeantenne sendet kontinuierlich ein HF-Signal sRF(t) aus, welches frequenzmoduliert ist, beispielsweise mittels eines Sägezahnsignals (periodisch lineares Rampensignal). Das ausgesendete Signal sRF(t) wird von einem Target T, welches in dem Radarkanal innerhalb der Messweite des Radargerätes angeordnet ist, zurückgestreut und das zurückgestreute Signal yRF(t) wird von der Empfangsantenne 6 empfangen. Das zurückgestreute Signal wird mit yRF(t) bezeichnet.
  • 2 zeigt die erwähnte Frequenzmodulation des Signals sRF(t). Wie in dem ersten Diagramm in 2 dargestellt, setzt sich das Signal sRF(t) auch einer Serie von „Chirps“ (Frequenzrampen) zusammen, z.B. eine sinusförmige Wellenform mit sich erhöhender (Up-Chirp) oder verringernder (Down-Chirp)-Frequenz. In dem vorliegenden Beispiel erhöht sich die momentane Frequenz f(f) eines Chirps innerhalb eines vorgegebenen Zeitraumes TRAMP linear, ausgehend von einer Startfrequenz fSTART bis zu einer Stoppfrequenz fSTOP (vergleiche das zweite Diagramm in 2). Ein solcher Chirp wird auch als lineare Frequenzrampe bezeichnet. In 2 sind drei identische lineare Frequenzrampen dargestellt. Es wird jedoch festgestellt, dass sich die Parameter fSTART, fSTOP, TRAMP sowie die Pause zwischen den einzelnen Frequenzenrampen basierend auf der tatsächlichen Implementierung des Radargerätes 1 ändern können. In der Praxis kann die Frequenzvariation beispielsweise linear (linearer Chirp, Frequenzrampe), exponentiell (exponentieller Chirp) oder hyperbolisch (hyperbolischer Chirp) sein.
  • 3 ist ein Blockdiagramm, das eine beispielhafte Struktur eines Radargerätes 1 (Radarsensor) darstellt. Es wird festgestellt, dass eine ähnliche Struktur auch in HF-Sender-Empfängern zu finden ist die in anderen Applikationen eingesetzt werden, wie beispielsweise in drahtlosen Kommunikationssystemen. Dementsprechend sind wenigstens eine Sendeantenne 5 (TX-Antenne) und wenigstens eine Empfangsantenne 6 (RX-Antenne) mit einem HF-Frontend 10 verbunden, welches in eine monolithisch integrierte Mikrowellenschaltung (Monolithic Microwave Integrated Circuit, MMIC) integriert sein kann. Das HF-Frontend 10 kann alle Schaltungsteile aufweisen, die zur HF-Signalverarbeitung benötigt werden. Solche Schaltungsteile können beispielsweise aufweisen, einen Lokaloszillator (LO), HF-Leistungsverstärker, rauscharme Verstärker (LNAs), Richtkoppler, wie z.B. Ringkoppler (Rat-Race-Couplers) und Zirkulatoren sowie Mischer für die Abwärtskonvertierung von HF-Signalen (z.B. das empfangene Signal yRF(t), vgl. 1) in das Basisband oder in ein Zwischenfrequenzband (IF-Band). Es wird festgestellt, dass statt einer einzelnen Antenne auch Antennengruppen (Antennen-Arrays) verwendet werden können. Das dargestellte Beispiel zeigt ein bistatisches (oder pseudo-monostatisches) Radarsystem, welches getrennte RX- und TX-Antennen aufweist. Im Falle eines monostatischen Radarsystems kann eine einzelne Antenne oder eine einzelne Antennengruppe sowohl zum Empfangen als auch zum Senden elektromagnetischer (Radar)-Signale verwendet werden. In diesem Fall kann ein Richtkoppler (z.B. ein Zirkulator) dazu verwendet werden, die an den Radarkanal zu sendenden HF-Signale von über den Radarkanal empfangenen HF-Signalen zu trennen.
  • Im Fall eines frequenzmodulierten Dauerstrich-(FMCW)-Radarsystems, liegen die durch die TX-Antenne 5 ausgesendeten Signale in dem Bereich zwischen etwa 20 GHz (z.B. 24 GHz) und 81 GHz (z.B. 77 GHz bei Automotive-Anwendungen). Wie erwähnt weist das von der RX-Antenne 6 empfangene HF-Signal die Radarechos auf, z.B. das von dem sogenannten Radartarget zurückgestreute Signal. Die empfangenen HF-Signale yRF(t) werden in das Basisband heruntergemischt und unter Verwendung von analoger Signalverarbeitung in dem Basisband weiterverarbeitet (vgl. 3, Basisbandsignalverarbeitungskette 20), was im Grunde das Filtern und Verstärken des Basisbandsignals aufweist. Das Basisband wird zuletzt digitalisiert unter Verwendung eines oder mehrerer Analog-Digital-Wandler 30 und in der digitalen Domäne weiter verarbeitet (vgl. 3, digitale Signalverarbeitungskette implementiert beispielsweise in dem digitalen Signalprozessor 40). Das Gesamtsystem wird durch einen Systemcontroller 50 gesteuert der zumindest teilweise unter Verwendung eines Prozessors, wie beispielsweise einem Mikrocontroller der geeignete Firmware ausführt, implementiert sein kann. Das HF-Frontend 10 und die analoge Basisbandsignalverarbeitungskette 20 (und optional der ADC 30) können in einem einzelnen MMIC integriert sein. Die Elemente können jedoch auch auf zwei oder mehr integrierte Schaltungen aufgeteilt sein.
  • 4 zeigt eine beispielhafte Implementierung des HF-Frontends 10, welches in dem in 3 dargestellten Radarsensor enthalten sein kann. Es wird festgestellt, dass 4 ein vereinfachter Schaltplan ist, der die grundsätzliche Struktur eines HF-Frontends darstellt. Tatsächliche Implementierungen, welche sehr stark von der Applikation abhängen können, sind selbstverständlich komplexer. Das HF-Frontend 10 weist einen Lokaloszillator 101 (LO) auf, der ein HF-Signal sLO(t) erzeugt welches wie oben unter Bezugnahme auf 2 erläutert frequenzmoduliert werden kann. Das Signal sLO(t) wird auch als LO-Signal bezeichnet. In Radaranwendungen liegt das LO-Signal in der Regel in dem SHF- (Super High Frequency) oder in dem EHF- (Extremely High Frequency) Band, z.B. zwischen 76 GHz und 81 GHz in Automotive-Anwendungen.
  • Das LO-Signal sLO(t) wird sowohl in dem Übertragungssignalpfad als auch in dem Empfangssignalpfad verarbeitet. Das Sendesignal sRF(t), welches von der TX-Antenne 5 ausgestrahlt wird, wird durch Verstärken des LO-Signals sLO(t) erzeugt, z.B. unter Verwendung eines HF-Leistungsverstärkers 102. Der Ausgang des Verstärkers 102 ist mit der TX-Antenne 5 verbunden. Das empfangene Signal yRF(t) welches von der RX-Antenne bereitgestellt wird, wird einem Mischer 104 bereitgestellt. In dem vorliegenden Beispiel wird das empfangene Signal yRF(t) (z.B. das Antennensignal) durch einen HF-Verstärker 103 (Verstärkung g) vorverstärkt, so dass der Mischer das verstärkte Signal g·yRF(t) an seinem HF-Eingang empfängt. Der Mischer 104 empfängt weiterhin das LO-Signal SLO(t) an seinem Referenzeingang und ist dazu ausgebildet, das verstärkte Signal g·yRF(t) in das Basisband herunter zu mischen. Das resultierende Basisbandsignal am Mischerausgang wird als yBB(t) bezeichnet. Das Basisbandsignal yBB(t) wird durch die analoge Basisbandsignalverarbeitungskette 20 (vergleiche auch 3) weiter verarbeitet, welche im Wesentlichen einen oder mehrere Filter (z.B. ein Bandpass 21) zum Entfernen ungewünschter Seitenbänder und Bildfrequenzen sowie einen oder mehrere Verstärker, wie z.B. den Verstärker 22, aufweist. Das analoge Ausgangssignal, welches einem Analog-Digital-Wandler bereitgestellt werden kann (vgl. 3) wird mit y(t) bezeichnet.
  • In dem vorliegenden Beispiel mischt der Mischer 104 das HF-Signal g·yRF(t) (verstärktes Antennensignal) in das Basisband herunter. Das entsprechende Basisbandsignal (Mischerausgangssignal) wird mit yBB(t) bezeichnet. Das Heruntermischen kann in einer einzelnen Stufe erreicht werden (z.B. von dem HF-Band in das Basisband) oder über eine oder mehrere Zwischenstufen (von dem HF-Band in ein IF-Band und nachfolgend in das Basisband). Im Hinblick auf das Beispiel in 4 ist es klar, dass die Qualität der Radarmessung sehr stark von der Qualität des LO-Signals sLO(t) abhängt. Geringes Phasenrauschen sowie steile und hochlineare Frequenzrampen sind gewünschte Eigenschaften des LO-Signals sLO(t).
  • 5 zeigt eine beispielhafte Implementierung eines Lokaloszillators, wie beispielsweise den LO 101 in 4. Das vorliegende Beispiel ist ein vereinfachter Schaltplan der die grundsätzliche Struktur eines HF-Oszillators darstellt, der einen spannungsgesteuerten Oszillator (VCO) aufweist der in einer Phasenregelschleife (PLL) verbunden ist. Ein VCO ist ein elektronischer Oszillator, dessen Oszillationsfrequenz durch ein Spannungssignal vCTRL (Steuersignal) gesteuert wird. Die an dem Steuereingang des VCO angelegte Spannung bestimmt die momentane Oszillationsfrequenz. Folglich kann die Frequenz des VCO-Ausgangssignals (z.B. das LO-Signal sLO(t)) durch geeignete Modulation des Steuersignals vCTRL(t) moduliert werden, was durch die Feedbackschleife der PLL erreicht wird.
  • Wie in 5 dargestellt, weist die Feedbackschleife des PLL einen Fraktional-N-Multimodus-Frequenzteiler (fractional-N multimodulus frequency divider) auf. Ein solcher Fraktional-N-Multimodus-Frequenzteiler besteht aus einem Multi-Modulus-Teiler (Multi-Modulus Divider, MMD) 62 und einem Σ-Δ-Modulator (SDM) 63, der dazu ausgebildet ist, das (ganzzahlige) Frequenzteilungsverhältnis M kontinuierlich zu verändem um eine rationale Zahl als effektives Frequenzteilungsverhältnis zu erhalten. Das Grundprinzip einer derartigen PLL ist als solches bekannt und z.B. in Tom A.D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, vol. 28, no. 5, May 1993 beschrieben.
  • Gemäß dem Beispiel aus 5 weist die PLL einen VCO 61 auf, der das LO-Signal sLO(t) als Ausgangssignal erzeugt. Die Frequenz des LO-Signals sLO(t) wird als fLO bezeichnet und wird in Abhängigkeit von dem Signal vCTRL(t), welches dem Steuereingang des VCO 61 bereitgestellt wird, eingestellt. Das LO-Signal sLO(t) wird dem MMD 62 bereitgestellt, welcher ein wählbares (ganzzahliges) Teilungsverhältnis N aufweist. Das heißt, der MMD 62 ist dazu ausgebildet die an seinem Eingang bereitgestellte Frequenz um einen Faktor N zu reduzieren und ein Teilerausgangssignal sPLL(t) mit einer mit fPLL bezeichneten Frequenz zu erzeugen, wobei fLO = N·fPLL. Das Teilungsverhältnis N ist wählbar basierend auf einem Signal welches einem Selekt-Eingang des MMD 62 bereitgestellt wird. Das Ausgangssignal sPLL(t) (Frequenz fPLL) des MMD 62 wird auch als PLL-Taktsignal bezeichnet. In Radaranwendung kann die Frequenz des HF-Oszillators fLO zwischen 76 GHz und 81 GHz liegen, während das PLL-Taktsignal sPLL(t) eine PLL-Taktfrequenz fPLL im Bereich von 160 MHz bis 200 MHz aufweisen kann. Anstatt das LO-Signal sLO(t) im MMD 62 direkt bereitzustellen, kann dieses auch mit einem konstanten Teilungsverhältnis vorab geteilt werden (vgl. auch 7, Frequenzteiler 72).
  • Das Frequenzteilerausgangssignal sPLL(t) sowie auch das Referenzsignal sREF(t), welches eine Frequenz aufweist die mit fREF bezeichnet wird, werden einem Phasendetektor (PD) 64 (auch bekannt als Phasenvergleicher) bereitgestellt. In Abhängigkeit von der Implementierung, kann stattdessen ein Phasen-Frequenzdetektor (PFD) verwendet werden. Phasendetektoren sowie auch Phasen-Frequenzdetektoren werden auf dem Gebiet der PLL häufig verwendet, und werden daher nicht im weiteren Detail beschrieben. Das Referenzsignal sREF(t) kann durch einen Referenzoszillator oder basierend auf dem Signal eines Referenzoszillators (z.B. ein Quarzoszillator) erzeugt werden, z.B. durch Frequenzteilung oder Frequenzvervielfachung (vgl. auch 7, Quarzoszillator 70).
  • Das Ausgangssignal vCP(t) des PD 64 wird im Allgemeinen durch eine Ladungspumpe erzeugt die in der Ausgangsstufe des PD enthalten ist. Das Ausgangssignal vCP(t) kann als Fehlersignal angesehen werden, das durch ein Schleifenfilter 65 (Loop Filter, LF) gefiltert wird, welches die Bandbreite des Regelkreises bestimmt. Das Ausgangssignal des LF 65 wird als Steuersignal vCTRL(t) verwendet um die Oszillationsfrequenz fLO des VCO 61 anzupassen und somit die Regelschleife zu schließen. Die geschlossene Schleife stellt sicher, dass die Frequenz fLO kontinuierlich auf einen solchen Wert abgestimmt wird, dass die Phasen des Teilerausgangssignals sPLL(t) und des Referenzsignales sREF(t) übereinstimmen. Das heißt, die Phase ist „gesperrt“. Verschiedene Implementierungen von Phasendetektoren und Phasenfrequenzdetektoren welche Ladungspumpen aufweisen sind bekannt und werden daher hier nicht in größerem Detail beschrieben.
  • Im Allgemeinen ist das Teilungsverhältnis N, welches durch den MMD 62 verwendet wird, eine Ganzzahl. Um ein nicht-ganzzahliges Teilungsverhältnis zu erreichen, kann das Teilungsverhältnis N durch einen Σ-Δ-Modulator moduliert werden, so dass das durchschnittliche (und effektive) Teilungsverhältnis eine rationale Zahl ist. Der SDM 63 kann durch das PLL-Taktsignal sPLL(t) (Taktfrequenz fPLL) getaktet werden und wird mit einem (z.B. digitalen) Eingangswert xRAMP[n] versorgt, welches eine rationale Zahl in einem definierten Intervall (z.B. zwischen 0 und 1 oder zwischen 0 und 2) repräsentiert. Diese am Ausgang des SDM 63 erzeugten Werte M sind ganzzahlige Werte, welche einen durchschnittlichen Wert aufweisen der gleich ist zu den Eingangswerten xRAMP. In Abhängigkeit von der tatsächlichen Implementierung kann dem Modulatorausgangssignal (in 5 nicht dargestellt) ein ganzzahliger Offsetwert hinzugefügt werden. Während jedem Taktzyklus des PLL-Taktsignals sPLL(t) empfängt der MMD 62 ein aktualisiertes Teilungsverhältnis N in Abhängigkeit von dem SDM-Ausgang. In der Regel werden Σ-Δ-Modulatoren verwendet, welche eine MASH-Struktur (Multi-Stage Noise Shaping Structure) der dritten Ordnung aufweisen, welche auch als MASH3-Modulatoren bezeichnet werden.
  • Durch geeignetes Abstimmen des (effektiv-rationalen) Teilungsverhältnisses N, welches von dem MMD 62 verwendet wird, kann eine Frequenzmodulation des LO-Signals sNO(t) erreicht werden. Wie oben erwähnt, wird eine Frequenzmodulation insbesondere dazu verwendet, um Chirps oder Frequenzrampen zu erzeugen. Für eine präzise Messung müssen das Phasenrauschen das in dem LO-Signal sLO(t) enthalten ist und die Linearität der Frequenzrampen vorgegebene Spezifikationen erfüllen, welche während der Produktion des Radargerätes in einem End-of-Line-Test getestet werden. 6 zeigt eine weitere beispielhafte Implementierung eines Lokaloszillators, welcher einen in eine PLL-gekoppelten VCO nutzt. Das Beispiel aus 6 ist im Wesentlichen mit dem vorhergehenden Beispiel aus 5 identisch, außer dass ein zusätzlicher Digital-Analog-Wandler 66 (DAC) bereitgestellt wird, um die Antwort des Lokaloszillators auf schnelle Frequenzänderungen zu verbessern. Das heißt, der DAC hilft dabei die Sprungantwort der PLL schneller zu machen.
  • Gemäß dem in 6 dargestellten Beispiel wird dem DAC 66 das digitale Rampensignal xRAMP[n] zugeführt, welches beispielsweise ein 31-Bit-Wort ist, welches das gewünschte momentane Frequenz-LO-Signal sLO(t) (PLL-Ausgangssignal) repräsentiert. Ferner wird das digitale Rampensignal xRAMP[n] im Eingang des SDM 63 bereitgestellt und wie unter Bezugnahme auf das vorhergehende Beispiel in 5 bereits beschrieben verarbeitet. Zusätzlich zum Verändern des effektiven Teilungsverhältnisses des MMD 62 wird das digitale Rampensignal xRAMP[n] jedoch in ein analoges Signal vBAC(t) gewandelt, welches zu dem Ausgangssignal VLF(t) des LF 65 addiert wird. Das Summensignal, welches als vCTRL(t) bezeichnet wird, wird dem Steuereingang des VCO 61 bereitgestellt. Der Schaltungsknoten bei welchem die Summierung vLF(t) + vDAC(t) stattfindet wird auch als Hochpasspunkt bezeichnet, da die Übertragungskennlinie von dem Ausgang des DAC 66 zu der VCO-Frequenz sLO eine Hochpassübertragungskennlinie ist. Dadurch können während der Bandbreite der PLL durch das DAC-Ausgangssignal vDAC(t) schnelle Frequenzänderungen bewirkt werden. Geringe Frequenzänderungen können durch die PLL bewirkt werden, wodurch die Bandbreite der PLL (welche im Wesentlichen durch die Übertragungsfunktion des LF 65 bestimmt wird) vergleichsweise schmal gewählt werden kann, was Phasenrauschen reduziert und die Linearität der Frequenzregelung verbessert.
  • In den hierin beschriebenen Ausführungsformen liegt die Frequenz fLO des LO-Signals sLO(t) in dem SHF- oder EHF-Band, beispielsweise in dem Bereich von 76 bis 81 GHz im Falle eines Automotive-Radarsystems. Die Frequenz fPLL (PLL-Taktfrequenz) des MMD-Ausgangssignals sPLL(t) kann beispielsweise 200 MHz betragen. Das digitale Rampensignal xRAMP[n] ist eine Sequenz aus 31-Bit-Wörtern. In einigen Anwendungen (wie z.B. Automotive-Radarsensoren) kann eine Wortlänge von 31 Bits oder sogar mehr nötig sein, um die gewünschten Spezifikationen in Bezug auf Frequenzauflösung und Linearität der Frequenzregelung der VCO-Frequenz fLO zu erfüllen. Wenn eine PLL-Struktur verwendet wird wie sie in 6 dargestellt ist, hätten diese Parameter (31 Bit Wortlänge und 200 MHz PLL-Frequenz) ein verhältnismäßig komplexes und teures Design der DAC-Einheit 66 zur Folge, welche nur schwer in den Chip wie das HF-Frontend integriert werden kann.
  • 7 ist ein Blockdiagramm, das eine Ausführungsform eines verbesserten PLL-Lokaloszillators darstellt der dazu verwendet werden kann, steile Frequenzrampen (Chirps) mit hoher Linearität zu erzeugen. Die Schaltung aus 7 ist im Wesentlichen die Selbe wie die Schaltung aus 6. Eine beispielhafte Implementierung der DAC-Einheit 66 ist jedoch in größerem Detail dargestellt. Weiterhin wird in 7 eine beispielhafte Implementierung der Taktsignalerzeugung dargestellt. Entsprechend wird ein System-Taktsignal sCLK1(t) unter Verwendung eines Referenzoszillators, wie beispielsweise einem Quarz-Oszillator (System-Taktfrequenz fCLK1) erzeugt. Dieses System-Taktsignal sCLK1(t) wird einem Frequenzvervielfacher 71 bereitgestellt, der ein Ausgangssignal erzeugt das eine Frequenz aufweist, die ein ganzzeiliges Vielfaches der System-Taktfrequenz fCLK1 ist. In dem vorliegendem Beispiel ist das ganzzahlige Vielfache 4, und das Ausgangssignal des Frequenzvervielfachers 71 wird, wie oben unter Bezugnahme auf die 5 und 6 erläutert, als Referenzsignal sREF(t) an den PD 64 bereitgestellt. In einem anschaulichen Beispiel kann die System-Taktfrequenz fCLK1 50 MHz sein und die Frequenz fREF des PLL-Referenzsignals sREF(t) ist daher 200 MHz. Im Unterschied zu den vorgehenden Beispielen wird das LO-Signal sLO(t) durch einen festgelegten Faktor frequenzgeteilt (z.B. Vorteilung durch den Faktor 32) bevor es dem MMD 62 bereitgestellt wird. Das variable Teilungsverhältnis des MMD ist dementsprechend niedriger (z.B. zwischen 8 und 15). In einem anschaulichen Beispiel kann das LO-Signal sLO(t) mit 80 GHz (76,8 GHz) auf 2,5 GHz (2,4 GHz) vorgeteilt werden, und der MMD kann eine weitere Division mit einem Faktor 12,5 (12) bereitstellen, um die PLL-Taktfrequenz fPLL von 200 MHz zu erzeugen.
  • Der in dem Fraktional-N-Teiler enthaltene SDM 63 sowie auch die DAC-Einheit 66 werden durch ein Taktsignal sCLK2(t) (Frequenz fCLK2) getaktet, welches auf dem PLL-Taktsignal sPLL(t) basiert. Das Taktsignal sCLK2(t) wird durch den Taktgenerator 73 erzeugt und ist synchron zu dem PLL-Taktsignal sPLL(t), so dass sCLK2 = fPLL. In dem vorliegenden Beispiel aus 7 wird das Taktsignal sCLK2(t) dem SDM 63 und der DAC-Einheit 66 bereitgestellt. In dem oben erwähnten anschaulichen Beispiel wäre die Frequenz fCLK2 im Wesentlichen 200 MHz.
  • Wie oben erwähnt, ist das digitale Rampensignal xRAMP[n], welches der DAC-Einheit 66 als Eingangssignal bereitgestellt wird, eine Folge von Digitalwörtern mit einer Wortlänge von beispielsweise 31 Bit, wobei die digitalen Wörter mit einer Rate bereitgestellt werden die mit fCLK2 korrespondiert (z.B. 200 MHz). In dem vorliegenden Beispiel weist die DAC-Einheit 66 einen Frequenzteiler 661 auf, der die Frequenz fCLK2 des Signals sCLK2(t) mit einem festgelegten ganzzahligen Faktor (z.B. Faktor 4) herunterskaliert und dadurch ein Taktsignal sCLK3(t) mit der niedrigeren Taktfrequenz fCLK3 erzeugt. In dem oben erwähnten anschaulichen Beispiel wäre die Frequenz fCLK3 im Wesentlichen 50 MHz. Andere Einheiten der DAC-Einheit 66 werden mit der verringerten Taktfrequenz fCLK3 getaktet. Dadurch wird das digitale Rampensignal xRAMP[n] durch einen Faktor fCLK2/fCLK3 (im vorliegenden Beispiel z.B. 4) dezimiert.
  • Die DAC-Einheit weist weiterhin eine digitale Vorverarbeitungsstufe 662 auf, welche das digitale Rampensignal xRAMP[n] verarbeitet bevor es dem Digital-Analog-Wandler bereitgestellt wird. Dementsprechend ist die digitale Vorverarbeitungsstufe 662 dazu ausgebildet, das digitale Eingangssignal um einen Faktor zu dezimieren welcher dem Teilungsverhältnis des Frequenzteilers 661 entspricht (z.B. Faktor 4 im vorliegenden Beispiel) und die Wortlänge des digitalen Eingangssignals (z.B. Rampensignal xRAMP[n]) zu reduzieren. In dem vorliegenden Beispiel wird die Wortlänge beispielsweise auf 10 Bit reduziert. Daher kann die Folge von 31-Bit Wörtern mit einer Taktfrequenz (fCLK2) von 200 MHz beispielsweise in eine Folge von 10-Bit Wörtern mit einer Taktfrequenz (fCLK3) von 50 MHz gewandelt werden. Ein Beispiel für die Reduzierung der Wortlänge wird weiter unten unter Bezugnahme auf 8 beschrieben.
  • Wieder bezugnehmend auf 7 wird festgestellt, dass die Reduzierung der Wortlänge auf beispielsweise 10 Bits eine Erhöhung des Quantisierungsrauschens zur Folge haben kann. Das Quantisierungsrauschen kann jedoch zu höheren Frequenzen hin „verschoben“ werden, unter Verwendung eines weiteren Σ-Δ-Modulators der ebenfalls in die Vorverarbeitung der digitalen Vorverarbeitungsstufe 662 einbezogen sein kann. Der Σ-Δ-Modulator kann als MASH-Modulator der ersten Ordnung (MASH1-Modulator) implementiert werden. Das verschobene Quantisierungsrauschen kann anschließend in der analogen Domäne durch das Filter 664 unterdrückt werden, welches ein einfaches Tiefpassfilter erster Ordnung sein kann. Ein Digital-Analog-Wandler 663, welcher ein Teil einer analogen Nachverarbeitungsstufe sein kann, kann zwischen der Vorverarbeitungsstufe 662 und dem erwähnten Filter 664 angeordnet sein. In dem vorliegenden Beispiel kann der Digital-Analog-Wandler 663 ein Stromausgangs-Digital-Analog-Wandler (Current-Output Digital-to-Analog Converter, IDAC) sein, der ein analoges Stromsignal basierend auf dem vorverarbeiteten digitalen Eingangssignal xRAMP[n] erzeugt. Das Ausgangssignal der analogen Nachverarbeitungsstufe (z.B. Filter 664) ist ein Spannungssignal, welches mit vDAC(t) bezeichnet wird. Wie in 7 dargestellt, wird das Signal vDAC(t) dem LF-Ausgangsignal vLF(t) hinzuaddiert.
  • 8 ist ein Blockdiagramm, welches eine Implementierung der DAC-Einheit 66 mit der in der Ausführungsform aus 7 verwendeten Vorverarbeitungsstufe 662 in größerem Detail darstellt. In dem vorliegenden Beispiel weist die Vorverarbeitungsstufe 662 einen Dezimator 662a, eine Wortlängenanpassungseinheit 662b, eine Vorverzerrungseinheit 662c (um die nichtlineare Charakteristik des VCI 61 zu kompensieren) und einen MASH-Modulator 662d auf. Das Ausgangssignal des MASH-Modulators 662d wird als digitales Eingangssignal im IDAC 663 bereitgestellt. Wie in dem vorhergehenden Beispiel kann die Nachverarbeitungsstufe im Wesentlichen das Tiefpassfilter 662 aufweisen, welches das durch die erwähnte Wortlängenreduzierung erzeugte zusätzliche Quantisierungsrauschen unterdrückt.
  • Es wird festgestellt, dass die Reihenfolge der digitalen Vorverarbeitungseinheiten 662a-c in Abhängigkeit von der tatsächlichen Implementierung verändert werden kann. Die erwähnte Vorverzerrung kann dadurch erreicht werden, indem eine polynomiale Annäherung zweiter Ordnung der nichtlinearen Charakteristik des VCO 61 angewendet wird. Der Betrieb des VCO 61 kann durch einen Faktor Kvco charakterisiert werden, welcher das Verhältnis fLO/vCTRL bezeichnet. Dieser Faktor ist jedoch keine Konstante sondern hängt von der tatsächlichen Frequenz ab. Das Anwenden der erwähnten polynomialen Annährung zweiter Ordnung auf die digitalen Daten vor der Σ-Δ-Modulation kann die Nichtlinearitäten kompensieren. Wie erwähnt, verschiebt der MASH-Modulator 662d das Quantisierungsrauschen in Richtung höherer Frequenzen. Die Noise-Shaping-Eigenschaften von MASH-Modulatoren sind als solche jedoch bekannt und werden daher im Weiteren nicht weiter diskutiert.
  • In dem vorliegenden Beispiel kann die Wortlängenanpassungseinheit 662b die Wortlänge des digitalen Rampensignals xRAMP[n] von beispielsweise ursprünglich 31 Bits auf 10 Bits reduzieren. Eine einzelne Frequenzrampe (Chirp) weist in der Regel nicht Frequenzen über den gesamten Modulationsbereich auf. Das heißt, die Bandbreite eines Chirps (fSTOP-fSTART, s. 2) ist wesentlich geringer als der gesamte Frequenzbereich der durch die 31 Bit dargestellt werden kann. Daher ändert sich nur ein Teil der 31 Bits, wenn die Frequenz während eines einzelnen Chirps von fSTART auf fSTOP hochgefahren wird. Die Wortlängenanpassungseinheit 662b ist daher dazu ausgebildet, einen Teil bestehend aus 10 aufeinanderfolgenden Bits aus jedem 31-Bit Wort zu extrahieren, so dass die vorliegende Frequenzrampe (definiert durch fSTART und fSTOP) durch die extrahierten 10-Bit Wörter abgedeckt wird. Für einen bestimmten Chirp am unteren Ende des möglichen Frequenzbereiches können Bit 0 (Bit mit dem niedrigsten Stellenwert) bis Bit 9 extrahiert werden. Für einen anderen bestimmten Chirp am oberen Ende des möglichen Frequenzbereiches können Bit 22 bis Bit 31 (Bit mit dem höchsten Stellenwert) extrahiert werden. Bei einem anderen Chirp, der in etwa in der Mitte des möglichen Frequenzbandes liegt, kann das extrahiert 10-Bit Wort aus Bit 11 bis Bit 20 des ursprünglichen 31-Bit Wortes zusammengesetzt sein. Um es dem IDAC 663 zu ermöglichen ein korrektes analoges Signal zu erzeugen, kann die Verstärkung G[n] des IDAC 663 in Abhängigkeit von der Bit-Position des extrahierten 10-Bit Wortes in dem ursprünglichen 31-Bit Wort angepasst werden.
  • Die Verstärkung G[n] des IDAC 663 kann als das Verhältnis iLSB(tn)/iMAX angesehen werden, wobei iLSB(tn) der IDAC-Ausgangsstrom ist, der im Zusammenhang mit dem Bit mit dem niedrigsten Stellenwert beispielsweise des 10-Bit Eingangswortes steht. Die Verstärkung G[n] hängt von der Position ab, an welcher (bei welcher Bit-Position p) das digitale Wort mit reduzierter Wortlänge (z.B. 10-Bit Wort) aus dem Eingangswort mit der vollen Wortlänge von beispielsweise 31 Bit extrahiert wurde. Dementsprechend ist G[n] = 2-(31-p), wenn das digitale Wort mit reduzierter Wortlänge die Bits p bis p+L-1 des Eingangswortes mit der vollen Wortlänge aufweist. Für den Fall, dass p=0 und L=10, heißt das, dass das extrahierte 10-Bit Wort die Bits 0 bis 9 des Eingangswortes aufweist und G[n]=2-31; für den Fall, dass p=22 und L=10, heißt das, dass das extrahierte 10-Bit Wort die Bits 22 bis 31 des Eingangswortes aufweist und G[n]=2-9; und für den Fall, dass p=11 und L=10, heißt das, dass das extrahierte 10-Bit Wort die Bits 11 bis 21 des Eingangswortes aufweist und G[n]=2-21, usw..
  • 9 zeigt eine beispielhafte Implementierung der Aufsummierung der Signale vDAC(t) und vLF(t) wie in 7 dargestellt. In dem Beispiel in 9 wird der PD 64 durch seine Ausgangsstufe repräsentiert, die eine Ladungspumpe ist die einen parasitären Kondensator CPAR1 parallel geschaltet hat. Die Ladungspumpe kann durch die Stromquelle CP repräsentiert werden, welche einen Strom iCP als Eingangssignal an den LF 65 bereitstellt. Der LF 65 weist einen parasitären Kondensator CPAR2 auf, der zwischen dem LF-Eingang und Masse GND (Referenzpotential) geschaltet ist. Der LF 65 weist weiterhin eine Integratorstufe auf, die aus dem Kondensator Ci und dem Widerstand Ri gebildet wird die in Serie zwischen dem LF-Eingang und den Schaltungsknoten Gs geschaltet sind. Der LF 65 weist weiterhin zwei RC-Tiefpassstufen der ersten Ordnung (jeweils gebildet aus den Kondensatoren C2, C3 und den Widerständen R2, R3) auf, die mit der Integratorstufe verbunden und dieser nachgeschaltet sind. In einem „normalen“ Schaltungsdesign (in welchem das Signal vDAC(t) dem LF-Ausgang nicht hinzugefügt wird), würde der Knoten Gs mit Masse GND verbunden werden. Um das Signal vDAC(t) welches an dem Ausgang des Filters 664 bereitgestellt wird (vgl. 7) zu addieren, ist der Knoten Gs jedoch mit dem Ausgang des Filters 664 verbunden. Daher stellt das LF 65 effektiv die Summe vLF(t)+vDAC(t) bereit, wobei vLF(t) das (hypothetische) Schleifenfilterausgangssignal ist, wenn vDAC(t) 0 Volt wäre. 9 zeigt weiterhin eine beispielhafte Implementierung des Filters 664, welches ein Tiefpass erster Ordnung ist das aus dem Kondensator CF und dem Widerstand RF gebildet wird. Der IDAC 663 wird durch eine Stromquelle repräsentiert, welche den Ausgangsstrom iDAC bereitstellt.
  • Die in den 7 und 8 dargestellte DAC-Einheit 66 kann dazu verwendet werden, ein Verfahren zum Anpassen der Oszillationsfrequenz eines HF-Oszillators (vgl. 7, VCO 61) in sehr kurzer Zeit zu implementieren. Dementsprechend kann ein solches Verfahren dazu verwendet werden, sehr schnelle (steile) Frequenzrampen (Chirps) in einem Radargerät zu erzeugen. In Übereinstimmung mit den oben beschriebenen Beispielen weist ein beispielhaftes Verfahren das Erzeugen eines HF-Oszillatorsignals sLO(t) unter Verwendung eines HF-Oszillators (z.B. VCO 61) der in einer PLL geschaltet ist, auf. Die PLL ist dazu ausgebildet, ein Feedbacksignal (vgl. z.B. 7, Ausgangssignal vLF des Schleifenfilters 65) für den HF-Oszillator basierend auf einem digitalen Eingangssignal xRAMP[n] zu erzeugen, welches eine Folge von Digitalwörtern ist. Das Verfahren weist weiterhin das Wandeln des digitalen Eingangssignals xRAMP[n] in ein analoges Ausgangssignal vDAC (vgl. 7, DAC-Einheit 66) und das Kombinieren/Überlagern des analogen Ausgangssignals vDAC und des erwähnten Feedbacksignals vLF auf, um ein Eingangs-/Steuersignal vCTRL für den HF-Oszillator (vgl. z.B. 7 und 9) zu erzeugen. Die analoge Konvertierung des digitalen Eingangssignals xRAMP[n] weist daher das Reduzieren der Wortlängen der digitalen Wörter in der Folge von Digitalwörtern (z.B. in dem digitalen Eingangssignal xRAMP[n]) und die Sigma-Delta-Modulation der Folge von Digitalwörtern mit reduzierter Bitlänge auf. Die modulierte Folge wird dann einer analogen Konvertierung unterzogen, um das analoge Ausgangssignal vDAC zu erhalten.
  • Obwohl die Erfindung mit Bezug auf eine oder mehrere Implementierungen beschrieben und dargestellt wurde, können an den dargestellten Beispielen Änderungen und/oder Modifizierungen vorgenommen werden, ohne den Geist und den Umfang der beigefügten Ansprüche zu verlassen. Insbesondere bezüglich der verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Einheiten, Baugruppen, Vorrichtungen, Schaltungen, Systemen, usw.) ausgeführt werden, sollen die Bezeichnungen (einschließlich des Bezugs auf ein „Mittel“) die verwendet werden, um solche Komponenten zu beschreiben, auch jeder anderen Komponente oder Struktur entsprechen, die die spezifizierte Funktion der beschriebenen Komponente ausführt (d.h. die funktional gleichwertig ist), auch wenn sie der offenbarten Struktur, die in den hier dargestellten beispielhaften Implementierungen der Erfindung die Funktion ausführt, nicht strukturell gleichwertig ist.

Claims (21)

  1. Eine Phase-Locked-Loop-(PLL)-Schaltung mit: einem spannungsgesteuertem Oszillator (61), der dazu ausgebildet ist ein HF-Oszillatorsignal (sLO) basierend auf einer Steuerspannung (vCTRL) zu erzeugen; einer Feedbackschleife, die dazu ausgebildet ist ein Feedbacksignal (vLF) basierend auf dem HF-Oszillatorsignal (sLO) bereitzustellen, wobei die Feedbackschleife einen Fraktional-N-Frequenzteiler (62, 63), einen Phasedetektor (64) und ein Schleifenfilter (65) aufweist, wobei das Teilungsverhältnis des Fraktional-N-Frequenzteilers (62, 63) basierend auf einem digitalen Eingangssignal (xRAMP) festgelegt wird, welches eine Folge von Digitalwörtern ist; einer Digital-Analog-Wandlereinheit (66), die dazu ausgebildet ist das digitale Eingangssignal (xRAMP) zu empfangen und ein analoges Ausgangssignal (vDAC) zu erzeugen, wobei die Digital-Analog-Wandlereinheit (66) eine Vorverarbeitungsstufe (662), die dazu ausgebildet ist, die Folge von Digitalwörtern vorzuverarbeiten, und einen Digital-Analog-Wandler (663) aufweist, der dazu ausgebildet ist, die vorverarbeitete Folge von Digitalwörtern in das analoge Ausgangssignal (vDAC) umzuwandeln, einer Schaltung, die dazu ausgebildet ist das analoge Ausgangssignal (vDAC) und das Feedbacksignal (vLF) miteinander zu kombinieren, um die Steuerspannung (vCTRL) zu erzeugen, wobei die Vorverarbeitungsstufe (662) eine Wortlängenanpassungseinheit (662b), die dazu ausgebildet ist, die Wortlängen der Digitalwörter in der Folge von Digitalwörtern zu reduzieren, und weiter einen Sigma-Delta-Modulator (662d) aufweist, der mit der Wortlängenanpassungseinheit (662b) verbunden und dieser nachgeschaltet ist, und der dazu ausgebildet ist die Folge von Digitalwörtern zu modulieren, und wobei die Vorverarbeitungsstufe (662) weiter eine Vorverzerrungseinheit (662c) aufweist, die dazu ausgebildet ist die digitale Information, die in der Folge von Digitalwörtern enthalten ist, vorzuverzerren, um eine nicht-lineare Charakteristik des spannungsgesteuerten Oszillators (61) zu kompensieren.
  2. PLL-Schaltung gemäß Anspruch 1, wobei der Digital-Analog-Wandler (663) einen Steuereingang aufweist, der einen einstellbaren Verstärkungswert (G) empfängt, und wobei der Verstärkungswert (G) durch die Wortlängenanpassungseinheit (662b) festgelegt wird.
  3. PLL-Schaltung gemäß Anspruch 1, wobei die Wortlängenanpassungseinheit (662b) dazu ausgebildet ist, die Wortlänge des digitalen Wortes in der Folge von Digitalwörtern zu reduzieren, indem ein digitales Wort mit reduzierter Wortlänge aus dem digitalen Wort an einer wählbaren Bit-Position des digitalen Wortes extrahiert wird.
  4. PLL-Schaltung gemäß Anspruch 3, wobei die Wortlängenanpassungseinheit (662b) weiterhin dazu ausgebildet ist, eine Verstärkung des Digital-Analog-Wandlers (663) in Abhängigkeit von der Bit-Position festzulegen.
  5. Eine Phase-Locked-Loop-(PLL)-Schaltung mit: einem spannungsgesteuertem Oszillator (61), der dazu ausgebildet ist ein HF-Oszillatorsignal (sLO) basierend auf einer Steuerspannung (vCTRL) zu erzeugen; einer Feedbackschleife, die dazu ausgebildet ist ein Feedbacksignal (vLF) basierend auf dem HF-Oszillatorsignal (sLO) bereitzustellen, wobei die Feedbackschleife einen Fraktional-N-Frequenzteiler (62, 63), einen Phasedetektor (64) und ein Schleifenfilter (65) aufweist, wobei das Teilungsverhältnis des Fraktional-N-Frequenzteilers (62, 63) basierend auf einem digitalen Eingangssignal (xRAMP) festgelegt wird, welches eine Folge von Digitalwörtern ist; einer Digital-Analog-Wandlereinheit (66), die dazu ausgebildet ist das digitale Eingangssignal (xRAMP) zu empfangen und ein analoges Ausgangssignal (vDAC) zu erzeugen, wobei die Digital-Analog-Wandlereinheit (66) eine Vorverarbeitungsstufe (662), die dazu ausgebildet ist, die Folge von Digitalwörtern vorzuverarbeiten, und einen Digital-Analog-Wandler (663) aufweist, der dazu ausgebildet ist, die vorverarbeitete Folge von Digitalwörtern in das analoge Ausgangssignal (vDAC) umzuwandeln, einer Schaltung, die dazu ausgebildet ist das analoge Ausgangssignal (vDAC) und das Feedbacksignal (vLF) miteinander zu kombinieren, um die Steuerspannung (vCTRL) zu erzeugen, wobei die Vorverarbeitungsstufe (662) eine Wortlängenanpassungseinheit (662b), die dazu ausgebildet ist, die Wortlängen der Digitalwörter in der Folge von Digitalwörtern zu reduzieren, und weiter einen Sigma-Delta-Modulator (662d) aufweist, der mit der Wortlängenanpassungseinheit (662b) verbunden und dieser nachgeschaltet ist, und der dazu ausgebildet ist die Folge von Digitalwörtern zu modulieren, wobei der Digital-Analog-Wandler (663) einen Steuereingang aufweist, der einen einstellbaren Verstärkungswert (G) empfängt, welcher durch die Wortlängenanpassungseinheit (662b) festgelegt wird.
  6. PLL-Schaltung gemäß Anspruch 5, wobei die Wortlängenanpassungseinheit (662b) dazu ausgebildet ist, die Wortlänge des digitalen Wortes in der Folge von Digitalwörtern zu reduzieren, indem ein digitales Wort mit reduzierter Wortlänge aus dem digitalen Wort an einer wählbaren Bit-Position des digitalen Wortes extrahiert wird.
  7. PLL-Schaltung gemäß Anspruch 6, wobei die Wortlängenanpassungseinheit (662b) weiterhin dazu ausgebildet ist, den Verstärkungswert (G) des Digital-Analog-Wandlers (663) in Abhängigkeit von der Bit-Position festzulegen.
  8. PLL-Schaltung gemäß einem der Ansprüche 1 bis 7, wobei die Digital-Analog-Wandlereinheit (66) weiterhin eine Nachverarbeitungsstufe (664) aufweist, die mit dem Digital-Analog-Wandler (663) verbunden und diesem nachgeschaltet ist.
  9. PLL-Schaltung gemäß Anspruch 8, wobei die Nachverarbeitungsstufe (664) wenigstens einen Tiefpassfilter aufweist.
  10. PLL-Schaltung gemäß einem der Ansprüche 1 bis 9, wobei der Digital-Analog-Wandler (663) ein stromsteuernder Digital-Analog-Wandler ist.
  11. PLL-Schaltung gemäß einem der Ansprüche 1 bis 10, wobei die Vorverarbeitungsstufe (662) weiterhin einen Dezimator (662a) aufweist, der dazu ausgebildet ist eine Taktrate der Folge von Digitalwörtern um einen Reduktionsfaktor zu reduzieren.
  12. PLL-Schaltung gemäß einem der Ansprüche 1 bis 11, wobei die Schaltung, die dazu ausgebildet ist das analoge Ausgangssignal und das Feedbacksignal miteinander zu kombinieren, ein Teil des Schleifenfilters (65) ist.
  13. PLL-Schaltung gemäß Anspruch 12, wobei der Ausgang der Digital-Analog-Wandlereinheit (66) der das analoge Ausgangssignal (vDAC) bereitstellt, mit einer Integratorstufe des Schleifenfilters (65) verbunden ist.
  14. PLL-Schaltung gemäß Anspruch 13, wobei die Intergratorstufe des Schleifenfilters (65) zwischen einen Eingang des Schleifenfilters (65) und einen Referenzschaltungsknoten geschaltet ist, welchem das analoge Ausgangssignal (vDAC) der Digital-Analog-Wandlereinheit (66) bereitgestellt wird.
  15. Ein Verfahren das aufweist: Erzeugen eines HF-Oszillatorsignals (sLO) unter Verwendung eines HF-Oszillators (61), der in einer Phase-Locked-Loop geschaltet ist, wobei die Phase-Locked-Loop dazu ausgebildet ist ein Feedbacksignal für den HF-Oszillator (61) basierend auf einem digitalen Eingangssignal (xRAMP) zu erzeugen, welches eine Folge von Digitalwörtern ist, Wandeln des digitalen Eingangssignals (xRAMP) in ein analoges Ausgangssignal (VDAC); Kombinieren des analogen Ausgangssignals (vDAC) und des Feedbacksignals (vLF) um ein Steuersignal (vCTRL) für den HF-Oszillator (61) zu erzeugen, wobei das Wandeln des digitalen Eingangssignals (xRAMP) in ein analoges Ausgangssignal (vDAC) aufweist: Reduzieren der Wortlänge des digitalen Wortes in der Folge von Digitalwörtern; Sigma-Delta-Modulieren der Folge von Digitalwörtern mit reduzierter Bitlänge; Analog-Wandeln der modulierten Folge von Digitalwörtern, um das analoge Ausgangssignal (vDAC) zu erhalten; und Vorverzerren von digitaler Information, die in der Folge von Digitalwörtern enthalten ist, um eine nicht-lineare Charakteristik des HF-Oszillators (61) zu kompensieren.
  16. Verfahren gemäß Anspruch 15, das weiterhin aufweist: Reduzieren einer Taktrate der Folge von Digitalwörtern um einen Reduktionsfaktors.
  17. Eine Schaltung, die aufweist: einen HF-Oszillator (65), der in einer Phase-Locked-Loop geschaltet ist, wobei die Phase-Locked-Loop dazu ausgebildet ist ein digitales Eingangssignal (xRAMP) zu empfangen, welches eine Folge von Digitalwörtern ist, und ein Feedbacksignal (vLF) für den HF-Oszillator (65) basierend auf dem digitalen Eingangssignal (xRAMP) zu erzeugen; eine Digital-Analog-Wandlereinheit (66), die dazu ausgebildet ist das digitale Eingangssignal (xRAMP) zu empfangen und ein analoges Ausgangssignal (vDAC) zu erzeugen, wobei die die Digital-Analog-Wandlereinheit (66) eine Vorverarbeitungsstufe (662), die dazu ausgebildet ist die Folge von Digitalwörtern vorzuverarbeiten, und einen Digital-Analog-Wandler (663) aufweist, der dazu ausgebildet ist die vorverarbeitete Folge von Digitalwörtern in das analoge Ausgangssignal (vDAC) zu wandeln, eine Schaltung, die dazu ausgebildet ist das analoge Ausgangssignal (vDAC) und das Feedbacksignal (vLF) miteinander zu kombinieren, um ein Steuersignal (vCTRL) für den HF-Oszillator (65) zu erzeugen; wobei die Vorverarbeitungsstufe (662) eine Wortlängenanpassungseinheit (662b), die dazu ausgebildet ist die Wortlänge der digitalen Wörter in der Folge von Digitalwörtern zu reduzieren, und einen Sigma-Delta-Modulator (662d) aufweist, der mit der Wortlängenanpassungseinheit (662b) verbunden und dieser nachgeschaltet ist, und der dazu ausgebildet ist die Folge von Digitalwörtern zu modulieren, wobei die Vorverarbeitungsstufe (662) weiter eine Vorverzerrungseinheit (662c) aufweist, die dazu ausgebildet ist die digitale Information, die in der Folge von Digitalwörtern enthalten ist, vorzuverzerren, um eine nicht-lineare Charakteristik des spannungsgesteuerten Oszillators (61) zu kompensieren.
  18. Eine Schaltung, die aufweist: einen HF-Oszillator (65), der in einer Phase-Locked-Loop geschaltet ist, wobei die Phase-Locked-Loop dazu ausgebildet ist ein digitales Eingangssignal (xRAMP) zu empfangen, welches eine Folge von Digitalwörtern ist, und ein Feedbacksignal (vLF) für den HF-Oszillator (65) basierend auf dem digitalen Eingangssignal (xRAMP) zu erzeugen; eine Digital-Analog-Wandlereinheit (66), die dazu ausgebildet ist das digitale Eingangssignal (xRAMP) zu empfangen und ein analoges Ausgangssignal (vDAC) zu erzeugen, wobei die die Digital-Analog-Wandlereinheit (66) eine Vorverarbeitungsstufe (662), die dazu ausgebildet ist die Folge von Digitalwörtern vorzuverarbeiten, und einen Digital-Analog-Wandler (663) aufweist, der dazu ausgebildet ist die vorverarbeitete Folge von Digitalwörtern in das analoge Ausgangssignal (vDAC) zu wandeln, eine Schaltung, die dazu ausgebildet ist das analoge Ausgangssignal (vDAC) und das Feedbacksignal (vLF) miteinander zu kombinieren, um ein Steuersignal (vCTRL) für den HF-Oszillator (65) zu erzeugen; wobei die Vorverarbeitungsstufe (662) eine Wortlängenanpassungseinheit (662b), die dazu ausgebildet ist die Wortlänge der digitalen Wörter in der Folge von Digitalwörtern zu reduzieren, und einen Sigma-Delta-Modulator (662d) aufweist, der mit der Wortlängenanpassungseinheit (662b) verbunden und dieser nachgeschaltet ist, und der dazu ausgebildet ist die Folge von Digitalwörtern zu modulieren, wobei der Digital-Analog-Wandler (663) einen Steuereingang aufweist, der einen einstellbaren Verstärkungswert (G) empfängt, welcher durch die Wortlängenanpassungseinheit (662b) festgelegt wird.
  19. Schaltung gemäß Anspruch 17 oder 18, wobei die Phase-Locked-Loop eine Feedbackschleife aufweist, die dazu ausgebildet ist das HF-Oszillatorsignal (sLO) zu empfangen und das Feedbacksignal (vLF) bereitzustellen, wobei die Feedbackschleife einen Fraktional-N-Frequenzteiler (62, 63) aufweist, der dazu ausgebildet ist ein Teilungsverhältnis zu bewirken, welches auf dem digitalen Eingangssignal (xRAMP) basiert.
  20. Schaltung gemäß Anspruch 19, wobei die Feedbackschleife weiterhin einen Phasendetektor (64) und ein Schleifenfilter (65) aufweist, das das Feedbacksignal an seinem Ausgang bereitstellt.
  21. Schaltung gemäß einem der Ansprüche 17 bis 20, wobei die Vorverarbeitungsstufe (662) weiterhin einen Dezimator (662a) aufweist, der dazu ausgebildet ist eine Taktrate der Folge von Digitalwörtern um einen Reduktionsfaktor zu verringern.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3343773B1 (de) * 2016-12-29 2022-06-01 Nxp B.V. Chirp-generator mit einer pll
DE102017113730A1 (de) * 2017-06-21 2018-12-27 Infineon Technologies Ag Radar-frontend mit hf-oszillator-überwachung
EP3579012B1 (de) * 2018-06-06 2022-03-30 NXP USA, Inc. Phasenvoreinstellung für schnellen chirp-phasenregelkreis
EP3579011B1 (de) * 2018-06-06 2022-03-16 NXP USA, Inc. Verstärkte rücklaufzeit für schnellen chirp-phasenregelkreis und kalibrierungsverfahren
WO2020003349A1 (ja) * 2018-06-25 2020-01-02 株式会社ソシオネクスト 周波数掃引回路およびレーダー装置
DE102018121687B4 (de) 2018-09-05 2023-12-14 Infineon Technologies Ag Radarvorrichtung, Überwachungsvorrichtung, Phasenregelschaltung und Verfahren zum Überwachen einer Signalverarbeitungsschaltung
DE102018219333B3 (de) * 2018-11-13 2020-03-26 Albert-Ludwigs-Universität Freiburg Verfahren zur automatischen frequenzanpassung eines filters in einer geschlossenen regelschleife
US11454715B2 (en) * 2019-12-06 2022-09-27 Infineon Technologies Ag Radar signal modulator with bandwidth compensation and frequency offset sequence
US11469876B1 (en) * 2020-09-25 2022-10-11 Raytheon Company Trigger to data synchronization of gigahertz digital-to-analog converters
US10979059B1 (en) * 2020-10-26 2021-04-13 Ciena Corporation Successive approximation register analog to digital converter based phase-locked loop with programmable range
US11418205B1 (en) 2021-03-22 2022-08-16 Infineon Technologies Ag System and method of FN-PLL with multi modulus divider

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515553B1 (en) * 1999-09-10 2003-02-04 Conexant Systems Inc. Delta-sigma based dual-port modulation scheme and calibration techniques for similar modulation schemes
US20100328124A1 (en) * 2009-06-30 2010-12-30 Mediatek Singapore Pte. Ltd. Current steering digital-to-analog converter
US20110298506A1 (en) * 2009-02-13 2011-12-08 Freescale Semiconductor, Inc. Integrated circuit comprising frequency generation circuitry for controlling a frequency source
US9397675B1 (en) * 2015-07-31 2016-07-19 Shure Acquisition Holdings, Inc. Hybrid frequency synthesizer and method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114985A (en) * 1997-11-21 2000-09-05 Raytheon Company Automotive forward looking sensor test station
EP1870729A3 (de) * 2000-08-16 2011-03-30 Valeo Radar Systems, Inc. Radarsysteme und -verfahren für Kraftfahrzeuge
US7031395B2 (en) * 2002-03-29 2006-04-18 Northrop Grumman Corporation Apparatus and methods for digital-to-analog conversion
JP2007520136A (ja) * 2004-01-28 2007-07-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ マルチビットデジタル信号をアナログ信号に変換するｄａコンバータシステムおよび方法
US7535977B2 (en) * 2004-09-30 2009-05-19 Gct Semiconductor, Inc. Sigma-delta based phase lock loop
US7734258B2 (en) * 2006-12-13 2010-06-08 Broadcom Corporation RF transmitter front-end and applications thereof
US9281827B2 (en) * 2011-11-21 2016-03-08 Cirrus Logic International Semiconductor Ltd. Clock generator
EP2818887A1 (de) * 2013-06-26 2014-12-31 Nxp B.V. Radartransceiver
DE112017006442T5 (de) * 2016-12-21 2019-09-19 Intel Corporation Drahtlose kommunikationstechnologie, einrichtungen und verfahren
EP3343773B1 (de) * 2016-12-29 2022-06-01 Nxp B.V. Chirp-generator mit einer pll
EP3484053A1 (de) * 2017-11-14 2019-05-15 Nxp B.V. Analog-digital-wandler mit register mit schrittweiser annäherung, elektronische vorrichtung und verfahren dafür
DE102018109081B4 (de) * 2018-04-17 2022-06-09 Infineon Technologies Ag Bandbreitenanpassung in einem phasenregelkreis eines lokaloszillators

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515553B1 (en) * 1999-09-10 2003-02-04 Conexant Systems Inc. Delta-sigma based dual-port modulation scheme and calibration techniques for similar modulation schemes
US20110298506A1 (en) * 2009-02-13 2011-12-08 Freescale Semiconductor, Inc. Integrated circuit comprising frequency generation circuitry for controlling a frequency source
US20100328124A1 (en) * 2009-06-30 2010-12-30 Mediatek Singapore Pte. Ltd. Current steering digital-to-analog converter
US9397675B1 (en) * 2015-07-31 2016-07-19 Shure Acquisition Holdings, Inc. Hybrid frequency synthesizer and method

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Publication number Publication date
US20180175868A1 (en) 2018-06-21
US10320402B2 (en) 2019-06-11
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