DE102015114328A1 - Erzeugung von Frequenzrampen in einem PLL-basierten HF-Frontend - Google Patents

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Abstract

Hier wird eine HF-Transceiverschaltung beschrieben. Gemäß einem Beispiel der Beschreibung umfasst die HF-Transceiverschaltung einen Phasenregelkreis (PLL) mit einem Fractional-N-Multi-Modulus-Teiler. Der PLL arbeitet basierend auf einer PLL-Taktfrequenz und erzeugt ein frequenzmoduliertes HF-Ausgangssignal. Die HF-Transceiverschaltung umfasst des Weiteren eine Modulatoreinheit, die dazu ausgebildet ist, eine Sequenz von Teilungsverhältnissen abhängig von einer Gruppe von Modulationsparametern zu erzeugen.
Die Modulatoreinheit arbeitet basierend auf einer Systemtaktfrequenz, welche niedriger ist als die PLL-Taktfrequenz. Eine Abtastratenwandlereinheit ist zwischen die Modulatoreinheit und den Fractional-N-Multi-Modulus-Teiler gekoppelt. Die Abtastratenwandlereinheit ist dazu ausgebildet, die Sequenz von Teilungsverhältnissen zu interpolieren, um eine interpolierte Sequenz von Teilungsverhältnissen bereitzustellen mit einer Rate, die mit der PLL-Taktfrequenz korrespondiert.

Description

  • Die vorliegende Beschreibung bezieht sich auf das Gebiet der Hochfrequenz-(HF-)Empfänger- oder Transceiverschaltungen.
  • Hochfrequenz-(HF)Transceiver sind in einer Vielzahl von Anwendungen zu finden, insbesondere im Gebiet der drahtlosen Kommunikation und der Radarsensoren. Im Automobilbereich besteht eine wachsende Nachfrage nach Radarsensoren sogenannten Abstandsregeltempomatsystemen (Adaptive Cruise Control (ACC) oder Radar Cruise Control). Solche Systeme können dazu verwendet werden, die Geschwindigkeit eines Automobils automatisch anzupassen, um einen sicheren Abstand zu einem vorausfahrenden Fahrzeug einzuhalten.
  • Moderne Radarsysteme verwenden hochintegrierte HF-Schaltungen, welche alle Kernfunktionen eines HF-Frontends eines Radar-Transceivers in einem einzigen Gehäuse einschließen (single chip transceiver). Solche HF-Frontends umfassen üblicherweise unter anderem einen spannungsgeregelten Oszillator (voltage controlled oscillator, VCO), Leistungsverstärker (power amplifier, PA), Mischer, und Analog-Digital-Wandler (analog-to-digital converter, ADC).
  • FMCW-Radarsysteme verwenden Radarsignale, deren Frequenz moduliert wird durch Erhöhen (ramp up) und Verringern (ramp down) der Signalfrequenz. Solche Radarsignale werden häufig als „Chirp-Signale“ oder einfach als „Chirps“ bezeichnet, wobei die Frequenz in einem Aufwärts-Chirp (up-chirp) erhöht und in einem Abwärts-Chirp (down-chirp) verringert wird. Zum Erzeugen solcher Chirp-Signale kann der Radartransmitter einen spannungsgesteuerten Oszillator (VCO) aufweisen, der mittels eines Digital-Analog-Wandlers (digital-to-analog converter, DAC) gesteuert wird. Das heißt, die Frequenzrampe wird im Digitalbereich erzeugt und die Digitalwerte werden in ein analoges Steuersignal umgewandelt, welches den die Frequenz des VCO steuert. Eine derartige Implementierung benötigt jedoch üblicherweise einen hochpräzisen DAC sowie eine Frequenzstabilisierung (im Hinblick auf Temperaturdrift und Parametervariationen aufgrund des Produktionsprozesses). Alternativ kann der VCO auch in einem Phasenregelkreis (phase-locked loop, PLL) betrieben werden, der einen Muti-Modulus-Frequenzteiler beinhaltet. In einer solchen Implementierung wird die Frequenz moduliert durch geeignetes Anpassen des Teilerverhältnisses des Multi-Modulus-Teilers. In der Praxis kann ein Fractional-N-Teiler verwendet werden, der es erlaubt, digital eine rationale (nicht ganzzahlige) Zahl als Teilerverhältnis einzustellen. Das Teilerverhältnis sollte jedoch in jedem Taktzyklus des PLL angepasst werden. Da der PLL üblicherweise bei vergleichsweise hohen Frequenzen arbeitet (und daher der PLL-Taktzyklus vergleichsweise kurz ist), ist eine volldigitale Steuerung des Teilerverhältnisses ressourcenintensiv und daher schwierig zu implementieren. Es ist daher eine Aufgabe der vorliegenden Erfindung, eine verbesserte Frequenzrampenerzeugung in PLL-Frontends zu ermöglichen. Diese Aufgabe wird durch eine HF-Transceiverschaltung gemäß Anspruch 1 und das Verfahren gemäß Anspruch 13 gelöst. Verschiedene Ausführungsformen und Weiterentwicklungen sind Gegenstand der abhängigen Ansprüche.
  • Es wird nachstehend eine HF-Transceiverschaltung beschrieben. Gemäß einem Beispiel der Beschreibung umfasst die HF-Transceiverschaltung einen Phasenregelkreis (PLL) mit einem Fractional-N-Multi-Modulus-Teiler. Der PLL arbeitet basierend auf einer PLL-Taktfrequenz und erzeugt ein frequenzmoduliertes HF-Ausgangssignal. Die HF-Transceiverschaltung umfasst des Weiteren eine Modulatoreinheit, die dazu ausgebildet ist, eine Sequenz von Teilungsverhältnissen abhängig von einer Gruppe von Modulationsparametern zu erzeugen. Die Modulatoreinheit arbeitet basierend auf einer Systemtaktfrequenz, welche niedriger ist als die PLL-Taktfrequenz. Eine Abtastratenwandlereinheit ist zwischen die Modulatoreinheit und den Fractional-N-Multi-Modulus-Teiler gekoppelt. Die Abtastratenwandlereinheit ist dazu ausgebildet, die Sequenz von Teilungsverhältnissen zu interpolieren, um eine interpolierte Sequenz von Teilungsverhältnissen bereitzustellen mit einer Rate, die mit der PLL-Taktfrequenz korrespondiert.
  • Die Beschreibung lässt sich mit Bezug auf die folgenden Abbildungen und Erläuterungen besser verstehen. Die in den Figuren dargestellten Komponenten sind nicht notwendigerweise maßstabsgetreu; vielmehr wird Wert darauf gelegt, die der Beschreibung zugrunde liegenden Prinzipien darzustellen. Des Weiteren bezeichnen in den Figuren gleiche Bezugszeichen korrespondierende teile. In den Abbildungen:
  • 1 ist ein Blockdiagramm zur Illustration einer exemplarischen Implementierung eines Phasenregelkreises (PLL);
  • 2 ist ein Blockdiagramm zur Illustration eines HF-Frontends mit einem PLL gemäß 1 und einem Rampengenerator zur Erzeugung von Chirp-Signalen;
  • 3 illustriert die Frequenzrampen für niedrigere und höhere Taktraten;
  • 4 ist ein Blockdiagramm zur Illustration eines HF-Frontends ähnlich dem aus 2, wobei das Frontend einen PLL und einen Rampengenerator zur Erzeugung von Chirp-Signalen aufweist;
  • 5 illustriert ein exemplarisches Verfahren zur Erzeugung von HF-Chirp-Signalen.
  • 1 illustriert ein Beispiel eines Phasenregelkreises (PLL) 1, der einen Fractional-N-Multi-Modulus-Frequenzteiler verwendet, welcher einen Σ-∆-Modulator zum kontinuierlichen Verändern des (ganzzahligen) Frequenzteilungsverhältnisses aufweist, um eine rationale Zahl als effektiven Frequenzteiler zu bewirken. Das grundsätzliche Prinzip eines solchen PLL ist als solches bekannt und z.B. beschrieben in Tom A. D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, Bd. 28, Nr. 5, Mai 1993, was hiermit durch Bezugnahme mitaufgenommen werden soll.
  • PLL 1 weist einen spannungsgesteuerten Oszillator VCO (oder in einer volldigitalen Implementierung einen numerisch gesteuerten Oszillator, kurz: NCO) auf, der ein oszillierendes Ausgangssignal SVCO mit einer als fVCO bezeichneten Frequenz erzeugt, die nach Maßgabe eines Steuereingangs des Oszillators VCO (Oszillatorsteuersignal SCTRL) eingestellt wird. Das oszillierende Ausgangssignal SVCO ist einem Frequenzteiler MMD mit einem wählbaren (ganzzahligen) Teilungsverhältnis N zugeführt. Das heißt, der Frequenzteiler MMD ist dazu ausgebildet, die seinem Eingang zugeführte Frequenz zu teilen und ein Teilerausgangssignal SPLL mit einer als fPLL bezeichneten Frequenz zu erzeugen, wobei fVCO = N·fPLL. Das Teilungsverhältnis N ist wählbar abhängig von einem Signal, das einem Auswahleingang (select input) des Frequenzteilers MMD zugeführt ist. Das Ausgangssignal SPLL des Frequenzteilers MMD wird auch als PLL-Taktsignal bezeichnet. In einer Radaranwendung kann die HF-Oszillatorfrequenz zwischen 76 GHz und 81 GHz liegen, während das PLL-Taktsignal SPLL eine PLL-Taktfrequenz fPLL im Bereich von 160 MHz bis 200 MHz haben kann.
  • Das Frequenzteilerausgangssignal SPLL sowie ein Referenzsignal SREF, welches eine Frequenz fREF hat, werden einem Phasendetektor PF (auch bekannt als Phasenkomparator) zugeführt. Abhängig von der Implementierung kann stattdessen ein Phasen-Frequenz-Detektor PFD verwendet werden. Phasendetektoren sowie Phasen-Frequenz-Detektoren werden üblicherweise im Bereich von PLLs verwendet und daher hier nicht detaillierter besprochen.
  • Im vorliegenden Beispiel kann das Referenzsignal SREF von einem Frequenzmultiplizierer FQM bereitgestellt werden, der dazu ausgebildet ist, die Frequenz fCLK (auch als Systemtaktfrequenz bezeichnet) eines Referenzoszillators XTAL zu vervielfachen, der üblicherweise (jedoch nicht notwendigerweise) ein Kristalloszillator ist. Das heißt, die Frequenz fREF kann (indirekt) von der Resonanzfrequenz eines Quarzkristalloszillators festgelegt werden. Alternativ kann das Referenzsignal SREF direkt von dem Referenzoszillator XTAL ohne jegliche Frequenzmultiplikation bereitgestellt werden. Die Referenzfrequenz fREF kann zum Beispiel in einem Bereich zwischen 160 MHz und 200 MHz liegen, wohingegen die von dem Referenzoszillator XTAL bereitgestellte Systemtaktfrequenz fCLK zum Beispiel im Bereich von 40 MHz bis 80 MHz liegt. In dne vorliegenden Beispielen verwendet der Frequenzmultiplizierer FQM einen Multiplikationsfaktor zwischen 2 und 5. Jedoch können abhängig von der Anwendung auch andere Multiplikationsfaktoren und Frequenzwerte für fCLK, fPLL und fVCO verwendet werden.
  • Der Phasen-(Frequenz-)Detektors P(F)D umfasst üblicherweise eine Ladungspumpe an seinem Ausgang, die (als Ausgangssignal SFB) ein Fehlersignal erzeugt, welches gefiltert wird von einem Schleifenfilter LF (loop filter), der die Bandbreite des Regelkreises bestimmt. Die Ladungspumpe treibt üblicherweise ein Stromsignal hin zu dem Schleifenfilter. Das Ausgangssignal des Schleifenfilters LF wird als Steuersignal SCTRL verwendet, um die Oszillationsfrequenz fVCO des Oszillators VCO anzupassen. Der geschlossene (Regel-)Kreis stellt sicher, dass die Frequenz fVCO kontinuierlich auf so einen Wert abgestimmt wird, dass die Phasen des Teilerausgangssignals SPLL und des Referenzsignals SREF übereinstimmen. Verschiedene Implementierungen von Phasen-(Frequenz-)Detektoren P(F)D mit Ladungspumpen sind an sich aus dem Stand der Technik bekannt und werden daher hier nicht detaillierter besprochen.
  • Im Allgemeinen ist das Teilungsverhältnis N, welches von dem Frequenzteiler MMD verwendet wird, eine ganze Zahl (Integer). Um ein nicht-ganzzahliges Teilungsverhältnis zu erreichen, kann das ganzzahlige Verhältnis N mittels eines Σ-∆-Modulators SDM so moduliert werden, dass das durchschnittliche (und effektive) Teilungsverhältnis eine rationale Zahl ist. Der Σ-∆-Modulator SDM wird durch das PLL-Taktsignal SPLL (Taktfrequenz fPLL) getaktet und wird mit einem (z.B. digitalen) Eingangswert r versorgt, der eine Bruchzahl zwischen 0 und 1 repräsentiert. Angenommen r ist beispielsweise eine 3-Bit-Zahl, dann kann r folgende Werte annehmen: 0, 1/8, 1/4, 3/8, 1/2, 5/8, 3/4 und 7/8. Die Werte R, welche am Ausgang des Σ-∆-Modulators SDM erzeugt werden, sind ganzzahlige Werte mit einem Mittelwert gleich dem Eingangswert r. Ein ganzzahliger Offsetwert X kann zu dem Modulatorausgangssignal R addiert werden (N = X + R). Der Summenwert N ist – im Mittel – gleich X + r und wird dann dem Teiler MMD zugeführt, welcher das Teilungsverhältnis gemäß dem Summenwert N einstellt. Das heißt, der Teiler MMD empfängt in jedem Taktzyklus von SPLL ein aktualisiertes Teilungsverhältnis N gemäß dem Modulatorausgangssignal. Aufgrund der Σ-∆-Modulation beträgt das mittlere Teilungsverhältnis X + r, d.h. einen ganzzahligen Wert X vergrößert um einen Bruchzahlenwert r. Alternativ kann der ganzzahlige Offset bereits in dem Eingangswert r enthalten sein. In diesem Fall ist r keine Bruchzahl zwischen 0 und 1 sondern eine rationale Zahl in einem bestimmten Intervall (z.B. das Intervall [2, 8]).
  • Es sei angemerkt, dass r nicht notwendigerweise eine rationale Zahl zwischen 0 und 1 sein muss. Andere Intervalle, z.B. 0 bis 2 können auch geeignet sein, was von dem tatsächlichen Design des Σ-∆-Modulators SDM und dem PLL abhängt. Üblicherweise werden Σ-∆-Modulatoren verwendet, welche eine MASH-(multi stage noise shaping)Struktur dritter Ordnung aufweisen, was auch MASH3-Modulator genannt wird. Des Weiteren muss der dem Σ-∆-Modulator zugeführte Eingangswert r nicht notwendigerweise den gesamten Wertebereich abdecken, der theoretisch möglich wäre. In dem Beispiels aus 1 kann r einen beliebigen Wert zwischen 0 und 1 annehmen. Alternativ kann das Intervall von 0 bis 1 so diskretisiert werden, dass r beispielsweise von 0 bis 25/26 in Schritten von 1/26 variieren kann. In diesem Fall wäre r eine 5-Bit-Zahl, wobei nur 26 von 32 möglichen Werten tatsächlich verwendet werden.
  • Wie oben erwähnt kann durch geeignetes Abstimmen des von dem Frequenzteiler MMD verwendeten (effektiv rationalen) Teilungsverhältnisses N eine Frequenzmodulation des HF-Oszillatorsignals SVCO erreicht werden. In Radaranwendungen wird eine Frequenzmodulation insbesondere zur Erzeugung von sogenannten Chirp-Signalen (auch als Sweep-Signale bekannt) verwendet. Ein Chirp-Signal oder einfach ein Chirp ist ein Signal, bei dem die Frequenz mit der Zeit ansteigt („Up-Chirp“) oder abfällt („Down-Chirp“). Chirp-Signale werden häufig in Sonar- und Radaranwendungen verwendet, jedoch auch in anderen Anwendungen wie z.B. in der Spreizbandkommunikationstechnik (spread spectrum communications). In der Praxis kann die Frequenzvariation linear (linearer Chirp, Frequenzrampe), exponentiell (exponentieller Chirp) oder hyperbolisch (hyperbolischer Chirp) sein.
  • Ein effizienter Weg zur Erzeugung eines frequenzmodulierten HF-Oszillatorsignals SVCO besteht darin, das (rationale) Teilungsverhältnis X + r des Fractional-N-Frequenzteilers in geeigneter Weise zu variieren. Der Σ-∆-Modulator SDM arbeitet jedoch bei der Frequenz fPLL des PLL-Taktsignals SPLL (wobei fPLL im 100 MHz-Bereich, z.B. zwischen 160 und 200 MHz, liegt), und folglich muss der Frequenzrampengenerator (Chirp-Generator) kontinuierlich Eingangsdaten (das aktuelle Teilungsverhältnis) mit der gleichen Rate (entsprechend fPLL) bereitstellen, was ressourcenintensiv und daher schwierig zu implementieren ist, des Weiteren eine große Chipfläche benötigt und aufgrund hoher Leistungsaufnahme ineffizient ist.
  • 2 zeigt einen PLL 1 gemäß dem Beispiel aus 1 mit einer zusätzlichen Modulatoreinheit, welche bei einer Taktfrequenz fCLK (40 bis 80 MHz) betrieben wird, die niedriger ist als sie PLL-Taktfrequenz fPLL (160 bis 200 MHz). In den hier beschriebenen Beispielen ist die Modulatoreinheit ein Rampengenerator RMP zur Erzeugung von Frequenzrampen (lineare Chirps). Jedoch können auch andere Typen von Frequenzmodulationen durch andere Modulatoreinheiten erreicht werden. Eine Abtastratenwandlereinheit SRC (sample rate conversion unit) wird dazu verwendet, um die Modulatoreinheit (d.h. den Rampengenerator RMP) und den PLL 1 zu koppeln. Der Rampengenerator RMP wird mit der (niedrigeren) Taktfrequenz fCLK getaktet, welche von dem Referenzoszillator XTAL bereitgestellt wird, wohingegen die Abtastratenwandlereinheit SRC und der Σ-∆-Modulator SDM des PLLs 1 mit der (höheren) PLL-Taktfrequenz fPLL getaktet werden.
  • Gemäß dem Beispiel aus 2 empfängt der Rampengenerator RMP Modulationsparameter P (Rampenparameter), welche die Frequenzmodulation des HF-Oszillatorsignals definieren. Die Modulationsparameter umfassen insbesondere die Startfrequenz fSTART und die Stopfrequenz fSTOP sowie weitere Parameter, welche die Form (shape) der Modulation definieren. Im Falle eines linearen Chirps können die weiteren Parameter beispielsweise die Zeit TCHIRP umfassen, welche benötigt wird, um die Frequenz von fSTART auf fSTOP zu erhöhen (siehe 3). Alternativ können auch die Startfrequenz fSTART und die Frequenzänderungsrate df/dt spezifiziert werden. In jedem Taktzyklus des Referenztaktsignals SREF berechnet der Rampengenerator RMP Basierend auf diesen Modulationsparametern P entsprechende Teilungsverhältnisse SRAMP. Bei einer Taktfrequenz von 40 MHz beträgt ein Taktzyklus 25 Nanosekunden. Demnach ist die Sequenz SRAMP eine Sequenz von (nicht-ganzzahligen) Teilungsverhältnissen, wobei in jedem Taktzyklus des Referenztaktsignals SCLK ein neues Teilungsverhältnis berechnet wird.
  • Die resultierende Sequenz wird dann der Abtastratenwandlereinheit SRC zugeführt, welche ein einfaches kaskadiertes Integrator-Kammfilter (cascaded integrator-comb (CIC) filter, CIC-Filter) beinhalten kann. CIC-Filter sind an sich bekannt und werden gewöhnlich bei der Abtastratenwandlung verwendet und werden daher hier nicht weiter besprochen. Allgemein sind CIC-Filter Filter mit endlicher Impulsantwort (finite Impulse response, FIR), die bei der Multiratensignalverarbeitung (multi rate signal processing) zur Interpolation und Dezimation von zeitdiskreten Signal verwendet werden. Die Abtastratenwandlereinheit SRC empfängt an ihrem Eingang, die Sequenz SRAMP mit einer Rate, die mit der niedrigeren Taktfrequenz fCLK korrespondiert, und stellt an ihrem Ausgang eine interpolierte Sequenz SRAMP‘ mit der (höheren) PLL-Taktfrequenz fPLL bereit. Das Interpolationsverhältnis ist dabei fix und entspricht dem Multiplikationsfaktor, der von dem Frequenzvervielfacher FQM verwendet wird. Im Falle einer Taktfrequenz fCLK von 40 MHz (bereitgestellt von dem Oszillator XTAL), einer PLL-Taktfrequenz fPLL von 200 MHz (entspricht einem Interpolationsverhältnis von 5) und einer HF-Oszillatorfrequenz fVCO zwischen 76 GHz und 81 GHz liegen die Frequenzteilungsverhältnisse zwischen in der Sequenz SRAMP‘ zwischen 380 und 405.
  • Im vorliegenden Beispiel wird die (interpolierte) Sequenz SRAMP‘ von Teilungsverhältnissen dem PLL 1 zugeführt. Die in der Sequenz SRAMP‘ enthaltenen Zahlen werden mittels der Rundungseinheit (truncation unit) TRUNC in eine Ganzzahl X (Integer) und eine nicht-ganzzahlige Zahl r aufgeteilt (wobei SRAMP‘ = X + r). Die nicht-ganzzahlige Zahl r wird dem Σ-∆-Modulator SDM zugeführt, der die modulierte Sequenz R bereitstellt. Wie bereits in dem Beispiel aus 1 besprochen ist die Summe R + X eine Ganzzahl und wird dem Multi-Modulus-Teiler MMD des PLL 1 zugeführt. Die Komponenten und die Funktionen der PLL 1 sind mit dem vorherigen Beispiel aus 1 und werden daher hier nicht wiederholt.
  • 3 zeigt anhand eines Zeitdiagrams die Interpolation der Sequenz SRAMP, die sich aus den berechneten Teilungsverhältnissen zusammensetzt, welche von dem PLL 1 zur Erzeugung eines Chirp-Signals am Ausgang des spannungsgeregelten Oszillators VCO verwendet wird. Das obere Diagramm illustriert eine „grobe“ (grob quantisiert) Rampe wie sie basierend auf der vom Rampengenerator RMP bereitgestellten Sequenz SRAMP generiert wird, wobei zyklisch ein Teilungsverhältniswert generiert wird in Zyklen, die mit der Taktfrequenz fCLK korrespondieren. Das vorliegende Beispiel illustriert einen Up-Chirp mit einer Länge TCHIRP, einer Startfrequenz fSTART und einer Stopfrequenz fSTOP. Das untere Diagramm illustriert eine „feine“ Rampe wie sie basierend auf der von der Abtastratenwandlereinheit SRC bereitgestellten Sequenz SRAMP‘ generiert wird, wobei zyklisch ein Teilungsverhältniswert generiert wird in Zyklen, die mit der PLL-Taktfrequenz fPLL korrespondieren.
  • 4 zeigt ein weiteres Beispiel, welches mit dem Beispiel aus 2 identisch ist abgesehen davon, dass das Referenzsignal SREF (verwendet von dem Phasenkomparator PD des PLLs 1) von einem Referenzoszillator XTAL ohne vorhergehende Frequenzvervielfachung bereitgestellt wird. Wie in dem vorherigen Beispiel aus 2 kann diese Frequenz fREF (und folglich die PLL-Taktfrequenz fPLL) zwischen 160 MHz und 200 MHz liegen. Das Taktsignal SCLK mit der niedrigeren Frequenz fCLK erhält man durch Teilen der Frequenz fREF des Referenzsignals SREF durch einen festen, vordefinierten Faktor. Wie in dem vorherigen Beispiel aus 2 kann die Taktfrequenz fCLK zwischen 40 MHz und 80 MHz liegen. Jedoch können auch abhängig von der Anwendung andere Frequenzwerte und Teilungsverhältnisse verwendet werden.
  • Ein Verfahren zum Erzeugen frequenzmodulierter HF-Signale (wie in den Schaltungen aus 2 und 4 vorgesehen) wird unter Bezugnahme auf das Flussdiagramm in 5 zusammengefasst. Das Verfahren verwendet einen PLL (siehe 2, PLL 1) mit einem Fractional-N-Multi-Modulus-Frequenzteiler. In einem ersten Schritt (Schritt 41) wird abhängig von einer Gruppe von Rampenparametern P eine Sequenz von Teilungsverhältnissen SRAMP erzeugt (siehe 2). Die Teilungsverhältnisse sind für den Fractional-N-Multi-Modulus-Frequenzteiler MMD des PLLs 1 und korrespondieren mit dem gewünschten Modulationsschema (z.B. ein linearer Chirp). Die in der Sequenz SRAMP enthaltenen Werte werden gemäß einer vergleichsweise niedrigen Taktfrequenz fCLK erzeugt. Darauf folgend (Schritt 42) wird die Sequenz SRAMP einer Abtastratenwandlung (sample rate conversion) unterzogen, um eine interpolierte (upsampled) Sequenz SRAMP‘ mit einer höheren Rate zu erzeugen., die mit der PLL-Taktfrequenz fPLL korrespondiert. Da die Sequenz SRAMP‘ rationale Zahlen als Teilungsverhältnisse beinhaltet wird die interpolierte (upsampled) Sequenz SRAMP‘ anschließend einer Σ-∆-Modulation unterzogen (Schritt 43), um ganzzahlige Teilungsverhältnisse N zu erzeugen (N = R + X, siehe 2 und 4), welche – im Mittel – den rationalen Werten der Sequenz SRAMP‘ entsprechen. Der PLL 1 als solcher arbeitet wir unter Bezugnahme auf 1 beschrieben. Insbesondere wird das von dem Multi-Modulus-Teiler des PLL 1 verwendete Teilungsverhältnis in jedem PLL-Taktzyklus angepasst (Schritt 44).
  • Aufgrund der Abtastratenwandlung müssen nur einige wenige Systemkomponenten bei der hohen PLL-Taktfrequenz fPLL arbeiten. Die Rampenerzeugung und alle vorhergehenden Signalverarbeitungsschritte können bei der niedrigeren Systemtaktfrequenz fCLK durchgeführt werden. Folglich wird ist Systemkomplexität insgesamt signifikant reduziert.
  • Obwohl die Offenbarung in Bezug auf eine oder mehrere Implementierungen beschrieben wurde, können in den dargestellten Beispielen Änderungen und/oder Modifikationen vorgenommen werden, ohne vom Geist und vom Rahmen der angefügten Ansprüche abzuweichen. Insbesondere hinsichtlich der verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Einheiten, Baugruppen, Bauelementen, Schaltungen, Systemen usw.) durchgeführt werden, sowie der Bergriffe (einschließlich eines Bezugs auf ein "Mittel"), die verwendet werden, um solche Komponenten zu beschreiben, sollen diese, sofern nicht anders angegeben, jeglicher Komponente oder Struktur entsprechen, die die erwähnte Funktion der beschriebenen Komponente durchführt (d.h. die funktionell gleichwertig sind), auch wenn diese nicht der offenbarten Struktur, welche die Funktion in den hier dargestellten beispielhaften Implementierungen der Offenbarung durchführt, strukturell gleich ist. Auch wenn des Weiteren eine bestimmte Eigenschaft der Erfindung in Bezug auf nur eine von mehreren Ausführungsformen offenbart wurde, kann diese Eigenschaft mit einer oder mehreren anderen Eigenschaften anderer Ausführungsformen kombiniert werden, falls dies für eine beliebige oder bestimmte Anwendung erwünscht und vorteilhaft ist. Insoweit schließlich wie die Begriffe "einschließlich", "einschließt", "aufweisen", "umfasst", "mit" oder Varianten derselben entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, sollen solche Begriffe einschließend sein, auf eine ähnliche Weise wie der Begriff "umfassen".
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • Tom A. D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, Bd. 28, Nr. 5, Mai 1993 [0012]

Claims (15)

  1. Eine HF-Transceiverschaltung, die aufweist: ein Phasenregelkreis (PLL), der einen Fractional-N-Multi-Modulus-Teiler aufweist, wobei der PLL basierend auf einer PLL-Taktfrequenz arbeitet und ein frequenzmoduliertes HF-Ausgangssignal erzeugt; eine Modulatoreinheit, die dazu ausgebildet ist, abhängig von einer Gruppe von Modulationsparametern eine Sequenz von Teilungsverhältnissen zu erzeugen, wobei die Modulatoreinheit basierend auf einer Systemtaktfrequenz arbeitet, welche niedriger ist als die PLL-Taktfrequenz; eine Abtastratenwandlereinheit, die zwischen die Modulatoreinheit und den Fractional-N-Multi-Modulus-Teiler gekoppelt ist, wobei die Abtastratenwandlereinheit dazu ausgebildet ist, die Sequenz von Teilungsverhältnissen zu interpolieren, um eine interpolierte Sequenz von Teilungsverhältnissen mit einer Rate bereitzustellen, die mit der PLL-Taktfrequenz korrespondiert.
  2. Die HF-Transceiverschaltung gemäß Anspruch 1, wobei die PLL-Taktfrequenz ein ganzzahliges Vielfaches der Systemtaktfrequenz ist.
  3. Die HF-Transceiverschaltung gemäß Anspruch 1 oder 2, die weiter aufweist: einen Referenzoszillator, der ein Systemtaktsignal erzeugt, das mit der Systemtaktfrequenz oszilliert; und eine Frequenzvervielfachereinheit, die mit dem Referenzoszillator gekoppelt und dazu ausgebildet ist, die Systemtaktfrequenz zu multiplizieren, um ein Referenztaktsignal zu erhalten, welches mit einer Referenzfrequenz oszilliert.
  4. Die HF-Transceiverschaltung gemäß Anspruch 3, wobei die Frequenzvervielfachereinheit dazu ausgebildet ist, eine Frequenzvervielfachung um einen festen, ganzzahligen Multiplikator zu bewirken.
  5. Die HF-Transceiverschaltung gemäß einem der Ansprüche 1 bis 4, die weiter aufweist: einen Referenzoszillator, der ein Systemtaktsignal erzeugt, das mit einer Referenzfrequenz oszilliert; und eine Frequenzteilereinheit, die mit dem Referenzoszillator gekoppelt und dazu ausgebildet ist, die Referenzfrequenz zu teilen, um ein Systemtaktsignal zu erhalten, welches mit der Systemtaktfrequenz oszilliert.
  6. Die HF-Transceiverschaltung gemäß Anspruch 5, wobei die Frequenzteilereinheit dazu ausgebildet ist, eine Frequenzteilung gemäß einem festen, ganzzahligen Teilungsverhältnis zu bewirken.
  7. Die HF-Transceiverschaltung gemäß einem der Ansprüche 1 bis 7, wobei der PLL dazu ausgebildet ist, die PLL-Taktfrequenz so zu regeln, das die PLL-Taktfrequenz mit der Referenzfrequenz übereinstimmt.
  8. Die HF-Transceiverschaltung gemäß einem der Ansprüche 1 bis 7, wobei die Abtastratenwandlereinheit einen Multiraten-FIR-Filter aufweist.
  9. Die HF-Transceiverschaltung gemäß Anspruch 8, wobei der Multiraten-FIR-Filter ein kaskadierter Integrator-Kammfilter (CIC-Filter) ist.
  10. Die HF-Transceiverschaltung gemäß einem der Ansprüche 1 bis 9, wobei die Abtastratenwandlereinheit die Sequenz von Teilungsverhältnissen mit einem Interpolationsfaktor interpoliert, der dem Verhältnis zwischen PLL-Taktfrequenz und Systemtaktfrequenz entspricht.
  11. Die HF-Transceiverschaltung gemäß einem der Ansprüche 1 bis 10, wobei die Modulationsparameter ein gewünschtes Modulationsschema repräsentieren.
  12. Die HF-Transceiverschaltung gemäß einem der Ansprüche 1 bis 11, wobei die Modulatoreinheit ein Frequenzrampengenerator ist und die Modulationsparameter zumindest eines der folgenden angeben: eine Startfrequenz der Rampe, eine Stopfrequenz der Rampe und eine Dauer der Rampe.
  13. Ein Verfahren zum Erzeugen eines frequenzmodulierten HF-Signals mittels eines Phasenregelkreises (PLL) mit einem Fractional-N-Multi-Modulus-Teiler; das Verfahren weist auf: Erzeugen einer Sequenz von Teilungsverhältnissen basierend auf einer Gruppe von Modulationsparametern, wobei die Sequenz von Modulationsparametern mit einer Rate erzeugt wird, die einer Systemtaktfrequenz entspricht; Upsampling der Sequenz von Teilungsverhältnissen, um eine interpolierte Sequenz von Teilungsverhältnissen mit einer Rate bereitzustellen, die einer PLL-Taktfrequenz entspricht, welche höher ist als die Systemtaktfrequenz; Zuführen der interpolierten Sequenz von Teilungsverhältnissen dem Fractional-N-Multi-Modulus-Teiler mit einer Rate, die der PLL-Taktfrequenz entspricht, um das Frequenzteilungsverhältnis anzupassen.
  14. Das Verfahren gemäß Anspruch 13, wobei der Fractional-N-Multi-Modulus-Teiler einen Modulator aufweist zum Modulieren der interpolierten Sequenz von Frequenzteilungsverhältnissen, um eine modulierte Sequenz ganzzahliger Teilungsverhältnisse zu erhalten.
  15. Das Verfahren gemäß Anspruch 13 oder 14, wobei der Fractional-N-Multi-Modulus-Teiler kontinuierlich ein effektives Teilungsverhältnis anpasst, welches von dem PLL verwendet wird, um eine gewünschte Frequenzmodulation des HF-Signals zu erreichen.
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