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TECHNISCHES GEBIET
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Die vorliegende Offenbarung betrifft allgemein das Gebiet von HF-Schaltungen und -Geräten, insbesondere eine Schaltung und ein Verfahren zur Erzeugung von Frequenzrampen, die beispielsweise bei FMCW-Geräten eingesetzt werden können.
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HINTERGRUND
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Bei vielen Anwendungen wie beispielsweise bei Fahrzeuganwendungen werden sogenannte frequenzmodulierte Dauerstrich-Radarsysteme (engl.: „frequency modulated continuous wave“; FMCW) dazu verwendet, Objekte (als Radarziele bezeichnet) vor dem Radargerät zu detektieren und den Abstand zu dem Ziel / den Zielen sowie die Geschwindigkeit des Ziels / der Ziele zu messen.
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Üblicherweise enthält ein digitales FMCW-Radarsendeempfängersystem einen Digitalcontroller(oft als (Frequenz-)-Rampengenerator oder -sequenzer bezeichnet) zur Erzeugung von Frequenzrampensignalen, z.B. in Form einer Sägezahn-Wellenform. Das digitale Ausgangssignal des Rampengenerators wird dazu verwendet, die Frequenz eines HF-Oszillators zu steuern (d.h. zu modulieren), der in dem HF-Frontend des Radarsendeempfängers enthalten ist. Der HF-Oszillator kann beispielsweise als Phasenregelkreis (engl.: phase locked loop; PLL) mit einem Multi-Modulus-Frequenzteiler implementiert sein, der einen Sigma-Delta-Modulator verwendet, um ein nicht-ganzzahliges Frequenzteilungsverhältnis zu implementieren (Fraktional-N-Frequenzteiler). Alternativ kann ein Digital-Analog-Wandler (DAC) verwendet werden, um die Frequenz eines spannungsgesteuerten Oszillators (VCO) digital abzustimmen. Allgemein steuert der Rampengenerator die Frequenz eines HF-Oszillators, um das frequenzmodulierte (FM) Radarsignal zu erzeugen, das zur Ermittlung der Position und/oder der Geschwindigkeit von Radarzielen vor dem Radarsendeempfänger verwendet wird.
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Moderne Anwendungen wie beispielsweise Fahrerassistenzsysteme (ADAS) erfordern ausgeklügelte programmierbare Schemata von aufeinander folgenden Frequenzrampen einschließlich, beispielsweise, Sägezahn-Rampen mit einstellbarer Start- und Stoppfrequenz, verschiedenen Frequenzänderungsraten, kurzen Chirps, wiederholten Burst- und Pause-Sequenzen. Zusätzlich zu der Frequenzmodulation kann der Rampengenerator rampensynchrone Steuer- und Statussignale bereitstellen, die von anderen digitalen oder analogen Schaltkreisen des Radarsendeempfängers verwendet werden. Beispielsweise können HF-Leistungsverstärker ein- und ausgeschaltet werden, Analog-Digital-Wandler (ADCs) können aktiviert und deaktiviert werden, und andere Parameter des HF-Frontends können angepasst werden.
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Eine Frequenzrampe (und somit ein einzelner Chirp) ist üblicherweise durch eine feste Anzahl von Parametern sowie beispielsweise Startfrequenz, Chirpdauer, Steilheit und Dauer einer nachfolgenden Pause (Rampenparameter) festgelegt. Zusätzlich können Konfigurationsparameter mit den Rampenparametern einer einzelnen Rampe verbunden sein. Da die Rampen- und Konfigurationsparameter in Echtzeit in den Rampengenerator geladen werden müssen, stellt die Zeit, die erforderlich ist, um diese Parameter zu laden, eine untere Grenze der Chirpdauer dar. Weiterhin sind bei Anwendungen, bei denen eine Vielzahl von verschiedenen Frequenzrampen benötigt wird, Speicheranforderungen zur Speicherung von Rampen- und Konfigurationsparametern ein Problem, insbesondere bei einer Einzelchipimplementierung des Radarsendeempfängers. Daher besteht ein Bedarf an Frequenzrampengeneratoren, die eine effizientere Erzeugung von Frequenzrampen ermöglichen, die zur Erzeugung von Chirpsignalen verwendet werden.
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ÜBERBLICK
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Hierin wird ein Verfahren zur Erzeugung eines digitalen Frequenzrampensignals offenbart, das eine Sequenz von Frequenzrampen enthält. Gemäß einer Ausgestaltung der vorliegenden Erfindung enthält das Verfahren das Laden eines ersten Datenworts eines Datensatzes von einem Speicher. Der erste Datensatz enthält eine Information, die mit einer ersten Frequenzrampe verbunden ist, wobei das erste Datenwort des Datensatzes einen Header enthält. Das Verfahren enthält ferner die Auswertung des Headers, um zu ermitteln, ob der Datensatz ein oder mehr zusätzliche Datenworte enthält oder nicht, sowie um zu ermitteln, welche Information in dem zusätzlichen Datenwort / den zusätzlichen Datenworten enthalten ist. Abhängig von der Auswertung des Headers wird / werden das zusätzliche Datenwort / die zusätzlichen Datenworte des Datensatzes von dem Speicher geladen. Gemäß der in dem ersten Datenwort und, sofern geladen, dem zusätzlichen Datenwort / den zusätzlichen Datenworten gespeicherten Information werden Rampenparameter und/oder Konfigurationsparameter aktualisiert. Das Verfahren enthält weiterhin das Erzeugen digitaler Rampensignalwerte gemäß den aktualisierten Rampenparametern und synchron mit einem Taktsignal.
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Des Weiteren wird hierin eine Schaltung zur Erzeugung eines Chirpsignals beschrieben, das eine Sequenz von Chirps aufweist, wobei jeder Chirp durch eine korrespondierende Frequenzrampe bestimmt ist. Gemäß einem weiteren Beispiel der Erfindung enthält die Schaltung einen Speicher zur Speicherung einer Sequenz von Datensätzen, wobei jeder Datensatz ein oder mehr Datenworte enthält, die eine mit einer bestimmten Frequenzrampe verbundene Information enthalten. Ein erstes Datenwort eines jeden Datensatzes enthält einen Header. Weiterhin enthält die Schaltung einen Rampengenerator, der dazu ausgebildet ist, das erste Datenwort des ersten Datensatzes der Sequenz von Datensätzen zu laden und den Header des ersten Datenworts auszuwerten, um zu ermitteln, ob der erste Datensatz ergänzend zu dem ersten Datenwort ein oder mehr zusätzliche Datenworte enthält. Der Rampengenerator ist ferner dazu ausgebildet, abhängig von der Auswertung des Headers des ersten Datenworts das zusätzliche Datenwort/ die zusätzlichen Datenworte des ersten Datensatzes von dem Speicher zu laden und Rampenparameter gemäß der Information, die in dem ersten Datenwort und, sofern geladen, dem zusätzlichen Datenwort/ den zusätzlichen Datenworten des ersten Datensatzes gespeichert ist, zu aktualisieren. Des Weiteren erzeugt der Rampengenerator digitale Rampensignalwerte gemäß den aktualisierten Rampenparametern und synchron zu einem Taktsignal.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die Erfindung kann unter Bezugnahme auf die nachfolgenden Zeichnungen und Beschreibungen besser verstanden werden. Die Komponenten in den Figuren sind nicht notwendigerweise maßstäblich; stattdessen ist der Schwerpunkt auf die Darstellung der Prinzipien der Erfindung gerichtet. Des Weiteren bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen zeigen:
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1 ein Blockdiagramm, das die Grundstruktur eines HF-Frontends eines Radarsendeempfängers veranschaulicht;
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2 ein Blockdiagramm, das einen PLL-basierten lokalen Oszillator veranschaulicht, der bei dem Radarsendeempfänger gemäß 1 verwendet werden kann;
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3 ein beispielhaftes Zeitablaufdiagramm, das ein Frequenzrampensignal veranschaulicht, welches in Verbindung mit der PLL gemäß 2 verwendet werden kann;
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4 eine Tabelle, die die Struktur von Datensätzen veranschaulicht, die verwendet werden, um die in 3 gezeigten Frequenzrampen zu repräsentieren;
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5 ein Blockdiagramm, das eine Beispielschaltung für eine digitale Frequenzrampenerzeugung unter Verwendung der in 4 gezeigten Datenstruktur veranschaulicht;
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6 eine Tabelle, die allgemein einen Datenstrom veranschaulicht, der eine Reihe von aufeinander folgenden Frequenzrampen repräsentiert;
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7 beispielhafte Datensätze, die verschiedene Frequenzrampen repräsentieren und die in dem in 6 gezeigten Datenstrom enthalten sind;
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8 ein Blockdiagramm, das eine Ausgestaltung eines verbesserten digitalen Frequenzrampengenerators veranschaulicht, der zur Rampenerzeugung den in 6 gezeigten Datenstrom verwendet;
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9 ein Blockdiagramm, das ein weiteres Ausführungsbeispiel eines verbesserten digitalen Frequenzrampengenerators veranschaulicht, der den in 6 gezeigten Datenstrom verwendet; und
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10 ein Flussdiagramm, das ein Verfahren zur Rampenerzeugung veranschaulicht, wie es bei dem Ausführungsbeispiel gemäß 8 ausgeführt wird.
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AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
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Nachfolgend werden Ausführungsbeispiele der vorliegenden Erfindung in Verbindung mit einem Radarsendeempfänger diskutiert. Es wird jedoch darauf hingewiesen, dass Ausgestaltungen der vorliegenden Erfindung auch bei von Radaranwendungen verschiedenen Anwendungen eingesetzt werden können, wie beispielsweise bei HF-Kommunikationsgeräten oder bei Ultraschall-(Sonar)-Sendeempfängern.
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Ein sogenannter "Einzelchipradar" kann Schaltkreise enthalten, die die zur Abstands- und/oder Geschwindigkeitsmessung erforderlichen Kernfunktionen in einem Chip bereitstellen. Daher kann der Chip unter anderem Hochfrequenz-(HF)-Oszillatoren, Verstärker, Mixer, Filter, Analog-Digital-Wandler und digitale Signalprozessoren enthalten. 1 veranschaulicht ein Beispiel eines HF-Sendeempfängers 1, wie er beispielsweise in einem Radarentfernungsmesser eingesetzt wird. Entsprechend enthält der HF-Sendeempfänger 1 einen Sendesignalpfad und einen Empfangssignalpfad. Der Sendesignalpfad enthält einen HF-Leistungsverstärker zur Verstärkung eines HF-Oszillatorsignals fVCO, das bei FMCW-Radarsystemen frequenzmoduliert ist. Das HF-Oszillatorsignal fVCO wird von einem lokalen Oszillator (LO) bereitgestellt, der bei dem vorliegenden Beispiel einen Phasenregelkreis 10 enthält. Das verstärkte HF-Oszillatorsignal ist mit STX bezeichnet und wird einer oder mehreren Antennen (nicht gezeigt) zugeführt. Der Empfangssignalpfad enthält einen HF-Verstärker 11 (Verstärker mit geringem Rauschen, LNA) zur Verstärkung eines Radar-Echosignals RRX, das von einer oder mehreren Antennen (nicht gezeigt) empfangen wird. Das verstärkte Radar-Echosignal ist mit SRX' bezeichnet und wird einem HF-Eingang eines Mixers 12 zugeführt, der dazu ausgebildet ist, das verstärkte Radarsignal SRX' in das Basisband oder ein Zwischenfrequenz-(ZF)-Band herabzuwandeln, indem er das verstärkte Radar-Echosignal SRX' mit dem HF-Oszillatorsignal SVCO mischt.
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Wenn es bei einem Radarentfernungsmesser eingesetzt wird, kann das HF-Oszillatorsignal SVCO im Bereich zwischen etwa 24 GHz und 77 GHz liegen (bei dem vorliegenden Beispiel 77 GHz). Allerdings können, abhängig von der aktuellen Anwendung, höhere oder geringere Frequenzen ebenso eingesetzt werden. Wie erwähnt, wandelt der Mixer 12 das empfangene Signal SRX' (verstärktes Antennensignal) in das Basisband (ZF-Band) herab. Das betreffende Basisbandsignal (Mixer-Ausgangssignal) ist mit SBB bezeichnet. Das Basisbandsignal SBB wird dann einer Analogfilterung (Filter 13) unterzogen, um unerwünschte Seitenbänder oder Spiegelfrequenzen zu unterdrücken. Bei dem Filter 13 kann es sich um einen Tiefpassfilter oder einen Bandpassfilter handeln. Das gefilterte Basisbandsignal (Filterausgangssignal) ist mit SBB' bezeichnet. Sendeempfänger, die einen Mixer verwenden, um das HF-Eingangssignal in das Basisband oder ein ZF-Band herabzuwandeln, sind als solche als Heterodyn-Empfänger bekannt und werden deshalb nicht weiter ausführlicher erörtert. Das gefilterte Basisbandsignal SBB' wird dann abgetastet und in ein digitales Signal RRXDIG (Analog-Digital-Wandler (ADC) 14) gewandelt, das dann in der digitalen Domäne unter Verwendung digitaler Signalverarbeitung (digitale Signalverarbeitungs-(DSP)-Einheit 15) weiter verarbeitet wird. Im Fall einer Herabwandlung in ein ZF-Band kann auch das ZF-Signal für eine digitale Demodulation des ZF-Signals digitalisiert werden. Die digitale Signalverarbeitung kann beispielsweise unter Verwendung eines digitalen Signalprozessors ausgeführt werden, der geeignete Softwareanweisungen ausführt. Allerdings kann ein Teil der Signalverarbeitung unter Verwendung von dedizierter Hardware (z.B. einem Field Programmable Gate Array (FPGA) oder dergleichen) implementiert werden.
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Bei sogenannten bi-statischen oder pseudo-monostatischen Radarsystemen verwenden der Empfänger- und der Senderteil des Radarsendeempfängers separate Antennen. Allerdings können sich bei sogenannten monostatischen Radarsystemen der Empfänger und der Sender eine oder mehrere Antennen teilen. In diesem Fall kann ein Richtkoppler oder Zirkulator verwendet werden, um Sendesignale (das verstärkte HF-Oszillatorsignal STX) von empfangenen Signalen (Radarsignal SRX) zu separieren.
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2 veranschaulicht ein Beispiel eines Phasenregelkreises 10 (PLL), der einen Fraktional-N-Multi-Modulus-Frequenzteiler verwendet, der einen Sigma-Delta-Modulator enthält, um den (Integer-)-Frequenzteilermodulus kontinuierlich zu ändern, um als effektiven Frequenzteilermodulus eine rationale Zahl zu realisieren. Das Grundprinzip einer solchen PLL ist als solches bekannt und beispielsweise in Tom A.D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, vol. 28, no. 5, May 1993, beschrieben, die hierin durch Bezugnahme eingebunden wird.
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Die PLL 10 enthält einen spannungsgesteuerten Oszillator VCO (oder bei einer vollständig digitalen Implementierung einen numerisch gesteuerten Oszillator, kurz: NCO), der ein oszillierendes Ausgangssignal SVCO erzeugt, das eine als fVCO bezeichnete Frequenz erzeugt, die gemäß einer Steuereingabe des Oszillators VCO (Oszillator-Steuersignal SCTRL) eingestellt wird. Das oszillierende Ausgangssignal SVCO wird einem Frequenzteiler MMD (Multi-Modulus-Teiler) zugeführt, der ein selektierbares (ganzzahliges) Teilungsverhältnis N besitzt. Das heißt, der Frequenzteiler MMD ist dazu ausgebildet, die seinem Eingang zugeführte Frequenz zu teilen (zu verringern) und ein Teilerausgangssignal SPLL zu erzeugen, das eine mit fPLL bezeichnete Frequenz besitzt, wobei fVCO = N·fPLL. Das Teilungsverhältnis N kann abhängig von einem Signal ausgewählt werden, das einem Select-Eingang des Frequenzteilers MMD zugeführt wird. Das Ausgangssignal SPLL des Frequenzteilers MMD wird auch als PLL-Taktsignal bezeichnet. Bei einer Radaranwendung kann die HF-Oszillatorfrequenz fVCO beispielsweise zwischen 76 GHz und 81 GHz liegen, während das PLL-Taktsignal SPLL eine PLL-Taktfrequenz fPLL im Bereich von 160 MHz bis 200 MHz aufweisen kann.
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Das Frequenzteilerausgangssignal SPLL und ebenso ein Referenzsignal SREF, das eine Frequenz fREF aufweist, werden einem Phasendetektor PD (auch als Phasenkomparator bekannt) zugeführt. Abhängig von der Implementierung kann stattdessen ein Phasen-Frequenz-Detektor PFD eingesetzt werden. Sowohl Phasendetektoren als auch Phasen-Frequenz-Detektoren werden im Bereich von PLLs allgemein eingesetzt und deshalb weiter nicht ausführlicher erörtert.
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Bei dem vorliegenden Beispiel wird das Referenzsignal SREF von einem Frequenzvervielfacher FQM bereitgestellt, der dazu ausgebildet ist, eine Frequenz fCLK (auch als Systemtaktfrequenz bezeichnet) eines Referenzoszillators XTAL zu multiplizieren (zu erhöhen), bei dem es sich üblicherweise um einen Kristalloszillator handelt (was er jedoch nicht notwendigerweise sein muss). Das heißt, die Frequenz fREF kann (indirekt) durch die Resonanzfrequenz eines Quarzkristalloszillators bestimmt sein. Alternativ kann das Referenzsignal SREF ohne irgendeine Frequenzvervielfachung direkt dem Referenzoszillator XTAL zugeführt werden. Die Referenzfrequenz fREF kann beispielsweise im Bereich zwischen 160 MHz und 200 MHz liegen, während die von dem Referenzoszillator XTAL bereitgestellte Systemtaktfrequenz fCLK beispielsweise im Bereich von 40 MHz bis 80 MHz liegen kann. Bei den vorliegenden Beispielen verwendet der Frequenzvervielfacher FQM einen Multiplikationsfaktor zwischen 2 und 5. Allerdings können für fCLK, fPLL und fVCO abhängig von der Anwendung andere Multiplikationsfaktoren und Frequenzwerte verwendet werden.
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Der Phasen-(-Frequenz-)-Detektor P(F)D weist an seinem Ausgang üblicherweise eine Ladungspumpe auf, die (als Ausgangssignal SFB) ein Fehlersignal erzeugt, das durch ein Schleifenfilter LF gefiltert wird, das die Bandbreite der Regelschleife bestimmt. Die Ladungspumpe führt dem Schleifenfilter üblicherweise ein Stromsignal zu, und die Ausgangsspannung des Schleifenfilters LF wird als Steuersignal SCTRL verwendet, um die Oszillationsfrequenz fVCO des Oszillators VCO einzustellen und damit die Regelschleife zu schließen. Die geschlossene Schleife stellt sicher, dass die Frequenz fVCO kontinuierlich auf einen derartigen Wert abgestimmt wird, dass die Phasen des Teilerausgangssignals SPLL (PLL-Taktsignal) und des Referenzsignals SREF übereinstimmen. Unterschiedliche Implementierungen des Phasen-(-Frequenz-)-Detektors P(F)D einschließlich Ladungspumpen sind in der Technik als solche bekannt und werden daher hierin nicht ausführlicher erörtert.
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Allgemein handelt es sich bei dem von dem Frequenzteiler MMD verwendeten Teilungsverhältnis N um eine ganze Zahl. Um ein nicht-ganzzahliges Teilungsverhältnis zu erzielen, kann das ganzzahlige Verhältnis N (z.B. eine ganze Zahl mit 8 Bit) durch einen Sigma-Delta-Modulator SDM derart moduliert werden, dass das durchschnittliche (und damit effektive) Teilungsverhältnis eine rationale Zahl ist. Der Sigma-Delta-Modulator kann von dem PLL-Taktsignal SPLL (Taktfrequenz fPLL) getaktet werden, und es wird ihm ein (z.B. digitales) Eingangssignal SRMP zugeführt, dessen Werte (z.B. 32-Bit-Worte) eine rationale Zahl repräsentieren. Der Teiler MMD empfängt entsprechend dem Ausgang des Modulators mit jedem Taktzyklus von SPLL ein aktualisiertes Teilungsverhältnis N. Üblicherweise werden Sigma-Delta-Modulatoren eingesetzt, die eine MASH-(mehrstufige Rauschformung; engl.: "multi-stage noise shaping")-Struktur dritter Ordnung aufweisen und die auch als MASH3-Modulator bezeichnet werden. Wie oben erwähnt kann eine Frequenzmodulation des HF-Oszillatorsignals SVCO dadurch erreicht werden, dass das von dem Frequenzteiler MMD verwendete (effektiv rationale) Teilungsverhältnis N geeignet eingestellt wird. Bei Radaranwendungen wird Frequenzmodulation insbesondere dazu eingesetzt, sogenannte Chirp-Signale (auch als Sweep- oder Rampensignale bekannt) zu erzeugen. Bei einem Chirp-Signal oder einfach einem Chirp handelt es sich um ein Signal, bei dem die Frequenz mit der Zeit ansteigt ("Aufwärts-Chirp") oder abfällt ("Abwärts-Chirp"). Chirp-Signale werden allgemein bei Sonar- und Radaranwendungen eingesetzt, aber auch bei anderen Anwendungen wie beispielsweise bei Spreizbandübertragungen. In der Praxis kann die Frequenzänderung eines Chirps linear sein (Linear-Chirp, Frequenzrampe), exponentiell (Exponential-Chirp), oder hyperbolisch (hyperbolischer Chirp).
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Eine Möglichkeit, ein frequenzmoduliertes HF-Oszillatorsignal SVCO zu erzeugen, besteht darin, das (rationale) Teilungsverhältnis (repräsentiert durch das Rampensignal SRMP) des Fraktional-N-Frequenzteilers (zusammengesetzt aus einem Multi-Modulus-Teiler MMD und einem Sigma-Delta-Modulator SDM) geeignet zu variieren. Bei der nachfolgenden Erörterung wird angenommen, dass die digitalen Werte des Rampensignals SRMP proportional zu der gewünschten HF-Oszillatorfrequenz fVCO sind. Die Invertierung (d.h. Berechnung des Kehrwerts) und irgendeine Skalierung, die erforderlich sein können, um ein entsprechendes Teilungsverhältnis zu erzielen, können jedoch in der Eingangsstufe des Sigma-Delta-Modulators oder in der Ausgangsstufe des Rampengenerators RMP enthalten sein. In 2 wird die digitale Signalverarbeitungsschaltung 2, die den Rampengenerator RMP enthält, von dem von dem Oszillator XTAL bereitgestellten Systemtaktsignal SCLK getaktet. Allerdings ist dies als illustratives Beispiel anzusehen. Alternativ kann die digitale Signalverarbeitungsschaltung 2 von dem PLL-Taktsignal SPLL, dem Referenzsignal SREF (oder irgendeinem anderen hiervon abgeleiteten Taktsignal) getaktet werden, oder sogar ein von einem Taktsignal, das von einem separaten Oszillator (der eine weitere PLL enthalten kann) erzeugt wird. 2 veranschaulicht außerdem Steuer- und Statussignale, die von dem Rampengenerator RMP synchron mit dem Rampensignal SRMP bereitgestellt werden.
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3 veranschaulicht ein beispielhaftes Rampensignal SRMP, das in Verbindung mit der in 2 gezeigten PLL eingesetzt werden kann. Jede Rampe ist eindeutig definiert durch eine Startfrequenz fSTART, eine Stoppfrequenz fSTOP, eine Rampendauer TRMP, und eine Dauer TWAIT (kann Null sein) einer Pause, die der Rampe folgt. Bei gegebener Taktzyklusdauer TCLK (z.B. direkt oder indirekt von dem Systemtakt XTAL erhalten) kann die Frequenzschrittgröße fSTEP aus den Werten fSTART, fSTOP und TRMP berechnet werden. Bei dem Beispiel gemäß 3 startet die erste Rampe (Rampe i) mit einer Frequenz fSTART. Die Frequenz wird in jedem Taktzyklus um das Inkrement fSTEP erhöht, bis die Stoppfrequenz fSTOP erreicht ist. Es folgt eine Pause der Länge TWAIT, während der die Frequenz nicht verändert wird. Unmittelbar nach der Pause folgt die nächste Rampe (Rampe i + 1). Bei dem vorliegenden Beispiel startet die zweite Rampe bei der Stoppfrequenz der ersten Rampe, und stoppt bei der Startfrequenz der ersten Rampe, während die Frequenz in jedem Zyklus unter Verwendung einer Schrittgröße, die größer ist, als die Schrittgröße der ersten Rampe, verringert wird. Wie in 3 gezeigt ist, müssen die Rampenparameter PCONF (siehe auch 4) für die nachfolgende Rampe geladen und am Ende der Pausendauer TWAIT (welches, wenn TWAIT Null ist, derselbe Zeitpunkt ist wie das Ende der Rampendauer TRMP) angewendet werden.
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4 veranschaulicht das Format einer Datenstruktur, die eine Reihe von Frequenzrampen eindeutig repräsentiert, die in dem Rampensignal SRMP (siehe 2) enthalten sind. Die Datenworte können in einem digitalen Speicher gespeichert und später zur Rampenerzeugung abgerufen werden. Jede Frequenzrampe (Rampe i – 1, Rampe i, Rampe i + 1, Rampe i + 2, ...) wird durch einen Datensatz repräsentiert, wobei jeder Datensatz, wie in 3 dargestellt, dieselbe Datenstruktur mit einer festen Bitlänge aufweist, und Datenfelder für die Startfrequenz fSTART, die Stoppfrequenz fSTOP, die Rampendauer TRMP und die Pausendauer TWAIT enthält. Optional kann die Datenstruktur ein oder mehrere Datenfelder zur Speicherung von mit der betreffenden Rampe verbundenen Konfigurationsparametern PCONF enthalten.
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5 veranschaulicht eine beispielhafte Schaltung, die zur Erzeugung von Frequenzrampen und zur Verwendung des in 4 gezeigten Datenformats eingesetzt werden kann. Die Schaltung gemäß 5 kann Teil der in 1 gezeigten Signalverarbeitungseinheit 15 und der in 2 gezeigten Schaltung 2 sein. Ein Speicher 152 wird dazu verwendet, die in 3 gezeigten Datensätze zu speichern, wobei jeder Datensatz zu einer bestimmten Frequenzrampe gehört. Ein Mikroprozessor (z.B. eine CPU 151) ist über einen Systembus 153 mit dem Speicher 152 verbunden. Weiterhin ist ein digitaler Rampengenerator RMP, z.B. über einen Datenbus 154, wie beispielsweise SPI, I2C oder irgendeinen anderen geeigneten Bus (verschieden von dem Systembus 153) mit der CPU verbunden. Die CPU 151 ist dazu programmiert, für jede Frequenzrampe einen zugehörigen Datensatz aus dem Speicher 152 abzurufen und die in dem Datensatz enthaltenen Rampenparameter (und optionale Konfigurationsparameter PCONF, siehe 3) über den Datenbus 154 dem digitalen Rampengenerator RMP zuzuführen. Der digitale Rampengenerator RMP kann als endlicher Automat (engl.: "finite state machine") implementiert sein, der dazu ausgebildet ist, von der CPU für jede neue Rampe (Rampe i) einen neuen Satz von Rampen-(und Konfigurations-)Parametern Pi anzufordern. Die Parameter müssen in Echtzeit geladen und angewendet werden. Das heißt, der Prozess des Ladens neuer Rampenparameter für eine bestimmte Rampe i muss während der Ausgabe der vorhergehenden Rampe i – 1 abgeschlossen sein. Außer dem Rampensignal SRMP können Steuer- und Statussignale Si (bei Datenleitungen 155) erzeugt und der CPU 151 oder irgendwelchen anderen Komponenten, die in den Prozess der Erzeugung des FM-Oszillatorsignals SVCO (siehe die 1 und 2) involviert sind, zugeführt werden. Die Steuer- und Statussignale Si repräsentieren die erwähnten Konfigurationsparameter und können auf den Konfigurationsparametern PCONF basieren. Wie erwähnt können die Steuer- und Statussignale von anderen digitalen oder analogen Schaltkreisen des Radarsendeempfängers verwendet werden. Beispielsweise können HF-Leistungsverstärker an- und abgeschaltet werden, Analog-Digital-Wandler (ADCs) können aktiviert und deaktiviert werden, und andere Parameter des HF-Frontends können angepasst werden. Ein spezielles Steuersignal kann durch ein Interrupt-Signal gegeben sein, um einer Recheneinheit einen Interrupt zu signalisieren.
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Bei der in den 4 und 5 gezeigten Implementierung ist die CPU 151 wesentlich in den Rampenerzeugungsprozess involviert, da jedesmal, wenn sich die zu erzeugende Rampenwellenform ändert, ein neuer Datensatz geladen werden muss. Weiterhin ist die Menge der in dem Speicher zu speichernden Daten erheblich und darüber hinaus teilweise redundant (z.B. unterscheiden sich zwei aufeinander folgende Rampen üblicherweise nicht in jedem einzelnen Parameter). Die 6 und 7 veranschaulichen die Struktur eines Datenstroms, der eine Vielzahl von aufeinander folgenden Frequenzrampen repräsentiert. Abweichend von dem vorangehenden Beispiel gemäß 4 besitzen die einzelnen in dem Datenstrom enthaltenen Datensätze keine gleichen Größen, da redundante Daten vermieden werden. Bei Verwendung der Datenstruktur gemäß 6 ist eine Frequenzrampe festgelegt durch die Rampendauer TRMP, die Startfrequenz fSTART und die Schrittgröße fSTEP (siehe auch 3). Optionale Konfigurationsparameter PCONF können in dem Datensatz enthalten sein. Ein Datensatz, der eine bestimmte Rampe repräsentiert, enthält nicht notwendigerweise sämtliche Parameter TRMP, fSTART, fSTEP und PCONF. Es sind nur diejenigen Parameter enthalten, die zur Erzeugung einer bestimmten Rampe erforderlich sind. Wenn beispielsweise die Startfrequenz einer bestimmten Rampe gleich der Stoppfrequenz der vorangehenden Rampe ist, wäre es redundant, die Startfrequenz für diese bestimmte Rampe in den betreffenden Datensatz einzufügen. Ähnlich besteht, wenn die Schrittgröße einer bestimmten Rampe gleich der Schrittgröße der vorangehenden Rampe ist, kein Bedarf, die Schrittgröße für die betreffende Rampe in den betreffenden Datensatz einzufügen. Allgemein sind nur diejenigen Parameter in dem Datensatz einer bestimmten Rampe enthalten, die sich von den entsprechenden Parametern der vorangehenden Rampe unterscheiden. Jeder Datensatz enthält einen Header, der aus nur wenigen Bits zusammengesetzt ist (bei dem vorliegenden Beispiel 6 Bits) und der darauf schließen lässt, welche Datenfelder (Parameter) in dem betreffenden Datensatz enthalten sind.
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Bei dem vorliegenden Beispiel ist der Header in dem ersten Datenfeld enthalten, das auch die Rampendauer TRMP enthält. Das erste Bit (lade fSTART) des Headers ist auf 0 oder 1 gesetzt, um anzuzeigen, ob in dem gegenwärtigen Datensatz ein Datenfeld enthalten ist, das eine Startfrequenz enthält. Das zweite Bit (lade fSTEP) des Headers ist auf 0 oder 1 gesetzt, um anzuzeigen, ob in dem gegenwärtigen Datensatz ein Datenfeld enthalten ist, das eine Frequenzschrittgröße enthält oder nicht. Das dritte Bit (lade PCONF) des Headers ist auf 0 oder 1 gesetzt, um anzuzeigen, ob in dem gegenwärtigen Datensatz ein Datenfeld enthalten ist, das Konfigurationsparameter PCONF enthält oder nicht. Das vierte Bit (Lösche fSTEP) des Headers ist auf 0 oder 1 gesetzt, um anzuzeigen, ob der gegenwärtige Schrittgrößenwert zu löschen (auf Null zu setzen) ist oder nicht. Das fünfte und sechste Bit (interrupt enable and sync enable) können dem Rampengenerator anzeigen, synchron mit dem Start eines Rampensignals ein Interrupt-Strobe-Signal bzw. ein Synchronisationspulssignal zu erzeugen. Diese Signale können durch die CPU 151 oder andere Schaltungskomponenten ausgewertet werden. Einige spezielle Beispiele werden in den 7a bis 7d vorgestellt. Allerdings wird darauf hingewiesen, dass die in dem Header enthaltene Information bei anderen Beispielen abweichen und von der aktuellen Implementierung des Systems abhängen kann. Am Ende eines mit einer bestimmten Rampe verbundenen Datensatzes folgt der (mit der folgenden Rampe verbundene) nächste Satz.
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7a veranschaulicht einen Datensatz, der Datenfelder für die Parameter TRMP, fSTART und fSTEP enthält, die eine Frequenzrampe vollständig definieren (Bit 0 und 1 des Headers sind auf "1" gesetzt). Unter der Annahme, dass die Schrittgröße fSTEP ein positiver Wert ist, wird die Frequenz in jedem Taktzyklus erhöht, um eine Aufwärtsrampe zu erzeugen. Der nächste Datensatz (7b) veranschaulicht einen einfachen Datensatz, der dazu verwendet werden kann, lediglich die Frequenzschrittgröße zu ändern, wohingegen die verbleibenden Parameter (im Vergleich zu der vorhergehenden Rampe) unverändert sind. Das heißt, die Startfrequenz der gegenwärtigen Rampe ist gleich der Startfrequenz der vorangehenden Rampe. Die Rampendauer ist ebenfalls unverändert. 7c veranschaulicht den mit einer Pause verbundenen Datensatz. Entsprechend wird eine Pause als Rampe mit der Schrittgröße fSTEP gleich Null angesehen. Entsprechend ist bei diesem Beispiel lediglich das "lösche fSTEP"-Bit auf "1" gesetzt. Der Parameter TRMP bestimmt in diesem Fall die Pausendauer. Das Beispiel gemäß 7d veranschaulicht einen Datensatz, der zur Veränderung von Konfigurationsparametern eingesetzt werden kann, während der Rampenparameter TRMP in diesem speziellen Fall irrelevant ist und ignoriert werden kann.
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8 veranschaulicht eine verbesserte Schaltung, die zur Erzeugung von Frequenzrampen unter Verwendung eines Stroms von Datensätzen mit veränderlicher Länge, wie sie in den 6 und 7 gezeigt sind, eingesetzt werden kann. Wie bei dem vorangehenden Beispiel gemäß 5 ist eine CPU 151 über einen Systembus 153 mit einem Speicher 152 verbunden. Allerdings ist der Rampengenerator, abweichend von dem vorherigen Beispiel, direkt mit dem Systembus 153 verbunden und dazu in der Lage, die Datensätze, wie in 6 gezeigt, unter Verwendung von Speicherdirektzugriff (engl.: "direct memory access"; DMA) direkt aus dem Speicher 152 abzurufen. Die Verwendung von DMA entlastet die CPU 151 von der Aufgabe, die Datensätze zu laden und die Rampenparameter an den Rampengenerator RMP zu senden. Die Aufgabe der Steuerung des Rampengenerators RMP, zum Beispiel das Triggern der Erzeugung einer Folge von Rampen, kann jedoch bei der CPU 151 verbleiben. Abhängig von einer jeweiligen Implementierung des DMAs kann ein DMA-Controller 156 bereitgestellt werden, der dazu ausgebildet ist, einen direkten Speicherzugriff zwischen der CPU 151 und Schaltungskomponenten (z.B. dem Rampengenerator RMP) vorzunehmen, die den Systembus ohne direkte Steuerung durch die CPU 151 verwenden können. Zu diesem Zweck kann der DMA-Controller 156 dazu ausgebildet sein, Bus-Anfragesignale (engl.: „bus request signals“) BREQ von dem Rampengenerator RMP an die CPU 151 und Bus-Zuweisungssignale (engl.: „bus grant signals“) BGRNT von der CPU 151 an den Rampengenerator RMP (über den DMA-Controller) zu verarbeiten. Andere Implementierungen können einen Dual-Port-Speicher einsetzen, oder verschiedene Entscheidungsschemata, die auf dem Gebiet der Computerarchitektur allgemein bekannt sind und deshalb hier nicht weiter ausführlicher erörtert werden. Allerdings ist die erwähnte Alternative, die einen Dual-Port-Speicher einsetzt, in 9 gezeigt. Entsprechend ist das Beispiel gemäß 9 im Wesentlichen dasselbe wie das vorangehende Beispiel gemäß 8, wobei jedoch ein DMA-Controller nicht erforderlich ist, da der digitale Rampengenerator RMP und die CPU 151 mit verschiedenen Speicherports des Speichers 152 gekoppelt sind, der bei dem vorliegenden Beispiel als Dual-Port-RAM implementiert ist. Die Entscheidungslogik zur Vermeidung von gleichzeitigem Speicherzugriff über beide Ports ist üblicherweise in der Speichereinrichtung 152 enthalten.
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Wie oben erwähnt kann ein Rampengenerator als endlicher Automat implementiert sein und, sobald er einmal getriggert ist, autonom und unabhängig von der Steuerung durch die CPU 151 arbeiten. 10 veranschaulicht ein Flussdiagramm, das ein durch den endlichen Automaten ausgeführtes Verfahren veranschaulicht. Wenn der digitale Rampengenerator RMP aktiviert ist, lädt er ein erstes Datenwort eines Datensatzes unter Verwendung von DMA aus dem Speicher 152 (Schritt 901). Der Datensatz enthält eine Information, die mit einer bestimmten Frequenzrampe verbunden ist, und das erste Datenwort enthält den Header. Der Headerteil des Datenworts wird ausgewertet (Schritt 902), um zu ermitteln, ob der Datensatz ein oder mehr zusätzliche Datenworte enthält oder nicht und (wenn der Datensatz ein oder mehrere zusätzliche Datenworte enthält) welche Information in dem zusätzlichen Datenwort / den zusätzlichen Datenworten enthalten ist. Abhängig von der Auswertung wird ein nachfolgendes Datenwort / werden nachfolgende Datenworte mit einer zusätzlichen Information über DMA geladen (Schritt 903). Die geladenen Daten werden dazu verwendet, die Rampenparameter (TRMP, fSTART, fSTEP) und Konfigurationsparameter (PCONF) gemäß der in dem ersten Datenwort und, soweit zutreffend, dem zusätzlichen Datenwort / den zusätzlichen Datenworten enthaltenden Information zu aktualisieren. Die Rampen- und Konfigurationsparameter werden in entsprechenden Registern des Rampengenerators RMP gespeichert. Sobald die Rampen- und Konfigurationsparameter aktualisiert sind, wird die Erzeugung und die Ausgabe der Rampensignalwerte (Digitalsignal SRMP) entsprechend den gegenwärtigen Parametern und synchron mit einem Taktsignal (z.B. bereitgestellt oder abgeleitet von dem Systemtakt XTAL, siehe 2) initiiert (Schritt 905). Um eine Pause zwischen aufeinander folgenden Chirps zu vermeiden, kann der Rampengenerator parallel dazu das nächste Datenwort laden (Schritt 901), den Header auswerten (Schritt 902) und die verbleibenden Datenworte (Schritt 903) laden, während das Rampensignal erzeugt wird (Schritt 905), und damit effektiv einen oder mehrere mit den nachfolgenden Rampen verbundene Datensätze puffern.
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Obwohl die Erfindung mit Bezug auf eine oder mehrere Implementierungen beschrieben und dargestellt wurde, können an den dargestellten Beispielen Änderungen und/oder Modifizierungen vorgenommen werden, ohne den Geist und den Umfang der beigefügten Ansprüche zu verlassen. Insbesondere bezüglich der verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Einheiten, Baugruppen, Vorrichtungen, Schaltungen, Systemen, usw.) ausgeführt werden, sollen die Bezeichnungen (einschließlich des Bezugs auf ein „Mittel“), die verwendet werden, um solche Komponente zu beschreiben, auch jeder anderen Komponente oder Struktur entsprechen, die die spezifizierte Funktion der beschriebenen Komponente ausführt (d.h. die funktional gleichwertig ist), auch wenn sie der offenbarten Struktur, die in den hier dargestellten beispielhaften Implementierungen der Erfindung die Funktion ausführt, nicht strukturell gleichwertig ist.
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Des Weiteren, obwohl ein bestimmtes Merkmal der Erfindung nur in Bezug auf eine von mehreren Implementierungen offenbart wurde, können solche Eigenschaften mit einer oder mehreren Eigenschaften der anderen Implementierungen kombiniert werden, falls wünschenswert oder vorteilhaft für eine beliebige oder bestimmte Anwendung.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur
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- Tom A.D. Riley: Delta-Sigma Modulation in Fractional-N Frequency Synthesis, in: IEEE Journal of Solid-State Circuits, vol. 28, no. 5, May 1993 [0023]
