DE102009024892A1

DE102009024892A1 - Phasenausrichtungsschaltkreis für einen Zeit/Digital-Wandler in einem digitalen Phasenregelkreis

Info

Publication number: DE102009024892A1
Application number: DE102009024892A
Authority: DE
Inventors: Edmund Goetz; Klaus Peter Meiser
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2008-06-16
Filing date: 2009-06-15
Publication date: 2009-12-24
Also published as: US7714669B2; US20090309664A1

Abstract

Die vorliegende Erfindung betrifft Schaltkreise und Verfahren zum Beschleunigen eines neuen Frequenzeinrastvorgangs eines digitalen Phasenregelkreises. Gemäß der vorliegenden Erfindung wird ein Phasenausrichtungsschaltkreis (610; 900) bereitgestellt. Der Phasenausrichtungsschaltkreis (610; 900) ist ausgestaltet, ein erstes Signal (MDD-FX) zu empfangen, welches einer Phasenbeziehung zwischen einem Referenzfrequenzsignal (Fref) und einem durch N geteilten Ausgangssignal (Fdco) eines digital gesteuerten Oszillators entspricht. Der Phasenausrichtungsschaltkreis (610; 900) stellt ein Ausgangssignal mit einem ersten Pegel in Abhängigkeit von einem vorbestimmten Zustand des ersten Signals (MDD-FX) bereit, wobei das Ausgangssignal mit dem ersten Pegel ausgestaltet ist, einen Frequenzteiler (608) zu deaktivieren. Der Phasenausrichtungsschaltkreis (610; 900) stellt weiterhin in Abhängigkeit von einer nächsten steigenden Flanke des Referenzfrequenzsignals (Fref) ein Ausgangssignal mit einem zweiten Pegel bereit. Das Ausgangssignal mit dem zweiten Pegel ist ausgestaltet, den Frequenzteiler (608) zu aktivieren.

Description

Die vorliegende Erfindung betrifft Schaltkreise und Verfahren für eine Phasenausrichtung in digitalen Phasenregelkreisen und insbesondere Techniken zum Beschleunigen eines Einrastvorgangs auf eine neue Frequenz in einem digitalen Phasenregelkreis.
Hintergrund der Erfindung
Viele Arten von elektronischen Vorrichtungen verwenden Phasenregelkreise, sog. PLLs (Phase-Locked Loops), wobei sowohl analoge als auch digitale Arten von Phasenregelkreisen bekannt sind. Derartige Vorrichtungen umfassen z. B. Mobilfunktelefone, Radioempfänger, Prozesssteuerungen usw. Phasenregelkreise werden häufig bei einer Frequenzsynthese verwendet. Hochentwickelte Frequenzsynthesizer in Funkfrequenzkommunikationssystemen weisen volldigitale Realisierungen auf und werden als digitale Phasenregelkreise, sog. digitale PLL(s) (DPLLs), oder volldigitale PLLs bezeichnet. Die funktionalen Schaltkreise eines DPLL werden als digitale Steuerblöcke ausgestaltet, wobei alle internen Signale zwischen den unterschiedlichen funktionalen Blöcken des PLL in einem digitalen Format vorliegen.
Ein Leistungskriterium eines DPLL wird als das „Einrastkriterium” oder die „Einschwingzeit” bezeichnet und wird durch die Zeit definiert, welche der DPLL benötigt, um auf eine neue Betriebsfrequenz einzurasten, d. h. um sich bei einer neuen Betriebsfrequenz zu stabilisieren. Somit betrifft das Einrastkriterium eine Übergangseigenschaft des DPLL. Typischerweise weisen DPLLs einen verhältnismäßig begrenzten „Fangbereich” oder Frequenzbereich um den neuen Betriebspunkt auf, worauf der DPLL bestimmt einrasten oder einschwingen wird, sobald der digital gesteuerte Oszillator des DPLL ausreichend in Richtung der neuen Betriebsfrequenz verschoben wird. Es ist wünschenswert, ein Einrasten auf die neue Betriebsfrequenz so schnell wie möglich zu erreichen.
1 stellt einen DPLL 100 gemäß dem Stand der Technik dar. Der DPLL 100 weist einen Zeit/Digital-Wandler (TDC, Time-to-Digital Converter) 102 auf, welcher dazu dient, die Zeitverzögerung zwischen der Phase einer Referenztakteingabe (F_ref) und der Phase eines durch N geteilten Signals (F_v) 114 von einem digital gesteuerten Oszillator (DCO) 110 zu messen, wobei N ein ganzzahliger Wert oder ein gebrochener Wert ist. Einem Fachmann wird klar sein, dass um im Mittelwert eingebrochenes Teilerverhältnis zu erzeugen, in modernen PLL Frequenzsynthesizern das ganzzahlige Teilerverhältnis jede Referenzperiode von einem Sigma-Delta-Modulator geändert wird. Die Ausgabe von dem TDC 102 ist ein digitales Wort 104, welches den Phasen- oder Zeitfehler zwischen den zwei Signalen F_ref und F_v darstellt. Das digitale Wort 104 von dem TDC 102 wird von einem digitalen Schleifenfilter (DLF) 106 gefiltert und verarbeitet. Das DLF 106 leitet somit ein Frequenzsteuerwort (FCW) 108 ab, welches zu dem DCO 110 übertragen wird. Das FCW 108 stellt einen Fehler zwischen der augenblicklichen Betriebsfrequenz und der neuen gewünschten Betriebsfrequenz des DCO 110 dar. Diese Betriebsparameter können in Begriffen einer klassischen Steuertheorie als „Regelgröße” (d. h., aktueller Wert oder Istwert) und „Sollwert” (d. h., gewünschter Wert oder auch Führungsgröße) betrachtet werden. Auf jeden Fall reagiert der DCO 110 auf das FCW 108 und verschiebt seine Betriebsfrequenz dementsprechend in Richtung des neuen Betriebspunkts. Die Ausgangsfrequenz (F_dco) 116 des DCO 110 wird wiederum einem Zähler/Teiler 112 zugeführt, welcher das F_dco-Signal 116 durch eine Ganzzahl oder eine gebrochene Zahl „N” teilt, um das F_v-Signal 114 gemäß der nachfolgenden Gleichung 1 abzuleiten: Fv = Fdco/N (1)
Das Einrastkriterium hängt von verschiedenen System- und Schaltungsparametern ab, wie z. B. der Schleifenbandbreite des Schleifenfilters, der Verstärkung des DCO 110 und der Verstärkung des TDC 102 in einer rein digitalen Realisierung. Der Fangbereich des TDC ist ferner ein wichtiger Parameter bezüglich der Einrastleistung eines DPLL, z. B. das DPLL 100. Der Phasendetektor in einem (nicht gezeigten) analogen PLL ist typischerweise als ein Phasenfrequenzdetektor realisiert, welcher eine Phasenempfindlichkeit von einer Periodendauer des Referenzfrequenzsignals (z. B. F_ref) und eine eindeutige Frequenztrennschärfe aufweist, d. h., die aktuelle Betriebsfrequenz ist entweder zu hoch oder zu niedrig. Derartige analoge PLLs arbeiten häufig gemäß „Aufwärts-” und „Abwärts-” Signalen mit Bezug auf ein Verschieben ihrer Betriebsfrequenz.
Im Gegensatz dazu weisen derzeit verwendete DPLLs TDCs (z. B. 102) auf, welche begrenzte Messbereiche für das Zeitintervall zwischen den Phasen der zwei Eingangsfrequenzen (z. B. F_ref und F_v) aufweisen. Zusätzlich hat der TDC häufig keine Frequenztrennschärfe, d. h., er kann nicht zwischen „zu hoch” und „zu niedrig” bezogen auf einen Betriebsfrequenzfehler unterscheiden. Der begrenzte Bereich ist in der Ausführung des TDC inherent, da ein großer Fangbereich im Allgemeinen nur mit einer geringen Zeitauflösung erreicht werden kann. Umgekehrt ist eine zufriedenstellende Zeitauflösung nur bei einem kleinen oder schmalen Fangbereich möglich. Somit ist im Allgemeinen ein Abgleichen von entgegenwirkenden TDC Leistungsmerkmalen notwendig. Diese Beziehung von Fangbereich gegenüber Zeitauflösung ist in der nachfolgenden Gleichung 2 ausgedrückt: φcapt·(Tref/2π) = tcapt << Tref = 1/Fref (2)wobei: φ_capt die Spannweite des Fangbereichs in radiant ist;
T_ref die Periodendauer der Referenzfrequenz in Sekunden ist;
t_capt die Spannweite des Fangbereichs in Sekunden ist; und
F_ref die Referenzfrequenz in Zyklen pro Sekunde ist.
2 zeigt einen Zeit/Digital-Wandler (TDC) 200 gemäß einem bekannten Ansatz zum Behandeln der beschränkten Fangbereichsmerkmale von typischen DPLLs. Der TDC 200 empfängt ein Referenzfrequenzsignal F_ref und ein durch N geteiltes Oszillatorsignal F_v, wie sie zuvor eingeführt wurden. Der TDC 200 leitet dann ein Zeitdifferenzausgangssignal (oder Fehlerausgangssignal) 202 analog zu dem Signal 104 in der Beschreibung zuvor ab. Der TDC 200 stellt ferner ein außerhalb-des-Messbereichs-Ausgangssignal 204 bereit, welches in Abhängigkeit seines Wertes einen Zustand innerhalb des Fangbereichs oder einen Zustand außerhalb des Fangbereichs des TDC 200 anzeigt. Dieses Signal 204 wird dann verwendet, um zusätzliche Einrastmaßnahmen auszulösen und/oder zu steuern, welche in dem entsprechenden (nicht gezeigten) DPLL verwendet werden.
3 ist eine Signaldarstellung 300, welche eine Funktion eines Eingangssignals gegenüber einem Ausgangssignals eines TDC (z. B. 200) mit einem beschränkten Betriebs- oder Fangbereich darstellt. Wie gezeigt gibt es eine im Wesentlichen lineare Beziehung zwischen der gemessenen Zeitdifferenz zwischen dem F_ref- und F_v-Eingangssignal und dem Zeitdifferenzausgangssignal, welches von dem TDC bereitgestellt wird. Das Zeitdifferenzausgangssignal verändert sich oder „schwingt” in einem begrenzten vorbestimmten Bereich, wobei ein Ausgangssignal mit konstantem Pegel bereitgestellt wird, sobald der Zeitfehler zwischen den zwei Eingangssignalen F_ref und F_v einen t_max Schwellenwert überschreitet.
Aufgabe der vorliegenden Erfindung ist es daher, verbesserte Techniken zum Beschleunigen des Einrastverfahrens auf neue Frequenzen für einen digitalen Phasenregelkreis bereitzustellen.
Zusammenfassung der Erfindung
Diese Aufgabe wird gemäß der vorliegenden Erfindung durch einen elektronischen Schaltkreis nach Anspruch 1, einen Phasenausrichtungsschaltkreis nach Anspruch 9, ein Verfahren nach Anspruch 12, einen elektronischen Schaltkreis nach Anspruch 17 und eine Vorrichtung nach Anspruch 19 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.
Gemäß der vorliegenden Erfindung wird ein elektronischer Schaltkreis bereitgestellt, welcher ausgestaltet ist, eine Phasenbeziehung zwischen einem ersten Signal und einem zweiten Signal zu bestimmen, wobei das zweite Signal durch Teilen eines Ausgangssignals von einem digital gesteuerten Oszillator (DCO) abgeleitet ist. Der elektronische Schaltkreis ist ferner ausgestaltet, einen Betrieb eines Frequenzteilers gemäß der Bestimmung zu deaktivieren, wobei der Zustand des Frequenzteilers während der Deaktivierung erhalten bleibt. Der elektronische Schaltkreis ist ferner ausgestaltet, einen Betrieb des Frequenzteilers in Abhängigkeit einer nächsten steigenden Flanke des ersten Signals zu aktivieren. Der Frequenzteiler zählt in Richtung eines vorbestimmten Zustands. Der elektronische Schaltkreis ist ferner ausgestaltet, einen Ausgangsimpuls bereitzustellen, wann immer der Frequenzteiler den vorbestimmten Zustand erreicht.
Gemäß einer Ausführungsform ist das erste Signal durch ein Referenzfrequenzsignal definiert. Das Referenzfrequenzsignal ist durch eine Frequenz gekennzeichnet, welche kleiner als die des Ausgangssignals ist, welches von dem DCO bereitgestellt wird.
Der Frequenzteiler kann ein programmierbarer Teiler sein.
Gemäß einer Ausführungsform umfasst der elektronische Schaltkreis einen Zeit/Digital-Wandler, einen sog. TDC (Time-to-Digital Converter), welcher ausgestaltet ist, ein Zeitdifferenzsignal bereitzustellen, welches einer Phasendifferenz zwischen dem ersten Signal und dem Ausgangsimpuls entspricht.
Gemäß einer weiteren Ausführungsform umfasst der elektronische Schaltkreis ein digitales Schleifenfilter, ein sog. DLF (Digital Loop Filter), welches ausgestaltet ist, ein Frequenzsteuerwort für den DCO gemäß dem Zeitdifferenzsignal bereitzustellen.
Der TDC, der DLF, der DCO und der Frequenzteiler können entsprechende Abschnitte einer Rückkopplungssteuerschleife des elektronischen Schaltkreises sein.
Der Frequenzteiler kann das Ausgangssignal des DCO als ein Takteingangssignal empfangen.
Gemäß einer Ausführungsform kann mindestens ein Abschnitt des elektronischen Schaltkreises in Form eines integrierten Schaltkreischips ausgebildet sein.
Gemäß der vorliegenden Erfindung wird weiterhin ein Phasenausrichtungsschaltkreis bereitgestellt. Der Phasenausrichtungsschaltkreis ist ausgestaltet, ein erstes Signal zu empfangen, welches einer Phasenbeziehung zwischen einem Referenzfrequenzsignal und einem durch N geteilten Ausgangssignal eines digital gesteuerten Oszillators entspricht. Der Phasenausrichtungsschaltkreis ist ferner ausgestaltet, ein Ausgangssignal mit einem ersten Pegel als Reaktion auf einen vorbestimmten Zustand des ersten Signals bereitzustellen. Das Ausgangssignal mit dem ersten Pegel ist ausgestaltet, einen Betrieb eines Frequenzteilers zu deaktivieren. Der Phasenausrichtungsschaltkreis ist ferner ausgestaltet, ein Ausgangssignal mit einem zweiten Pegel als Antwort auf eine nächste steigende Flanke des Referenzfrequenzsignals bereitzustellen, wobei das Ausgangssignal mit dem zweiten Pegel ausgestaltet ist, den Betrieb des Frequenzteilers zu aktivieren.
Der Phasenausrichtungsschaltkreis kann ferner ausgestaltet sein, einen aktiven oder einen inaktiven Zustand gemäß mindestens einem Eingangssignal anzunehmen.
Gemäß einer Ausführungsform ist der Phasenausrichtungsschaltkreis weiterhin ausgestaltet, in einem inaktiven Zustand zu bleiben außer, wenn ein Phasenausrichtungsvorgang von einem oder mehreren Eingangssignalen ausgelöst wird. Bei dieser Ausführungsform ist der Phasenausrichtungsschaltkreis weiterhin ausgestaltet, ein durchgängiges Ausgangssignal mit einem zweiten Pegel bereitzustellen, wenn er in dem inaktiven Zustand ist.
Gemäß der vorliegenden Erfindung wird ein Verfahren bereitgestellt, welches zumindest teilweise durch einen elektronischen Schaltkreis ausgeführt wird. Das Verfahren umfasst ein Messen einer Phasenbeziehung zwischen einem Referenzfrequenzsignal und einem durch N geteilten Ausgangssignal von einem digital gesteuerten Oszillator. Das Verfahren umfasst ferner ein Deaktivieren des Betriebs eines Frequenzteilers gemäß der Messung. Der aktuelle Zustand des Frequenzteilers bleibt während der Deaktivierung erhalten. Das Verfahren umfasst ferner ein Aktivieren des Betriebs des Frequenzteilers als Reaktion auf eine nächste steigende Flanke des Referenzfrequenzsignals. Der Frequenzzähler zählt in Richtung eines vorbestimmten Zustands. Das Verfahren umfasst ferner ein Bereitstellen eines Ausgangsimpulses, sobald der Frequenzteiler den vorbestimmten Zustand erreicht.
Das Referenzfrequenzsignal kann eine Frequenz umfassen, welche kleiner als die des Ausgangssignals des digital gesteuerten Oszillators ist.
Der Frequenzteiler kann ein programmierbarer Teiler sein.
Das Verfahren kann ferner ein Bereitstellen eines Zeitdifferenzsignals umfassen, welches einer Phasendifferenz zwischen dem Referenzfrequenzsignal und dem Ausgangsimpuls entspricht.
Das Verfahren kann ferner ein Steuern des Ausgangssignals des digital gesteuerten Oszillators in Abhängigkeit des Zeitdifferenzsignals umfassen.
Gemäß der vorliegenden Erfindung wird weiterhin ein elektronischer Schaltkreis bereitgestellt, welcher einen ersten Schaltkreisabschnitt mit mindestens einem Flipflop aufweist. Der erste Schaltkreisabschnitt ist ausgestaltet, ein internes Aktivierungs-/Deaktivierungssignal in Abhängigkeit von einem ersten Aktivierungssignal und einem zweiten Aktivierungssignal und einem ersten Taktsignal bereitzustellen. Das erste Taktsignal entspricht einem durch N geteilten Ausgangssignal eines digital gesteuerten Oszillators. Der elektronische Schaltkreis weist ferner einen zweiten Schaltkreisabschnitt mit einem Selektor auf. Der zweite Schaltkreisabschnitt ist ausgestaltet, ein zweites Taktsignal in Abhängigkeit eines Referenztakteingangssignals und eines invertierten Referenzeingangssignals bereitzustellen. Der elektronische Schaltkreis umfasst ferner einen dritten Schaltkreisabschnitt mit mindestens zwei weiteren Flipflops. Der dritte Schaltkreisabschnitt ist ausgestaltet, ein Frequenzteiler-Aktivierungs-/Deaktivierungssignal in Abhängigkeit von dem internen Aktiverungs-/Deaktivierungssignal und dem zweiten Taktsignal und einem dritten Taktsignal bereitzustellen. Das dritte Taktsignal entspricht einer Phasenbeziehung zwischen einem Referenzfrequenzsignal und dem durch N geteilten Ausgangssignal des digital gesteuerten Oszillators.
Mindestens ein Abschnitt des elektronischen Schaltkreises kann auf einem integrierten Schaltkreischip ausgebildet sein.
Die Erfindung stellt weiterhin eine Vorrichtung bereit, welche eine elektrische Energiequelle und einen Schaltkreis, welcher mit der elektrischen Energiequelle gekoppelt ist, aufweist. Der Schaltkreis umfasst einen digitalen Phasenregelkreis und einen Phasenausrichtungsschaltkreis. Der Phasenausrichtungsschaltkreis ist ausgestaltet, einen Frequenzteiler des digitalen Phasenregelkreises während eines Frequenzeinrastvorgangs steuerbar zu aktivieren und zu deaktivieren.
Der Frequenzteiler des digitalen Phasenregelkreises kann ein programmierbarer Teiler sein.
Die Schaltkreise und funktionalen Aspekte, welche zuvor beschrieben wurden, können zumindest teilweise auf einem gemeinsamen Substrat derart hergestellt werden, dass ein oder mehrere entsprechende integrierte Schaltkreisvorrichtungen gebildet werden. Zumindest ein Teil der hierin dargestellten Gegenstände kann in einer 130, 90, 65, 45 oder 32 nm oder kleineren Technologie hergestellt werden.
Kurzbeschreibung der Zeichnungen
Die detaillierte Beschreibung der Erfindung wird unter Bezugnahme auf die beigefügten Figuren gegeben werden. In den Figuren bezeichnet die linke Ziffer bzw. bezeichnen die linken Ziffern eines Bezugszeichens die Figur, in welcher das Bezugszeichen zuerst auftritt. Die Verwendung der gleichen Bezugszeichen in unterschiedlichen Figuren kann ähnliche oder identische Elemente anzeigen.
1 ist eine Blockdarstellung, welche funktionale Aspekte eines digitalen Phasenregelkreises gemäß dem Stand der Technik darstellt.
2 ist eine Blockdarstellung, welche einen Zeit/Digital-Wandler gemäß dem Stand der Technik darstellt.
3 ist eine Signaldarstellung gemäß dem Stand der Technik.
4 ist ein Signalzeitablaufdiagramm gemäß dem Stand der Technik.
5 ist ein weiteres Signalzeitablaufdiagramm gemäß dem Stand der Technik.
6 ist eine Blockdarstellung, welche funktionale Aspekte eines digitalen Phasenregelkreises gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
7 ist ein Ablaufdiagramm, welches Verfahrensschritte gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
8 ist ein Signalzeitablaufdiagramm gemäß einer Ausführungsform der vorliegenden Erfindung.
9 ist eine schematische Darstellung, welche einen digitalen Schaltkreis gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
10 ist eine Blockdarstellung, welche eine Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
Detaillierte Beschreibung
Hierin werden verbesserte Techniken zum Beschleunigen des Einrastvorgangs auf eine neue Frequenz für einen digitalen Phasenregelkreis offenbart. Die Techniken gemäß der vorliegenden Erfindung können vorteilhafterweise eine Leistungsfähigkeit und Zuverlässigkeit verbessern, indem sie die Zeit, welche benötigt wird, um ein Gleichgewicht bei einer neuen Betriebsfrequenz zu erreichen, erheblich reduziert wird. Der artige Techniken sind im Allgemeinen in einem großen Bereich von Anwendungen nützlich, welche eine Frequenzsynthese, eine drahtlose Kommunikation, eine Instrumentierungs- und Prozesssteuerung usw. umfassen.
Die hierin beschriebenen Techniken können auf eine Vielzahl von Arten und Weisen realisiert werden. Darstellende Ausführungsformen werden nachfolgend unter Bezugnahme auf die beigefügten Figuren und der Beschreibung gegeben.
Grundlagen
Die folgenden Beziehungen sind grundlegend für den Gegenstand dieser Erfindung.
Phase und Frequenz stehen miteinander gemäß der folgenden Gleichungen in Beziehung: dφ/dt = 2π·F (3)oder φ = 2π·∫Fdt + c (4)wobei:
φ der Phasenwinkel in Radiant ist;
dφ/dt die zeitliche Ableitung der Phase in Radiant
pro Sekunde ist; und
F die Frequenz des Signals in Zyklen pro Sekunde ist.
Die Phase eines Signals bei einer gegebenen Frequenz ändert sich über der Zeit gemäß der obigen Gleichung (4). Ein Voreilen oder Nacheilen der Phase bezogen auf die Phase des Referenztakts (z. B. F_ref) kann durch ein Vergrößern oder Verringern der Frequenz des betreffenden Signals erreicht werden. Eine derartige Phasenänderungsbeziehung wird durch die nachfolgende Gleichung (5) ausgedrückt: Δφ = 2π·∫ΔFdt (5)
Die Beziehung zwischen der Zeit und der Phasendifferenz wird durch die Gleichung (6) ausgedrückt: Δt = (Δφ/2π)·Tref (6)wobei Δt die Zeitdifferenz in Sekunden ist;
Δφ die Phasendifferenz in Radiant ist;
ΔF die Frequenzdifferenz in Zyklen pro Sekunde ist; und
T_ref die Periodendauer der Referenzfrequenz in Sekunden ist.
Somit wird die Zeitdifferenz auch durch die nachfolgende Gleichung (7) ausgedrückt: Δt = Tref·∫JΔFdt (7)
Nachfolgend wird ausschließlich die äquivalente Zeitdifferenznotation bezogen auf die Zeitdifferenzmessungen (Fehlermessungen), welche von einem Zeit/Digital-Wandler (TDC) durchgeführt werden, verwendet, um eine konsistente Darstellung zu erreichen. Die Beziehung der obigen Gleichung (7) kann verwendet werden, um die Zeitdifferenz oder den Fehler zwischen der Referenzfrequenz und der Moduln-dividierten DCO Frequenz schneller in den begrenzten Fangbereich des TDC zu bringen, als dies üblicherweise durchgeführt werden kann. Somit kann das Einrastverfahren gemäß der vorliegenden Erfindung erheblich beschleunigt werden.
Wie zuvor beschrieben, ist der Fangbereich eines speziellen TDC (z. B. 102) durch den Bereich von Zeitverschiebungen definiert, worin der TDC empfindlich ist und die Zeitdifferenz zwischen den Eingangssignalen bestimmt werden kann. Ein beliebiger spezieller TDC misst diese Zeitdifferenz oder diesen Fehler gemäß einer definierten Zeitauflösung. Wenn die Zeitdifferenz in dem Fangbereich des TDC ist, befindet sich der Phasenregelkreis insgesamt innerhalb des Betriebsbereichs worin ein Frequenzeinrasten auftritt. Wenn die Zeitdifferenz nicht innerhalb des Fangbereichs ist, befindet sich der TDC im Wesentlichen in einem Verklemmungszustand, einem sog. „Dead-Lock”-Zustand, d. h. es ist keine geeignete Zeitinformation verfügbar, und die typische Einrastzeit des DPLL ist nicht sehr gut eingestellt und es dauert länger als gewünscht.
4 ist ein Signalablaufdiagramm 400, welches einen veranschaulichten und nicht beschränkenden Einrastvorgang eines DPLLs bezogen auf die Zeit darstellt. Zwecks dieses nicht beschränkenden Beispiels wird angenommen, dass das geteilte DCO-Signal (F_v z. B. von DCO 110) größer als das Referenzfrequenzsignal (F_ref) ist. Mit anderen Worten wird ein Beispiel angenommen, worin F_v > F_ref gilt. Die Phase des konstanten Referenzfrequenzsignals 402 schreitet mit der Zeit innerhalb des angezeigten Fangbereichs 404 des TDC (z. B. 102) voran. Die Phase des geteilten DCO-Signals 406 bei einer nicht eingerasteten Frequenz F_v > F_ref schreitet schneller voran und erreicht den Fangbereich des TDC nach einigen Referenzfrequenztaktperioden. Je größer der Frequenzversatz (d. h., Signal 408) ist, umso früher wird der Einrastzustand erreicht. Somit ist der Einrastvorgang eine Funktion des Zeitversatzes zu Beginn des neuen Einrastvorgangs sowie der geteilten DCO Ausgangsfrequenz F, welche nicht fest ist. Die typische Einrastzeit ist nicht sehr gut gesteuert und dauert länger als gewünscht.
5 ist eine Signalzeitablaufdarstellung 500, welche veranschaulichende und nicht beschränkende Signalphasenbeziehungen während eines typischen Einrastvorgangs gemäß dem Stand der Technik darstellt. Ein Referenzfrequenzsignal 502 wird durch eine Periodendauer T_ref definiert. Zusätzlich werden geteilte DCO Signalimpulse (QPRI) 504 von einem Zähler/Teiler (z. B. einem Frequenzteiler) eines DPLL Schaltkreises bereitgestellt oder erzeugt. Die Zeitdifferenz zwischen der stei genden Flanke eines jeden aufeinanderfolgenden Referenzfrequenzsignals F_ref 502 und dem entsprechenden QPRI Impuls 504 wird durch eine Zeitdauer T_del dargestellt. Wie gezeigt, werden die Zeitdifferenzen T_del mit jeder aufeinanderfolgenden Periode des Referenzsignals 502 kleiner. Somit gilt T_del1 > T_del2 > T_del3 > T_del4. Auf diese Art und Weise werden die geteilten DCO Ausgangssignalimpulse 504 schrittweise mit dem Referenzfrequenzsignal 502 synchronisiert oder dazu ausgerichtet. Wie dargestellt, vergehen mehrere Referenzfrequenzperioden T_ref während dieses veranschaulichenden Einrastvorgangs.
Die Zeit, welche für eine Zeitverschiebung von einer gesamten Periodendauer T_ref benötigt wird, ist durch die nachfolgende Gleichung (8) gegeben: Tps = Fdco/(ΔFdco·Fref) (8)wobei: T_ps die Zeit in Sekunden ist, welche benötigt wird, um eine Zeitverschiebung von einer Periodendauer T_ref auszuführen;
F_dco die Frequenz des DCO in Zyklen pro Sekunde ist;
ΔF_dco die Frequenzverschiebung ist = F_dco – N·F_ref; und
F_ref die Referenzfrequenz in Zyklen pro Sekunde ist.
Wie durch Gleichung (8) gezeigt, ist die Zeit, welche benötigt wird, um eine Phasenverschiebung um eine gesamte Periode zu vervollständigen, eine Funktion des Verhältnisses von F_dco zu F_ref und der Frequenzverschiebung ΔF_dco = F_dco – N·F_ref. Somit führt eine vergrößerte Frequenzverschiebung zu einer verringerten Zeit, um die Phasenverschiebung zu vervollständigen. Andererseits gilt, je größer die anfängliche Zeitdifferenz (der anfänglich gemessene Fehler) aus Sicht des TDC ist, umso langsamer wird der Einrastvorgang fertig gestellt. Wenn der TDC in dem nicht verrasteten Zustand ist, kann die Verschiebungsfrequenz ΔF_dco durch Schalten des DCO auf eine höhere Frequenzverschiebung erhöht werden. Dies kann mit dem außerhalb-des-Messbereichs-Signal (z. B. 204) gesteuert werden.
Erste veranschaulichende Ausführungsform
Ein weiterer Ansatz, um die Phasen des Referenzfrequenzsignals und des geteilten DCO-Signals auszurichten, ist Gegenstand der vorliegenden Erfindung. Eine Betrachtung der obigen Gleichung (4) zeigt, dass, wenn der Frequenzteiler für die DCO Frequenz für eine bestimmte Zeit angehalten wird (d. h., deaktiviert wird), das Ausgangssignal des Frequenzteilers (z. B. F_v) Null wird und der Phasenvorlauf von diesem Signal F_v angehalten wird. Umgekehrt ändert sich die Zeitdifferenz (oder der Fehler) zwischen den zwei verglichenen Signalen, während die Phase des Referenzfrequenzsignals (z. B. F_ref) weiterhin voreilt.
Gemäß der vorliegenden Erfindung wird eine Phasenausrichtung ausgeführt, indem der Frequenzteiler in einer derartigen Art und Weise angehalten wird, dass die resultierende Zeitdifferenz nahe oder innerhalb des Fangbereichs des TDC ist. Dementsprechend wird der Phaseneinrastvorgang schneller als bei bekannten Techniken fertig gestellt, wo die entsprechende Phasendifferenz nur durch eine Frequenzverschiebung an dem DCO geändert wird. Ein Vorteil der vorliegenden Erfindung ist, dass die Zeit, welche für den Phasenausrichtungsvorgang benötigt wird, immer konstant ist und unabhängig von der undefinierten Phasenverschiebung am Anfang ist. Bei bekannten Techniken kann die Einrastzeit nur verringert werden, indem die DCO Frequenz geschaltet wird. Die Einrastzeit ist dann jedoch eine Funktion der Zeitverschiebung am Anfang und ist daher nicht sehr gut steuerbar oder vorhersehbar.
6 zeigt eine Blockdarstellung eines Abschnitts eines DPLL Schaltkreises 600 (welcher nachfolgend als Schaltkreis bezeichnet wird) gemäß einer Ausführungsform der vorliegenden Erfindung. Der Schaltkreis 600 weist einen Zeit/Digital- Wandler (TDC) 602 auf, welcher ausgestaltet ist, ein Referenzfrequenzsignal F_ref und ein geteiltes Oszillatorausgangssignal (oder geteilte Oszillatorausgangsimpulse) QPRI zu empfangen. Der TDC 602 ist ferner ausgestaltet, ein digitales Zeitdifferenzwort 604 oder Fehlerwort 604 bereitzustellen. Das Fehlerwort 604 (d. h., das Zeitdifferenzwort) wird formatiert oder so verarbeitet, dass es einen (nicht gezeigten) digital gesteuerten Oszillator (DCO) zwecks eines Einstellens des DCO-Ausgangssignals steuert.
Der Schaltkreis 600 weist ferner einen Verstärker 606 auf, welcher ausgestaltet ist, ein DCO-Ausgangssignal F_dco zu empfangen und eine verstärkte und/oder gepufferte Version davon als eine Ausgabe für einen Multi-Moduln-Teiler (MMD, Multi-Modulus Divider) 608 bereitzustellen. Der MMD 608 ist ausgestaltet, das Eingangs-DCO-Signal durch ein programmierbares zeitvariantes Ganzzahlteilungsverhältnis zu teilen, so dass im zeitlichen Mittel ein gebrochenes Teilerverhältnis realisiert wird. Der MMD arbeitet gemäß einem wahlweise einstellbaren (d. h., programmierbaren) Faktor (N) und in Abhängigkeit von entsprechenden Steuersignalen, welche nachfolgend detaillierter beschrieben werden. Der MMD 608, wie er hierin beschrieben wird, ist nur einer von etlichen Zählern und/oder Frequenzteilern, welche gemäß der vorliegenden Erfindung verwendet werden können. Der MMD 608 ist ferner ausgestaltet, Ausgangssignalimpulse „QPRI” bereitzustellen, welche direkt dem geteilten DCO-Signal entsprechen. Der MMD 608 ist ausgestaltet, in einer zyklischen, wiederholenden Art und Weise derart zu arbeiten, dass eine laufende Folge von QPRI-Impulsen während eines normalen Betriebs (d. h., ein aktiver oder nicht angehaltener Betrieb) erzeugt werden.
Der Schaltkreis 600 weist ferner einen Phasenausrichtungsschaltkreis (PALI) 610 auf. Der PALI 610 ist ausgestaltet, ein Signal MMD-FX von dem MMD zu empfangen. Bei einem normalen Betrieb geht das MMD-EX Signal dem QPRI-Impuls, welcher von dem MMD bereitgestellt wird, um nur einige wenige Zyklen des ungeteilten DCO-Taktsignals voraus. Das MMD-FX Signal stellt eine Information bezüglich der Phasenbeziehung zwischen dem geteilten F_dco-Signal (d. h., F_v) und dem F_ref-Signal bereit und wird während einer Phasenausrichtung eines jeden Einrastvorgangs auf eine neue Frequenz verwendet. Der PALI 610 empfängt ferner Signale F_ref und weitere Steuersignale, welche jeweils nachfolgend detaillierter beschrieben werden. Der PALI 610 stellt wiederum ein Ausgangssignal MMD-ON2 für den MMD 608 bereit, welches mit dem MMD 608 gekoppelt ist.
7 zeigt einen veranschaulichenden Betrieb des Schaltkreises in Form eines nicht beschränkenden Ablaufdiagramms 700 dar, wobei weiter Bezug auf 8 genommen wird, welche eine nicht beschränkende Signalzeitablaufdarstellung 800 zeigt.
Bei 702 wird ein neuer Einrastvorgang als Antwort auf eine benötigte Änderung der Betriebsfrequenz für einen DPLL eingeleitet.
Bei 704 wird angenommen, dass sowohl das MMD-ON2-Signal als auch das PALI-ON-Signal jeweils aktiviert sind. Der PALI 610 wird nun als Antwort auf die aktivierten MMD-ON2- und PALI-ON-Signale aktiviert (oder ausgelöst). Nach dem zweiten QPRI-Impuls (oder danach) des MMD und der nachfolgenden steigenden Flanke des MMD-FX (bei 804) deaktiviert der PALI 610 das MMD-ON2-Signal (bei 802), d. h., der PALI 610 schaltet das MMD-ON2-Signal aus. Somit steht der Zustand des MMD-ON2-Signals direkt in Beziehung zu der Phasenbeziehung zwischen dem F_ref Signal 806 und dem durch N geteilten F_dco-Signal (d. h. F_v), wenn der PALI 610 in einem aktiven Zustand ist.
Bei 706 wird der Betrieb des MMD 608 als Antwort auf das Deaktivieren des MMD-ON2-Signals gestoppt oder angehalten. Der interne Zustand des MMD 608 wird beibehalten, so dass beliebige (nicht gezeigte) Register, Flipflops usw. des MMD 608 ihre entsprechenden vorliegenden Zustände beibehalten. Der vorliegende Betrieb steht in einem genauen Gegensatz zu einem Bewirken eines Setz- oder Rücksetzzustands in dem MMD 608. QPRI-Impulse werden während des angehaltenen Zustands des MMD 608 nicht erzeugt.
Bei 708 aktiviert der PALI 610 wieder das MMD-ON2-Signal (bei 808) als Antwort auf die nächste steigende Flanke des Referenzfrequenzsignals F_ref (bei 810).
Bei 710 wird der Betrieb des MMD 608 als Antwort auf das Wiederaktivieren des MMD-ON2-Signals mit den bei 706 gesicherten Zuständen wieder gestartet (oder wieder aufgenommen).
Bei 712 zählt der MMD 608 als Antwort auf das DCO-Ausgangssignal F_dco auf einen Nullzustand herunter. Somit dient das (ungeteilte) F_dco-Signal 812 als ein Taktsignal für den MMD 608.
Bei 714 stellt der MMD 608 als Antwort auf das Zählen auf den Nullzustand von 712 ein Ausgangs-QPRI-Impulssignal (bei 814) bereit. Die steigende Flanke des QPRI-Impulses entspricht dem Anfang der nächsten MMD 608 Betriebsperiode (d. h., einem Frequenzteilungszyklus).
Bei 716 werden die Phase des geteilten DCO-Signals (F) und das Referenzfrequenzsignal (F_ref) nun um eine vorbestimmte Anzahl von ungeteilten DCO (F_dco) Perioden bezogen auf das Referenzfrequenzsignal verzögert oder verschoben. Diese neu eingerichtete Zeitverzögerung (oder Zeitverschiebung) Tdel2 ist nahe oder in dem Fangbereich des TDC 602. An dieser Stelle ist der Phasenausrichtungsvorgang fertig gestellt und der PALI 610 nimmt einen inaktiven Bereitschaftszustand ein, bis der nächste Einrastvorgang eingeleitet wird.
Wie zuvor beschrieben, wird der Ausrichtungsvorgang an dem Anfang eines jeden neuen Einrastvorgangs gestartet, d. h., wenn eine neue Betriebsfrequenz für den entsprechenden DPLL benötigt wird. Der PALI 610 ist ansonsten während eines normalen Betriebs des DPLL inaktiv, bis eine neue Betriebsfrequenz programmiert (angefordert) wird und der nächste Einrastvorgang ausgelöst wird. Die Dauer des gesamten Phasenausrichtungsvorgangs hängt nur von der Phasenverschiebung zwischen den zwei zu vergleichenden Signalen (F_ref und F_v) und der DCO-Frequenz, welche dazu dient, zumindest den MMD 608 zu takten, ab. Der intrinsische Ausrichtungsvorgang wird innerhalb einer Referenzperiode (T_ref) fertig gestellt und wird daher im Mittel schneller als bekannte alternative Verfahren ausgeführt.
Veranschaulichende Ausführungsform
9 zeigt einen Phasenausrichtungsschaltkreis 900, welcher nachfolgend als Schaltkreis bezeichnet wird, gemäß einer Ausführungsform der vorliegenden Erfindung. Der Schaltkreis 900 ist von seiner Art her veranschaulichend und nicht beschränkend aufzufassen. Demzufolge können andere Logikschaltkreise, welche ausgestaltet sind, gemäß der vorliegenden Erfindung zu arbeiten, auch verwendet werden. Der Schaltkreis 900 ist eine Veranschaulichung von nur einer möglichen Art und Weise zum Realisieren von Funktionen des PALI 610.
Der Schaltkreis 900 weist ein Paar von D-Flipflops 902 und 904 und ein UND-Logikgatter 906 auf. Die Komponenten (oder funktionalen Blöcke) 902–906 arbeiten zusammen, um ein internes Aktivierungs-/Deaktivierungssignal „X1” in Abhängigkeit von Signalen MMD-QPRI, PALI-ON und MMD-ON-IN bereitzustellen. Beide Eingangssignale PALI-ON und MMD-ON-IN müssen gesetzt (d. h. auf einem Hochpegel) sein damit die Flipflops 902–904 gemäß dem Takteingangssignal MMD-QPRI arbeiten. Anderenfalls ist das X1-Signal zurückgesetzt und bleibt auf einem Tiefpegel ebenso wie die „X2” und „X3” Signale, und das MMD-ON2 bleibt auf einem „Hochpegel”, wodurch der Schaltkreis 900 in einem insgesamt inaktiven Zustand gehalten wird. Eine Phasenausrichtung wird nur aktiviert, wenn beide Signale PALI-ON und MMD-ON-IN gesetzt sind. Die Flipflops 902 und 904 dienen dazu, eine kurze Ausbreitungsverzögerung beim Erzeugen des internen Aktivierungs-/Deaktivierungssignals Xl bereitzustellen. Obwohl zwei Flipflops 902–904 gezeigt sind, ist es klar, dass eins, zwei, drei oder mehr Flipflops verwendet werden können, um die gewünschte Ausbreitungsverzögerung beim Erzeugen des Aktivierungs-/Deaktivierungssignals X1 einzurichten.
Der Schaltkreis 900 weist ferner ein weiteres Paar von D-Flipflops 908 und 910 und ein ODER-Logikgatter 912 auf. Die Komponenten (d. h., die funktionalen Blöcke 908–912) arbeiten zusammen, um das MMD-ON2-Signal wie zuvor beschrieben in Abhängigkeit des MMD-FX-Signals wie zuvor beschrieben und des internen Aktivierungs-/Deaktivierungssignals X1 bereitzustellen. Weiterhin ist das Flipflop 910 angeschlossen, um ein Takteingangssignal von einer Auswahlvorrichtung (d. h. einem Multiplexer) 914 zu empfangen. Die Auswahlvorrichtung 914 ist angeschlossen, um ein Referenztaktsignal REF-CLK in Form von einem Inverter 916 und eine invertierte Version des Referenzfrequenzsignals, welches als REF-INV bezeichnet wird, zu empfangen. Weitere interne Signale X2 und X3 werden von den Flipflops 908 bzw. 910 bereitgestellt.
Der Phasenausrichtungsvorgang wird durch Setzen des MMD-ON2-Signals auf einen „Niederpegel” ausgelöst (eingeleitet). Nachdem die Phasenausrichtung fertig gestellt wurde ist der DPLL eingerastet und der Schaltkreis 900 ist in einem inaktiven Zustand. Während des inaktiven Zustands bleiben die internen Signale X2 und X3 beide auf einem „Hochpegel” und das MMD-ON2-Signal bleibt auf einem „Hochpegel” bis der nächste Einrastvorgang eingeleitet wird. Es sollte angemerkt werden, dass (nicht gezeigte) zusätzliche Flipflop-Stufen über das Flipflop 910 hinaus hinzugefügt werden können (d. h., verkettet werden können), um eine zusätzliche Signalausbreitungsverzögerung einzuführen, wenn dies gewünscht ist.
Veranschaulichende Vorrichtung
10 ist eine Blockdarstellungsansicht, welche eine drahtlose Vorrichtung 1000 darstellt, welche Aspekte der vorliegenden Erfindung aufweist. Zwecks eines nicht beschränkenden Beispiels wird angenommen, dass die drahtlose Vorrichtung 1000 verschiedene Betriebsmittel aufweist, welche zur Verbesserung der Übersichtlichkeit nicht speziell dargestellt sind. Es wird ferner angenommen, dass die drahtlose Vorrichtung 1000 ausgestaltet ist, in einer oder mehreren drahtlosen Betriebsarten zu arbeiten (z. B. in einer Mobilfunkkommunikationsbetriebsart, einer Empfangsbetriebsart für ein globales Positionsbestimmungssystem (GPS) usw.).
Die drahtlose Vorrichtung 1000 weist einen Schaltkreis 1002 auf. Der Schaltkreis 1002 weist unter anderen möglichen Einrichtungen einen digitalen Phasenregelkreis (DPLL) 1004 auf. Der DPLL 1004 weist einen Multimodulosteiler (MMD) 1006 und einen Phasenausrichtungsschaltkreis (PALI) 1008 auf, welche ausgestaltet sind, gemäß der vorliegenden Erfindung zu arbeiten. Von daher ist der PALI 1008 ausgestaltet, den MMD 1006 während neuer Frequenzeinrastvorgänge des DPLL 1004 gemäß der vorliegenden Erfindung steuerbar zu aktivieren und zu deaktivieren.
Die drahtlose Vorrichtung 1000 weist ferner eine elektrische Energiequelle oder „Stromquelle” 1010 auf. Gemäß einer Ausführungsform umfasst die Stromquelle 1010 eine oder mehrere Batterien. Gemäß einer weiteren Ausführungsform kann die Stromquelle 1010 durch eine induktiv gekoppelte Stromquelle definiert werden, welche von einem elektromagnetischen Ausleuchtungsfeld mit Energie versorgt wird, welches von einer Einheit außerhalb der drahtlosen Vorrichtung 1000 bereitgestellt wird. Weitere Arten einer Stromversorgung 1010 können ebenso verwendet werden. Auf jeden Fall ist die Stromquelle 1010 derart angeschlossen, dass sie den Schaltkreis 1002 mit elektrischer Energie versorgt. Auf diese Art und Weise ist die drahtlose Vorrichtung 1000 in einer tragbaren Art und Weise betreibbar.
Die drahtlose Vorrichtung 1000 weist ferner eine Antenne 1012 auf. Die drahtlose Vorrichtung 1000 kann mit Hilfe von drahtlosen Signalen 1014 zwischen der Antenne 1012 und einem drahtlosen Netz 1016 arbeiten. Der Einfachheit halber ist nur ein einzelner Mobilfunkturm 1016 dargestellt. Es ist jedoch klar, dass weitere (nicht gezeigte) Betriebsmittel eines entsprechenden drahtlosen Netzes auch vorhanden sein können und wie benötigt in Betrieb sein können, um der drahtlosen Vorrichtung 1000 zu ermöglichen, ihre verschiedenen Funktionen (eine Mobilfunkkommunikation, einen Internetzugriff usw.) auszuführen. Die drahtlose Vorrichtung 1000 ist ein allgemeines und nicht beschränkendes Beispiel von zahllosen Vorrichtungen und Systemen, welche gemäß den Mitteln und Techniken der vorliegenden Erfindung ausgestaltet sein können und arbeiten können.
Zusammenfassung
Zwecks dieser Offenbarung und der nachfolgenden Ansprüche wurden die Begriffe „gekoppelt” und „verbunden” benutzt, um zu beschreiben, wie verschiedene Elemente miteinander in Beziehung stehen. Eine so beschriebene Verbindung von verschiedenen Elementen kann entweder direkt oder indirekt sein. Obwohl der Gegenstand der vorliegenden Erfindung im Zusammenhang mit strukturellen Merkmalen und/oder methodischen Vorgängen beschrieben wurde, ist es klar, dass der in den beigefügten Ansprüchen definierte Gegenstand nicht notwendigerweise auf die speziellen beschriebenen Merkmale oder Vorgänge beschränkt ist. Vielmehr sind die speziellen Merkmale und Vorgänge als bevorzugte Ausführungsformen zum Realisieren der Ansprüche offenbart.

Claims

Elektronischer Schaltkreis, umfassend einen Phasenausrichtungsschaltkreis (610) und einen digital gesteuerten Oszillator und einen Frequenzteiler (608), wobei der elektronische Schaltkreis (600) ausgestaltet ist, den Phasenausrichtungsschaltkreis (610) zu verwenden, um eine Phasenbeziehung zwischen einem ersten Signal (F_ref) und einem zweiten Signal (MMD-FX) zu bestimmen, wobei das zweite Signal (MMD-FX) durch Teilen eines von dem digital gesteuerten Oszillator bereit gestellten Ausgangssignals (F_dco) bereitgestellt wird; den Phasenausrichtungsschaltkreis (610) zu verwenden, um einen Betrieb des Frequenzteilers (608) gemäß der Bestimmung zu deaktivieren, wobei der Zustand des Frequenzteilers (608) während der Deaktivierung erhalten bleibt; und den Phasenausrichtungsschaltkreis (610) zu verwenden, um den Betrieb des Frequenzteilers (608) als Antwort auf eine nächste steigende Flanke des ersten Signals (F_ref) zu aktivieren, wobei der Frequenzteiler (608) in Richtung eines vorbestimmten Zustandes zählt, wobei der Frequenzteiler (608) jedes Mal einen Ausgangsimpuls (QPRI) bereitstellt, wenn der Frequenzteiler (608) den vorbestimmten Zustand erreicht.
Elektronischer Schaltkreis nach Anspruch 1, wobei: das erste Signal (F_ref) durch ein Referenzfrequenzsignal definiert ist; und das Referenzfrequenzsignal durch eine Frequenz gekennzeichnet ist, welche kleiner ist als die des Ausgangssignals (F_dco), welches von dem digital gesteuerten Oszillator bereitgestellt wird.
Elektronischer Schaltkreis nach Anspruch 1 oder 2, wobei der Frequenzteiler (608) durch einen programmierbaren Teiler definiert ist.
Elektronischer Schaltkreis nach einem der Ansprüche 1–3, wobei der elektronische Schaltkreis (600) einen Zeit/Digitalwandler (602) aufweist, welcher ausgestaltet ist, ein Zeitdifferenzsignal (604) bereitzustellen, welches einer Phasendifferenz zwischen dem ersten Signal (F_ref) und dem Ausgangsimpuls (QPRI) entspricht.
Elektronischer Schaltkreis nach Anspruch 4, wobei der elektronische Schaltkreis (600) ein digitales Schleifenfilter aufweist, welches ausgestaltet ist, ein Frequenzsteuerwort für den digital gesteuerten Oszillator gemäß dem Zeitdifferenzsignal (604) bereitzustellen.
Elektronischer Schaltkreis nach Anspruch 5, wobei der Zeit/Digitalwandler (602), das digitale Schleifenfilter, der digital gesteuerte Oszillator und der Frequenzteiler (608) jeweils Abschnitte eines Rückkopplungssteuerkreises sind.
Elektronischer Schaltkreis nach einem der Ansprüche 1–6, wobei der Frequenzteiler (608) das Ausgangssignal (F_dco) des digital gesteuerten Oszillators als ein Takteingangssignal empfängt.
Elektronischer Schaltkreis nach einem der Ansprüche 1–7, wobei zumindest ein Abschnitt des elektronischen Schaltkreises (600) durch einen integrierten Schaltkreischip definiert ist.
Phasenausrichtungsschaltkreis, welcher ausgestaltet ist, ein erstes Signal (MMD-FX) zu empfangen, welches einer Phasenbeziehung zwischen einem Referenzfrequenzsignal (F_ref) und einem durch N geteilten Ausgangssignal (F_dco) eines digital gesteuerten Oszillators entspricht; ein Ausgangssignal mit einem ersten Pegel als Reaktion auf einen vorbestimmten Zustand des ersten Signals (MMD-FX) bereitzustellen, wobei das Ausgangssignal mit dem ersten Pe gel ausgestaltet ist, einen Betrieb eines Frequenzteilers (608) zu deaktivieren; und ein Ausgangssignal mit einem zweiten Pegel als Reaktion auf eine nächste steigende Flanke des Referenzfrequenzsignals (F_ref) bereitzustellen, wobei das Ausgangssignal mit dem zweiten Pegel ausgestaltet ist, den Betrieb des Frequenzteilers (608) zu aktivieren.
Phasenausrichtungsschaltkreis nach Anspruch 9, wobei der Phasenausrichtungsschaltkreis (610; 900) ferner ausgestaltet ist, einen aktiven oder einen inaktiven Zustand gemäß mindestens einem Eingangssignal (PALI-ON, MMD-ON-IN) anzunehmen.
Phasenausrichtungsschaltkreis nach Anspruch 9 oder 10, wobei der Phasenausrichtungsschaltkreis (610; 900) ferner ausgestaltet ist, in einem inaktiven Zustand zu bleiben, es sei denn ein Phasenausrichtungsvorgang wird von einem oder mehreren Eingangssignalen (MMD-QPRI, PALI-ON, MMD-ON-IN) ausgelöst; und ein kontinuierliches Ausgangssignal mit einem zweiten Pegel bereitzustellen, wenn er sich in einem inaktiven Zustand befindet.
Verfahren, welches zumindest teilweise von einem elektronischen Schaltkreis ausgeführt wird, wobei das Verfahren umfasst: Messen einer Phasenbeziehung zwischen einem Referenzfrequenzsignal (F_ref) und einem durch N geteilten Ausgangssignal (F_dco) eines digital gesteuerten Oszillators; Deaktivieren eines Betriebes eines Frequenzteilers (608) gemäß der Messung, wobei der vorliegende Zustand des Frequenzteilers (608) während der Deaktivierung erhalten bleibt; Aktivieren des Betriebes des Frequenzteilers (608) als Antwort auf eine nächste steigende Flanke des Referenzfrequenzsignals (F_ref), wobei der Frequenzteiler (608) in Richtung eines vorbestimmten Zustands zählt; und Bereitstellen eines Ausgangsimpulses (QPRI) als Antwort darauf, dass der Frequenzteiler (608) den vorbestimmten Zustand erreicht.
Verfahren nach Anspruch 12, wobei das Referenzfrequenzsignal (F_ref) durch eine Frequenz gekennzeichnet ist, welche kleiner als die des Ausgangssignals (F_dco) des digital gesteuerten Oszillators ist.
Verfahren nach Anspruch 13 oder 14, wobei der Frequenzteiler (608) durch einen programmierbaren Teiler definiert ist.
Verfahren nach einem der Ansprüche 12–14, ferner umfassend ein Bereitstellen eines Zeitdifferenzsignals (604), welches einer Phasendifferenz zwischen dem Referenzfrequenzsignal (F_ref) und dem Ausgangsimpuls (QPRI) entspricht.
Verfahren nach Anspruch 15, ferner umfassend ein Steuern des Ausgangssignals (F_dco) des digital gesteuerten Oszillators gemäß dem Zeitdifferenzsignal (604).
Elektronischer Schaltkreis, umfassend: einen ersten Schaltkreisabschnitt, welcher mindestens ein Flipflop (902, 904) aufweist, wobei der erste Schaltkreisabschnitt ausgestaltet ist, ein internes Aktivierungs-/Deaktivierungssignal (X1) bereitzustellen, welches auf ein erstes Aktivierungssignal (PALI-ON) und ein zweites Aktivierungssignal (MMD-ON) und ein erstes Taktsignal (QPRI) reagiert, wobei das erste Taktsignal (QPRI) einem durch N geteilten Ausgangssignal (F_dco) eines digital gesteuerten Oszillators entspricht; einen zweiten Schaltkreisabschnitt, welcher eine Auswahlvorrichtung (914) aufweist, wobei der zweite Schaltkreisabschnitt ausgestaltet ist, ein zweites Taktsignal bereitzustellen, welches auf ein Referenztakteingangssignal (F_ref, REF-CLK) und ein invertiertes Referenzeingangssignal (INV-REF) reagiert; und einen dritten Schaltkreisabschnitt, welcher mindestens zwei weitere Flipflops (908, 910) aufweist, wobei der dritte Schaltkreisabschnitt ausgestaltet ist, ein Frequenzteiler-Aktivierungs-/Deaktivierungssignal (MMD-ON2) bereitzustellen, welches auf das interne Aktivierungs-/Deaktivierungssignal (X1) und das zweite Taktsignal und ein drittes Taktsignal (MDD-FX) reagiert, wobei das dritte Taktsignal (MDD–FX) eine Phasenbeziehung zwischen einem Referenzfrequenzsignal (F_ref) und dem durch N geteilten Ausgangssignal (F_dco) des digital gesteuerten Oszillators reagiert.
Elektronischer Schaltkreis nach Anspruch 17, wobei zumindest ein Abschnitt des elektronischen Schaltkreises (900) durch einen integrierten Schaltkreischip definiert ist.
Vorrichtung, umfassend: eine elektrische Energiequelle (1010); und einen Schaltkreis (1002), welcher mit der elektrischen Energiequelle (1010) gekoppelt ist, wobei der Schaltkreis (1002) einen digitalen Phasenregelkreis (1004) und einen Phasenausrichtungsschaltkreis (1008) aufweist, wobei der Phasenausrichtungsschaltkreis (1008) ausgestaltet ist, einen Frequenzteiler (1006) des digitalen Phasenregelkreises (1004) während eines Frequenzeinrastverfahrens steuernd zu aktivieren und zu deaktivieren.
Vorrichtung nach Anspruch 19, wobei der Frequenzteiler (1006) des digitalen Phasenregelkreises (1004) durch einen programmierbaren Teiler definiert ist.