CN108028659A - 混合式频率合成器及方法 - Google Patents
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Abstract
实施例包含一种混合式频率合成器，其包括直接数字合成器，所述直接数字合成器经配置以产生具有由从外部产生信号源接收的输入信号确定的频率的数字输出信号。所述混合式频率合成器进一步包含Δ‑Σ调制器，其经配置以基于数字输出信号来产生Δ‑Σ调制信号，所述Δ‑Σ调制器耦合到直接数字合成器。所述混合式频率合成器还包含数/模转换器，其经配置以将Δ‑Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ‑Σ调制器。此外，所述混合式频率合成器包含带通滤波器，其经配置以从所述模拟输出信号移除干扰频率，所述带通滤波器耦合到所述数/模转换器；及锁相回路，其耦合到所述带通滤波器且由从所述带通滤波器接收的参考信号驱动。
Description
相关申请案的交叉参考
本申请案主张2015年7月31日申请的第14/815,523号美国专利申请案的权益，所述申请案的全文并入本文中。
技术领域
本申请案大体上涉及频率合成器及其方法。特定来说，本申请案涉及包括由直接数字合成器驱动的锁相回路的混合式频率合成器。
背景技术
许多电子系统(包含音频及通信系统)需要产生高质量、灵活信号源以用作(例如)本地振荡器、样本时钟、频率调制器或类似者。出于这个目的，此类系统通常包含信号或频率合成器，其可在几微秒内在可用于给定输出信号的整个频带上调谐。
一种传统类型的频率合成器是锁相回路(“PLL”)，其为反馈控制系统，其产生具有关于输入参考信号的相位的相位的输出信号。在常见PLL的操作期间，输入参考信号经提供到相频检测器，其产生经提供到低通滤波器(“LPF”)的电压信号以改进回路稳定性且消除电压信号中的任何参考突波。低通滤波器的输出用以驱动电压控制振荡器(“VCO”)，其产生具有由输入电压控制的振荡频率的输出信号。PLL电路进一步包含反馈路径或回路，且VCO输出信号经提供到此路径上的频率或回路分频器。分频器(在本文中还称为“N分频器”)使VCO输出信号的频率除以经选择的整数值N，使得所述分频与参考频率完全相同。N分频器的输出与固定参考信号一起经提供到相频检测器作为第二输入。相频检测器比较两个输入信号的相位及频率且输出与所述两个输入信号之间的相位及/或频率中的差成比例的电压。此电压接着用以驱动VCO，借此完成PLL的反馈回路。以此方式，VCO的输出可锁定到参考信号及参考频率的相位或其N倍。
存在影响PLL系统的性能且使设计理想PLL(其具有(例如)输出频率的窄频道间隔及广范围)变得困难的若干因子。因此，传统PLL系统(还已知为“整数N PLL”)通常具有若干缺点，包含(例如)缓慢稳定时间及难以滤除的高频带内噪声电平。例如，回路分频器的整数值N的量值影响反馈回路的噪声性能，因为参考频率中的任何相位噪声或寄生噪声将在其原始量值乘以N的情况下出现于回路输出中。因此，当N值为大时噪声电平大幅增加。然而，需要大N值以实现高频率分辨率且容纳相较于参考频率为大的(例如其几倍)的VCO输出信号频率。
作为另一实例，参考信号的频率确定PLL的频率分辨率或步进大小，使得参考频率越低，频率分辨率及频道的数目越高。然而，在频率分辨率与稳定时间(还称为“锁定时间”或“频率切换时间”)(其为PLL改变到新的输出频率(例如在频率跳跃期间或当改变频道时)所花费的时间量)之间存在折衷。虽然较小稳定时间是优选的，使得PLL尽可能快地稳定于新的频率上，但这需要较高参考频率。如将了解，回路滤波器的带宽通常为参考频率的5％到10％且对PLL的稳定时间具有逆效应(即，回路滤波器的带宽越宽，稳定时间越快)。然而，较高参考频率意味着PLL的较低频率分辨率，其为不期望的。且回路滤波器上的较宽带宽是不期望的，因为此可使回路稳定性降级且不能有效地减少由参考频率及其谐波产生的寄生发射。
为解决整数N PLL中的一些性能挑战，可使用“分数N”PLL。此PLL系统使用非整数频率除法来提供比更传统PLL精细的频率分辨率或针对相同分辨率的更低输出噪声。然而，分数N PLL仍遭受输出信号中的寄生频调，如将了解。
另一现有类型的频率合成器是直接数字合成器(“DDS”)，其为从单个固定频率参考时钟产生周期数字信号或任意波形的经采样数据系统。DDS可用以合成比其输入时钟或参考信号的频率低的频率。DDS相比于传统PLL的优点包含更好频率灵活度、经改进相位噪声及跨频率切换过渡的输出相位的精确控制。然而，传统DDS系统也具有某些缺点，包含(例如)归因于在大频率偏移处的混淆及更高噪声下限的在输出信号中滤除更高阶谐波的困难。如将了解，为实现良好信号质量，由频率合成器产生的信号必须具有非常小的相位或寄生噪声或高频谱纯度。在DDS电路中，输出信号的频谱纯度主要由与DDS串联耦合以基于由DDS产生的数字信号而产生模拟输出信号的数/模转换器(“DAC”)确定。然而，甚至理想N位DAC也将产生具有振幅的谐波，所述振幅取决于输出频率与时钟频率之比，借此促成常规DDS的更高噪声下限。此外，由DAC产生的更高阶谐波反折到奈奎斯特(Nyquist)带宽，使得其不可过滤。
作为解决传统频率合成器中的一些上文性能挑战的尝试，第4,965,533号美国专利案描述混合式频率合成系统100，其包含用于产生整数N PLL 104的输入参考信号的DDS电路102，如图1中所展示。归因于包含DDS电路102，混合式系统100提供高于传统PLL的频率分辨率及频率范围，以及更快稳定时间。更明确来说，如图1中所展示，稳定信号源106作为输入而被施加到DDS 108，且DDS 108的数字输出被施加到包含在DDS电路102中以将DDS108的数字输出转换成模拟信号的N位数/模转换器(“DAC”)110。带通滤波器(“BPF”)112包含在DDS电路102与整数N PLL 104之间的路径中以抑制或消除来自DDS电路102的输出信号的宽带寄生噪声，使得突波的量值不乘以包含在PLL 104的反馈回路116中的N分频器114的值N。如将了解，整数N PLL 104包含相频检测器(“PFD”)118、低通滤波器(“LPF”)120及电压控制振荡器(“VCO”)122，其全部串联连接，如为常规的。如图1中所展示，经过滤DDS输出信号被输入到PFD 118作为PLL 104的输入参考信号。通过使用DDS电路102作为到PLL 104的参考，所述参考频率可以极小步进改变(即，使用非常精细频率分辨率)，而PLL 104可具有相对较大频率步进大小及因此用于回路滤波器120的宽可允许带宽，借此提供PLL 104的更快稳定时间。
然而，现有DDS驱动PLL混合式系统100仍具有某些缺点，其缺乏提供实际、高性能解决方案。例如，至少部分归因于N位DAC 102，系统100造价昂贵且消耗大量功率。此外，现有技术系统100易受寄生频调影响，因为N位DAC 110是具有限制DDS系统102的寄生性能的无寄生动态范围的加权奈奎斯特数/模转换器。如将了解，虽然在从BPF 112接收的输出信号中的任何剩余寄生信号可由PLL 104滤除(如果在PLL 104的带宽外)，但在此带宽内的任何突波乘以PLL 104。虽然，理论上，由DDS 108引入的量化噪声预期均匀地扩散于奈奎斯特带宽上，但实际应用已经展示：即使当使用N位DAC时，情况也并非如此。而是，所述量化噪声是高度依赖信号的且可以输出频率的倍数集中。因此，甚至理想多位DAC将在输出信号中产生谐波，其最终馈送到由DDS系统102驱动的PLL 104。
发明内容
本发明希望通过提供系统及方法而解决上文所提及的问题，所述系统及方法经设计以尤其提供一种混合式频率合成器，其包括Δ-Σ调制直接数字合成器(“DDS”)以用于驱动锁相回路(“PLL”)，所述锁相回路(“PLL”)可(1)产生具有高信号噪声比(“SNR”)及低寄生频调的高质量信号源，(2)当所述系统正频率跳跃或以其它方式改变到新的频率时提供更快稳定或锁定时间，及(3)降低功率消耗及整体电路成本。
一个实例实施例包含混合式频率合成器，其包括直接数字合成器，所述直接数字合成器经配置以产生具有由从外部产生信号源接收的输入信号确定的频率的数字输出信号。所述混合式频率合成器进一步包含Δ-Σ调制器，其经配置以基于所述数字输出信号而产生Δ-Σ调制信号，所述Δ-Σ调制器耦合到所述直接数字合成器。所述混合式频率合成器还包含数/模转换器，其经配置以将所述Δ-Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ-Σ调制器。此外，所述混合式频率合成器包含带通滤波器，其经配置以从所述模拟输出信号移除干扰频率，所述带通滤波器耦合到所述数/模转换器；及锁相回路，其耦合到所述带通滤波器且由从其接收的参考信号驱动。
在另一实例实施例中，提供一种用于驱动锁相回路的电子电路。所述电子电路包含：直接数字合成器，其经配置以产生具有由从外部产生信号源接收的输入确定的频率的数字输出信号；及Δ-Σ调制器，其经配置以基于所述数字输出信号而产生Δ-Σ调制信号，所述Δ-Σ调制器耦合到所述直接数字合成器。所述电子电路进一步包含数/模转换器，其经配置以将所述Δ-Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ-Σ调制器。所述电子电路还包含带通滤波器，其耦合到所述数/模转换器且经配置以从所述模拟输出信号移除干扰频率且提供参考信号用于驱动所述锁相回路。
另一实例实施例包含一种驱动混合式频率合成器中的锁相回路的方法。所述方法包含使用直接数字合成器来产生具有由从外部产生信号源接收的输入确定的频率的经合成输出。所述方法还包含使用Δ-Σ调制器来基于由所述直接数字合成器提供的所述经合成输出而产生Δ-Σ调制信号；及使用耦合到所述Δ-Σ调制器的数/模转换器而将所述Δ-Σ调制信号转换成模拟参考信号。所述方法进一步包含使用耦合到所述Δ-Σ调制器的带通滤波器而从所述模拟参考信号移除干扰频率；及提供所述带通滤波器的输出信号到所述锁相回路作为用于驱动所述锁相回路的参考信号。
这些及其它实施例及各种排列及方面将从下文具体实施方式及附图明白且更加全面理解，附图阐述说明可应用本发明的原理的各种方式的说明性实施例。
附图说明
图1是描绘包括直接数字合成器驱动锁相回路的常规混合式频率合成器的框图。
图2是描绘包括根据某些实施例的用于驱动锁相回路的Δ-Σ调制直接数字合成器的实例混合式频率合成器的框图。
图3是说明根据某些实施例的用于驱动混合式频率合成器中的锁相回路的实例过程的流程图。
具体实施方式
下文的描述说明、说明并例示根据本发明的原理的本发明的一或多个特定实施例。此描述不是提供以将本发明限制于本文中所描述的实施例，而是以使得所属领域的一般技术人员能够理解这些原理且使用所述理解能够应用其以不仅实践本文中所描述的实施例而且实践可根据这些原理而想到的其它实施例的此方式来解释并教示本发明的原理。本发明的范围希望在字面上或在等效物的原理下涵盖可落于所附权利要求书的范围内的全部此类实施例。
应注意，在描述及图式中，相似或大体上类似元件可使用相同参考数字来标记。然而，有时这些元件可使用不同数字标记，例如(例如)在这些标记促进更加清楚描述的情况下。另外，本文中所阐述的图式并不一定按比例说明，且在一些例子中，比例可经放大以更加清楚地描绘某些特征。此类标记及图式实践并不一定暗指潜在实质目的。如上文所陈述，本说明书希望根据如本文中所教示且所属领域的一般技术人员所理解的本发明的原理作为整体呈现并解释。
相对于本文中所描述及说明的示范性系统、组件及架构，还应理解，所述实施例可为由如所属领域的一般技术人员所理解的数个配置及组件(包含一或多个系统、硬件、软件或固件配置或组件或其任何组合)体现或体现于所述数个配置或组件中。据此，虽然图式说明包含用于本文中所想到的实施例中的一或多者的组件的示范性系统，但应理解，相对于每一实施例，一或多个组件可不存在于系统中或在系统中是不必要的。
图2说明根据实施例包括用于驱动锁相回路(“PLL”)204的Δ-Σ调制直接数字合成器(“DSM-DDS”)电路201的混合式频率合成器200。混合式频率合成器200进一步包含用于提供输入参考信号到经包含在DSM-DDS电路201中的直接数字合成器(“DDS”)208的信号源206。信号源206可为能够供应固定频率信号的任何类型的稳定时钟、振荡器或其它参考。在优选实施例中，信号源206是晶体参考振荡器。在实施例中，信号源206可类似于被包含在图1的混合式系统100中的信号源106。
混合式频率合成器200还包含带通滤波器(“BPF”)212，其具有耦合到DSM-DDS电路201的输出的输入及耦合到PLL 204的输入的输出。在实施例中，BPF 212可类似于包含在图1的混合式系统100中的BPF 112。BPF 212经配置以抑制或消除来自DSM-DDS电路201的模拟输出信号的干扰信号或成形噪声(例如，相位噪声、寄生响应、量化噪声、谐波等)或以其它方式增强所述模拟输出信号的频谱纯度。BPF 212的经过滤输出经提供到PLL 204作为所述PLL输入或参考信号，如图2中所展示。BPF 212在其中的任何噪声或突波的量值可乘以PLL204之前清除所述模拟输出信号且供应高保真度、频谱纯参考信号到PLL 204。BPF 212的带宽可基于DSM-DDS电路201、信号源206的参考频率及/或两个频率之比而具体配置，如将由相关领域的技术人员所了解。在优选实施例中，BPF 212具有窄带宽及急剧转出以减小混合式频率合成器200的切换时间。在实施例中，BPF 212可为晶体滤波器、表面声波(“SAW”)滤波器或任何其它合适滤波器。
混合式频率合成器200的PLL 204可为用于产生具有周期频率的输出信号的整数NPLL，所述周期频率为所述参考频率(即，所述PLL参考信号的频率)的整数N倍。在实施例中，混合式频率合成器200的PLL 204可大体上类似于图1中所展示的混合式系统100的PLL104。如图2中所展示，PLL 204包含定位于反馈回路或路径216上的频率分频器214，其并联地耦合到PLL 204的参考路径217。参考路径217包括串联耦合的相频检测器(“PFD”)218、低通滤波器(“LPF”)220及电压控制振荡器(“VCO”)222。PFD 218具有两个输入，一者耦合到BPF 212的输出以接收所述PLL参考信号，且另一者耦合到频率分频器214(在本文中也称为“N分频器”)的输出以接收来自N分频器214的经分频输出信号。PFD 218(也称为“错误检测器”)比较所述两个输入信号且产生具有与所述两个信号之间的相位及/或频率差成比例的电压的错误信号。所述错误信号由LPF 220过滤以消除任何参考突波且接着经提供到VCO222作为输入电压信号。由所述输入电压信号驱动，VCO 222产生具有由所述输入电压控制的振荡频率及相位的输出信号或所述PLL输出信号。
所述VCO输出信号还沿反馈路径216馈送回到N分频器214，其使所述信号的频率除以经选择的整数值N，使得所述分频与所述参考频率完全相同。当由PFD 218接收的所述两个输入信号(即，所述PLL参考信号及所述经分频输出信号)在相位及频率上相等时，所述错误将为恒定的且由PLL 204形成的回路被视作在“锁定”状态中。如果所述经分频输出相位及/或频率从所述参考信号漂移，那么由PFD 218输出的所述错误信号将增加，其将在相对方向上驱动VCO 222以便减小所述错误。以此方式，PLL 204的所述输出相位及频率可经调整以匹配所述PLL参考信号的相位及频率。
根据实施例，DSM-DDS电路201经配置以产生模拟输出信号，其为使用由DDS 208产生的数字值的所要模拟信号(例如DDS参考信号)的再生。如图2中所展示，DSM-DDS电路201包含(除DDS 208外)Δ-Σ调制器(“DSM”)224及数/模转换器(“DAC”)226。DDS 208的输入耦合到信号源206以接收所述固定频率参考信号，且所述DDS的输出耦合到DSM 224。DDS 208是用于从参考频率(即，所述DDS参考信号的频率)产生多个频率的离散值、离散时间电路。DDS 208产生所述所要输出波形(例如正弦曲线)的经采样数字版本且提供所述数字周期波形到DSM 224。此波形的周期由DDS 208的频率控制寄存器(未展示)中含有的N位数字字控制以允许次赫兹(sub-hertz)频率灵活度。在优选实施例中，所述N位数字字是32位数字字。在一些实施例中，混合式频率合成器200的DDS 208大体上类似于图1中所展示的混合式系统100的DDS 108。
如图2中所展示，DSM 224的输入耦合到DDS 208的输出以接收由DDS 208产生的所述经采样数字波形，且DSM 224的输出耦合到DAC 226的输入。DSM 224经配置以使用过采样、噪声成形及其它已知技术来产生所述数字波形的数字、Δ-Σ调制版本。在实施例中，所述Δ-Σ调制波形是比由DDS 208输出的高分辨率数字波形的较低分辨率，但较高样本频率(例如，较高样本率)数字输出。例如，DSM 224可通过将从DDS 208接收的所述N位(例如32位)数字信号转换成n位信号中所包括的零及一的较快序列而减小所述所供应信号的字长度，其中n显著小于N。在优选实施例中，DSM 224的所述输出是具有两个振幅状态的一位信号。在其它实施例中，DSM 224的所述输出可为四位信号或具有低于DDS 208的所述输出的分辨率的任何其它信号。
DSM 224的所述输出经提供到DAC 226以将所述零及一转换成模拟电压。以此方式，DAC 226可重建DSM 224的所述频率输出以产生DSM-DDS电路201的所述模拟输出信号。在实施例中，DAC 226可为用于从DSM 224的所述输出重新产生所述所要波形的n位数/模转换器，其中n与所述Δ-Σ调制信号中的位数相同。例如，在其中DSM 224产生一位输出信号的优选实施例中，DAC 226可为一位DAC。根据实施例，n位DAC 226可为包括CMOS技术的集成电路，例如(例如)现场可编程门阵列(“FPGA”)串行化器/解串行化器(“SerDes”)电路。
如将了解，馈送PLL 204的所述PLL参考信号应含有非常低噪声及突波，因为在所述参考信号中的任何噪声或突波将在整数N PLL 204的操作期间根据公式20*log10(N)与所述参考信号的相位相乘。例如，如果N＝100，那么所述参考相位将乘以40分贝(dB)。在此类情况下，在(例如)相对于所述参考信号上的载波(dBc)的-100dB处的带内突波将在PLL204的输出处“增益”达-60dBc。
在实施例中，相较于常规系统(混合式系统100)，经提供到PLL 204的所述参考信号的所述信号噪声比(“SNR”)通过使用DSM-DDS电路201以产生所述PLL参考信号而大大地经改进。更明确来说，通过将DSM 224放置在DDS 208与PLL 204之间，由DSM 224引入的所述量化错误可精确地受控及/或成形，使得DSM-DDS电路201在不具有突波的其输出处产生白化、成形、量化噪声。这至少部分归因于以下事实而是可能的：在所述Δ-Σ调制过程期间引入的所述量化错误散布于所述频域中且移动到更高频率。例如，DAC 226的所述模拟输出信号可与所述所要波形相同，但具有由所述量化错误引起的更高频率分量。这些经添加频率分量可容易地通过过滤而从所述模拟输出信号移除，例如通过额外低通滤波器(未展示)及/或BPF 212。PLL 204自身还可充当带通滤波器用于移除在PLL 204的带宽外部的参考频率的任何频谱分量。因此，由DSM-DDS电路201产生的所述模拟输出信号可为用于PLL 204的理想低噪声、低突波参考信号。
如将了解，PLL 204的频率分辨率等于所述PLL参考频率，且所述PLL输出频率可在N乘以所述PLL参考频率的步进中，其中N是N分频器214的除数值。例如，如果所述参考频率是100MHz且N等于100，那么所述PLL输出频率可设置成1GHz。在实施例中，所述PLL输出信号的频率调谐可在粗略调谐与精细调谐之间分裂。粗略调谐可为通过调整整数N PLL 204的N分频器而以所述参考频率的递增来完成。例如，如果所述参考频率是10MHz，那么N以1的递增或递减将分别使所述PLL输出频率以10MHz移动向上或向下。精细调谐可为通过调整由DDS 208在小范围频率上合成的所述输出信号的频率来完成，其中所述PLL输出频率的对应精细调整递增等于所述DDS输出信号乘以N值的步进大小。例如，如果所述参考频率是10MHz且N值是100，那么所述DDS输出的所述步进大小(还称为“带宽”)是10MHz除以100，或100KHz。在此情况下，DDS 208仅需要在100KHz上调谐所述参考频率，以调整所述PLL输出频率达10MHz。考虑到所需要的小范围调谐，DDS 208非常适合较窄频带DSM 224。
因此，本文中所揭示的混合式频率合成器200提供低噪声、低寄生及快速锁定合成系统，其可实现非常精确相位/频率调制及高频率分辨率。在一些实施例中，合成器200可在频谱扫描仪、电信装置、专业视频装备或类似者的无线接收器(例如超外差式接收器)中用作本地振荡器。在此类情况下，混合式频率合成器200帮助增加所述接收器的所述最大SNR，使得(例如)所述接收器可处理需要高SNR的数字调制信号(例如用于64-QAM方案)。另外，混合式频率合成器200的锁定时间可足够快，以当所述无线接收器正频率跳跃时帮助减轻音频假影。在其它实施例中，混合式频率合成器200可用于其它目的，例如(例如)合成发射器中的信号，调制调制器(例如高质量FM调制器)中的信号，或提供通用高质量灵活信号源(例如样本时钟)。
此外，混合式频率合成器200提供优于现有混合式频率合成器系统(例如(例如)混合式系统100)的若干优点。例如，在优选实施例中，在DDS 208与PLL 204之间包含DSM 224允许n位DAC 226为1位DAC，这降低了整体成本及DSM-DDS电路201及因此整体合成器200的功率消耗。如将了解，1位DAC成本较低，易于制造，且比由常规混合式系统100使用的加权奈奎斯特N位DAC 110消耗更少功率。此外，1位DAC及DSM 224用以简化合成器200的电路，如两者更好地与小几何形状CMOS装置对准。
图3说明根据实施例驱动混合式频率合成器中的锁相回路的实例方法300。在实施例中，所述锁相回路可为整数N锁相回路，且方法300可使用包括直接数字合成器(“DDS”)、Δ-Σ调制器(“DSM”)、数/模转换器(“DAC”)及带通滤波器(“BPF”)的电子电路实施。在一些实施例中，所述锁相回路可大体上类似于PLL 204，且所述电子电路的所述组件可大体上分别类似于图2中所展示且本文中所描述的DDS 208、DSM 224、DAC 226及BPF 212。方法300的步骤可为使用软件及/或硬件来执行。例如，在某些实施例中，方法300可为以经存储于存储器中且被执行于与所述存储器通信的处理器上的计算机编程指令来实施。
在所说明的实施例中，方法300包含在步骤302处提供外部产生输入信号(在本文中还称为“DDS参考信号”)到所述直接数字合成器。在一些实施例中，所述直接数字合成器使用32位频率调谐字。在一些实施例中，所述外部产生信号源是耦合到所述直接数字合成器的晶体参考振荡器。如所说明，方法300进一步包含在步骤304处使用所述直接数字合成器来产生具有由所述外部产生输入信号确定的频率的经合成输出。在实施例中，所述经合成输出可为具有由所述32位频率调谐字控制的周期的所述参考信号的经采样数字版本。在步骤306处，方法300包含使用所述Δ-Σ调制器来基于由所述直接数字合成器提供的所述经合成输出而产生Δ-Σ调制信号。在实施例中，所述Δ-Σ调制信号可为所述经合成输出的低分辨率、高采样率版本。
在步骤308处，方法300进一步包含使用耦合到所述Δ-Σ调制器的所述数/模转换器来转换所述Δ-Σ调制信号到模拟参考信号。在实施例中，所述数/模转换器是一位DAC，且所述Δ-Σ调制信号是一位(或两状态)信号。方法300还包含在步骤310处使用耦合到所述Δ-Σ调制器的所述带通滤波器而从所述模拟参考信号移除干扰频率。方法300进一步包含在步骤312处提供所述带通滤波器的输出信号到所述锁相回路作为用于驱动所述锁相回路的参考信号。在实施例中，所述输出信号是低噪声、低突波参考信号。
图中的任何过程描述或块应理解成表示码的模块、区段或部分，其包含用于执行所述过程中的特定逻辑功能或步骤的一或多个可执行指令，且替代实施方案包含在本发明的实施例的范围内，其中功能可不以所展示或论述的顺序执行，取决于所涉及的功能而包含大体上共同或以颠倒顺序，如所属领域的一般技术人员应理解。
本发明希望解释如何根据本发明设计及使用各种实施例而非限制其真实、有意及公平范围及精神。前述描述不希望为穷尽性的或受限于所揭示的精确形式。鉴于上文教示，修改或变化是可能的。实施例经选择且经描述以提供所描述技术及其实际应用的原理的最好说明，且使得所属领域的一般技术人员能够利用所述技术于各种实施例中且使用如适用于所想到的特定使用的各种修改。当根据其被公平、合法及等效地赋予的广度而解释时，全部此类修改及变化是在如由所附权利要求书(其可在本专利申请案的待决期间修正)及其全部等效物确定的实施例的范围内。
Claims (16)
1.一种混合式频率合成器，其包括：
直接数字合成器，其经配置以产生具有由从外部产生信号源接收的输入信号来确定的频率的数字输出信号；
Δ-Σ调制器，其经配置以基于所述数字输出信号产生Δ-Σ调制信号，所述Δ-Σ调制器耦合到所述直接数字合成器；
数/模转换器，其经配置以将所述Δ-Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ-Σ调制器；
带通滤波器，其经配置以从所述模拟输出信号移除干扰频率，所述带通滤波器耦合到所述数/模转换器；及
锁相回路，其耦合到所述带通滤波器且由从所述带通滤波器接收的参考信号驱动。
2.根据权利要求1所述的混合式频率合成器，其中所述外部产生信号源是晶体参考振荡器。
3.根据权利要求1所述的混合式频率合成器，其中所述数/模转换器是一位数/模转换器。
4.根据权利要求1所述的混合式频率合成器，其中所述直接数字合成器使用32位频率调谐字。
5.根据权利要求1所述的混合式频率合成器，其中所述锁相回路是整数N锁相回路。
6.根据权利要求1所述的混合式频率合成器，其中所述锁相回路包含在接收器的本地振荡器中。
7.一种用于驱动锁相回路的电子电路，所述电子电路包括：
直接数字合成器，其经配置以产生具有由从外部产生信号源接收的输入来确定的频率的数字输出信号；
Δ-Σ调制器，其经配置以基于所述数字输出信号而产生Δ-Σ调制信号，所述Δ-Σ调制器耦合到所述直接数字合成器；
数/模转换器，其经配置以将所述Δ-Σ调制信号转换成模拟输出信号，所述数/模转换器耦合到所述Δ-Σ调制器；及
带通滤波器，其耦合到所述数/模转换器且经配置以从所述模拟输出信号移除干扰频率且提供参考信号用于驱动所述锁相回路。
8.根据权利要求7所述的电子电路，其中所述外部产生信号源是晶体参考振荡器。
9.根据权利要求7所述的电子电路，其中所述数/模转换器是一位数/模转换器。
10.根据权利要求7所述的电子电路，其中所述直接数字合成器使用32位频率调谐字。
11.根据权利要求7所述的电子电路，其中所述锁相回路是整数N锁相回路。
12.一种驱动混合式频率合成器中的锁相回路的方法，所述方法包括：
使用直接数字合成器来产生具有由从外部产生信号源接收的输入确定的频率的经合成输出；
使用Δ-Σ调制器来基于由所述直接数字合成器提供的所述经合成输出而产生Δ-Σ调制信号；
使用耦合到所述Δ-Σ调制器的数/模转换器来将所述Δ-Σ调制信号转换成模拟参考信号；
使用耦合到所述Δ-Σ调制器的带通滤波器而从所述模拟参考信号移除干扰频率；
及
提供所述带通滤波器的输出信号到所述锁相回路作为用于驱动所述锁相回路的参考信号。
13.根据权利要求12所述的方法，其中所述外部产生信号源是耦合到所述直接数字合成器的晶体参考振荡器。
14.根据权利要求12所述的方法，其中所述数/模转换器是一位数/模转换器。
15.根据权利要求12所述的方法，其中所述锁相回路是整数N锁相回路。
16.根据权利要求12所述的方法，其中所述直接数字合成器使用32位频率调谐字。
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