JP5159704B2 - 基準周波数発生装置 - Google Patents

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Description

本発明は、基準周波数発生装置に関する。
従来から、出力する信号の周波数を変更可能な発振器として、電圧制御発振器が知られている。電圧制御発振器とは、入力される制御電圧に応じて出力周波数を変更可能な発振器であり、例えば水晶振動子を用いて構成されたもの(Voltage Controlled Crystal Oscillator、VCXO)が知られている。一般に、この電圧制御発振器は、温度の変化に従って制御電圧対発振周波数特性(以下、F−V特性と称する)が変化する。従って、水晶振動子を恒温槽に内蔵して温度を一定に保つ構成の恒温槽型電圧制御発振器も開発されている。
この電圧制御発振器は、上記のように温度の変化に応じてF−V特性が変化するほか、時間の経過によってもF−V特性が変化するため、電圧制御発振器単体では高精度の信号を出力することは困難である。これを解決するために、例えば無線通信システムの基地局等で用いられる基準周波数発生装置では、GPS(Global Positioning System)受信機等から得られる高精度なリファレンス信号と電圧制御発振器が出力する信号(又はその信号を分周した信号)とが同期するように電圧制御発振器を制御し、高精度な信号を出力させるように構成している。
また、リファレンス信号を取得できなくなっても、自走制御(ホールドオーバー制御)を行うことで、基準周波数信号を継続して出力する基準周波数発生装置も知られている。非特許文献1は、この種の自走制御機能を備えた基準周波数発生装置を開示する。
非特許文献1の基準周波数発生装置は、リファレンス信号に同期している間に、経過時間及び温度と、その状況下でのF−V特性と、を記憶しておく。そして、リファレンス信号が取得できなくなると、記憶した情報からF−V特性を推定して、電圧制御発振器を自走制御することで基準周波数信号を出力する。
HP SmartClock Technology−Application Note 1279, Hewlett−Packard Company, Copyright 1998 5966−0431E, p. 5−15.
上述したように、水晶振動子を用いた電圧制御発振器は時間の経過によってF−V特性が変化し、これを正確に推定するといっても限界がある。そのため、上記非特許文献1の構成では、自走制御を開始してから時間が経過するとともに周波数及び位相の誤差が拡大する点で改善の余地があった。更に、水晶振動子を備えた電圧制御発振器は(恒温槽型の場合であっても)使用できる温度範囲が十分に広いとは言いがたく、より過酷な環境でも使用できるような構成が求められていた。また、恒温槽付きの電圧制御発振器は高価であり、小型化が困難である等の点でも改善が求められていた。
本発明は以上の事情に鑑みてされたものであり、その目的は、リファレンス信号が取得できなくなっても長時間にわたって高精度な基準周波数信号を出力可能で、使用温度範囲が広く、安価な基準周波数発生装置を提供することにある。
課題を解決するための手段及び効果
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
本発明の第1の観点によれば、以下の構成の基準周波数発生装置が提供される。即ち、この基準周波数発生装置は、同期回路と、検出器と、記憶部と、制御部と、を備える。前記同期回路は、同種の遅延素子が複数配置され、複数の分岐点を有する多段回路として構成され、回路を1周するときに通過する前記遅延素子の数が経路に応じて異なる回路を有し、どの経路が選択されたかを示す遅延素子段数を選択することで当該遅延素子段数に応じた周波数を発生させるリングオシレータとしてのデジタル制御発振器を含み、リファレンス信号に基づいて得られた第1制御信号によって当該デジタル制御発振器を制御する。前記検出器は、前記デジタル制御発振器が使用される環境を示す環境値を検出する。前記記憶部は、選択する前記遅延素子段数を切り替えることで、前記リファレンス信号と、前記デジタル制御発振器が出力する信号と、が前記同期回路によって同期し、当該同期時の前記遅延素子段数の選択に基づいて回路を1周するときに通過する遅延素子の平均数が求められ、当該平均数と前記デジタル制御発振器が出力する信号の周波数とに基づいて求められる遅延素子1個あたりの遅延量と、当該遅延量を求めたときの前記環境値と、の対応関係を記憶可能である。前記制御部は、前記リファレンス信号が取得できなくなると、前記検出器が検出した環境値及び前記記憶部に記憶される対応関係に基づいて前記遅延素子1個あたりの遅延量を求め、当該遅延素子1個あたりの遅延量に基づいて前記遅延素子段数を第2制御信号として決定し、決定した遅延素子段数に基づいて前記デジタル制御発振器を制御する。
これにより、リファレンス信号を取得できている間は、同期回路の第1制御信号によりデジタル制御発振器(リングオシレータ)を高精度に制御することができる。一方、リファレンス信号を取得できなくなっても、制御部が第2制御信号に基づいてデジタル制御発振器を高精度に制御することができる。また、デジタル制御発振器は半導体で構成可能なため、使用可能な温度範囲が広く、振動及び衝撃に強い構成にすることができる。更に、時間が経過してもデジタル制御発振器の特性が変化しにくい構成にすることができる。また、デジタル制御発振器として遅延素子を備えるリングオシレータを利用することで、発振器をデジタル回路で実現容易な構成とすることができるので、小型化及び大量生産に一層好適な構成とすることができる。
前記の基準周波数発生装置においては、前記検出器は、環境値として電圧値及び温度のうち少なくとも一方を検出することが好ましい。
これにより、デジタル制御発振器の特性に影響を与え易い環境因子に関する前記対応関係を求め、第2制御信号を決定することができる。
前記の基準周波数発生装置においては、前記同期回路は、前記リファレンス信号と、前記デジタル制御発振器が出力する信号と、の位相差をTDCを使用して計測する位相比較器を備えることが好ましい。
これにより、位相比較器をデジタル回路で実現容易な構成とすることができるので、小型化及び省電力化を実現することができる。
前記の基準周波数発生装置においては、前記TDCは、前記位相差を位相比較用遅延素子の遅延量を用いて計測することが好ましい。
これにより、微小な遅延量の位相比較用遅延素子を用いることで、高精度に位相差を計測することができる。
前記の基準周波数発生装置においては、当該基準周波数発生装置が初めて稼動する前の段階で、前記記憶部に前記対応関係が記憶されていることが好ましい。
これにより、装置が稼動してすぐにリファレンス信号が取得できなくなったような場合においても、制御部が第2制御信号を決定し、該前記第2制御信号に基づいてデジタル制御発振器を制御することができる。
前記の基準周波数発生装置においては、前記記憶部の記憶内容は、基準周波数発生装置の稼動中に新しく得られた前記対応関係で更新可能であることが好ましい。
これにより、デジタル制御発振器の最新の特性を、新しく得られた対応関係から求めることができる。
前記の基準周波数発生装置においては、前記デジタル制御発振器が出力する信号を基準周波数信号とすることが好ましい。
これにより、簡単な構成で、リファレンス信号又は前記対応関係に基づいた高精度な基準周波数信号を出力することができる。
ただし、前記の基準周波数発生装置においては、前記同期回路は、前記デジタル制御発振器が出力する信号に同期した信号を出力する電圧制御発振器を備え、前記電圧制御発振器が出力する信号を基準周波数信号とすることもできる。
これにより、デジタル制御発振器の出力信号に含まれるジッタを取り除いて、安定した基準周波数信号を出力することができる。
本実施形態の基準周波数発生装置を概略的に示すブロック図。 本実施形態のデジタル制御発振器の具体的な回路図。 本実施形態の位相比較器の具体的な回路図。 本実施形態の位相比較器の位相比較用遅延素子を用いて位相差を計測する方法を概念的に示す説明図。 第1変形例の基準周波数発生装置を概略的に示すブロック図。 第2変形例の基準周波数発生装置を概略的に示すブロック図。
次に、図面を参照して本発明の実施の形態を説明する。図1は、本実施形態の基準周波数発生装置11を概略的に示すブロック図である。図2は、本実施形態のデジタル制御発振器26の具体的な回路図である。図3は、本実施形態の位相比較器23の具体的な回路図である。図4は、本実施形態の位相比較器23の位相比較用遅延素子52を用いて位相差を計測する方法を概念的に示す説明図である。
本実施形態の基準周波数発生装置11は、携帯電話の基地局、地上デジタル放送の送信局及びWiMAX(Worldwide Interoperability for Microwave Access)通信設備等に用いられるものである。この基準周波数発生装置11はマスタークロックジェネレータとして機能し、当該基準周波数発生装置11に接続されたユーザ側の何らかの機器に基準周波数信号を提供する。以下に、基準周波数発生装置11の各部の構成について説明していく。
図1に示すように、本実施形態の基準周波数発生装置11は、GPS受信機21と、デジタル制御発振器26と、分周器27と、位相比較器23と、ループフィルタ24と、検出器28と、制御部22と、スイッチ回路25と、を主要な構成として備えている。
GPS受信機21には、基準周波数発生装置11の外部に設置されたGPSアンテナ12が電気的に接続されている。GPS受信機21は、GPSアンテナ12で受信した測位用信号に基づいて測位計算を行い、これに基づいてリファレンス信号(1秒に1回のパルス信号)を生成する。この1Hzのリファレンス信号は、GPS受信機21において、協定世界時(UTC)の1秒に正確に同期するように適宜較正されている。図1に示すように、このリファレンス信号は位相比較器23に入力される。
デジタル制御発振器26は、信号を生成可能な発振回路で構成されており、外部からの制御信号によって、出力する周波数を変更可能に構成されている。このデジタル制御発振器26によって出力された信号は、分周器27に入力される。なお、本実施形態のデジタル制御発振器26は半導体で構成されており、具体的には、位相変換素子とリング状に接続された遅延素子とから信号を生成するリングオシレータとして構成されている。
前記リングオシレータは、図2に示すように、複数の遅延素子41と、インバータ42と、セレクタ43と、を備える。なお、図2の構成において、インバータ42は1個のみ備えることに限定されず、奇数個配置しても良い。
直列的に接続された遅延素子41のうち、1つ目の遅延素子41(図2での左端の遅延素子41)を通過した信号は、2つ目の遅延素子41へ出力されるとともに、セレクタ43へ出力されている。同様に、2つ目の遅延素子41を通過した信号は、3つ目の遅延素子41へ出力されるとともに、セレクタ43へ出力されている。リングオシレータにおいては、以上の構成が多数繰り返して配置されている。なお、図2での右端の遅延素子41を通過した信号はセレクタ43にのみ出力される。
セレクタ43は、遅延素子41の個数と同数の図示しない遅延信号入力部を備えている。セレクタ43は、制御信号入力端子44から入力される制御信号に基づいて上記の遅延信号入力部のうち1つを選択し、当該遅延信号入力部から入力された信号を後段へ出力する。なお、このセレクタ43による選択は、直列的に配置された複数段の遅延素子41のうちどの遅延素子41から信号を取り出すかを選択することに相当するので、以後の説明では「遅延素子段数を選択する」と称する。また、遅延素子41をn個通過した信号がセレクタ43から出力されるように上記選択を行うことを、特に「n段の遅延素子段数を選択する」と称する。
セレクタ43において択一的に選択された信号は、信号出力端子45から分周器27へ出力されるとともに、インバータ42を通じて1つ目の遅延素子41へ戻される。このインバータ42によって、信号のレベルはHからLへ、又はLからHへ反転する。出力が反転した信号は、上記と同様に遅延素子41及びセレクタ43を通過し、信号出力端子45へ出力される。また、セレクタ43からの出力は、インバータ42で反転された後、1つ目の遅延素子41へ再び戻される。
上記の動作が繰り返されることで、信号のレベルがH、L、H、L、・・・と切り替わる交番信号を生成して信号出力端子45に出力することができる。また、セレクタ43で遅延素子段数を選択することで、上記交番信号の周波数を調整することができる。
分周器27は、デジタル制御発振器26から入力される信号を分周して高い周波数から低い周波数に変換し、得られた位相比較用信号を位相比較器23へ出力するように構成されている。例えば、基準周波数信号としてデジタル制御発振器26が出力する信号が10MHzである場合、分周器27は、デジタル制御発振器26が出力する10MHzの信号を分周比1/10000000で分周して、1Hzの位相比較用信号を生成する。
位相比較器23は、TDC(Time to Digital Convertor)を使用して位相比較用信号から位相差を計測し、その位相差に基づく信号(位相差信号)を出力するように構成されている。位相比較器23が出力した位相差信号は、ループフィルタ24に入力される。
本実施形態の位相比較器23は、遅延素子を備え、遅延素子の遅延量を用いて位相差を計測する位相比較器として構成されている。図3を参照して説明すると、位相比較器23は、複数のフリップフロップ51と、複数の位相比較用遅延素子52と、位相差信号計算部53と、を備える。また、レプリカ信号入力端子54からは、デジタル制御発振器26が出力した信号を分周器27で分周した前記位相比較用信号(レプリカ信号)が入力される。一方、リファレンス信号入力端子55からは、GPS受信機21が出力したリファレンス信号が入力される。
入力されたレプリカ信号は、1つ目のフリップフロップ51(図3での左端のフリップフロップ51)に入力されるとともに、1つ目の位相比較用遅延素子52(図3での左端の位相比較用遅延素子52)へ出力される。同様に、1つ目の位相比較用遅延素子52を通過したレプリカ信号は、2つ目のフリップフロップ51へ出力されるとともに、2つ目の位相比較用遅延素子52へ出力される。TDCにおいては、以上の構成が多数繰り返して配置されている。なお、図3での右端の位相比較用遅延素子52を通過したレプリカ信号は、図3での右端のフリップフロップ51にのみ出力される。
それぞれの位相比較用遅延素子52による信号遅延作用のため、あるフリップフロップ51にレプリカ信号が入力されてから次のフリップフロップ51にレプリカ信号が入力されるには、位相比較用遅延素子52の遅延量分のタイムラグがある。一方、リファレンス信号は、複数のフリップフロップ51に対して同時に入力される。そして、それぞれのフリップフロップ51は、リファレンス信号が立ち上がった時(信号出力がLからHに変わるタイミング)において位相比較用遅延素子52からフリップフロップ51に入力されている信号レベル(H又はL)を、位相差信号計算部53へ出力する。そして、リファレンス信号が再び立ち上がるまで、フリップフロップ51から位相差信号計算部53への出力は、前の信号出力(直前のリファレンス信号立上り時のレプリカ信号の出力)を維持する。
位相差信号計算部53は、それぞれのフリップフロップ51の出力信号を調べることで、リファレンス信号とレプリカ信号との位相差を、位相比較用遅延素子52の1個あたりの遅延量を基準として把握することができる。位相差信号計算部53は位相差を求め、これに基づく信号(位相差信号)を位相差信号出力端子56に出力する。この位相差信号は、位相差信号出力端子56からループフィルタ24へ出力される。
次に、図4を用いて、位相比較用遅延素子52を用いて位相差を計測する方法を具体的に説明する。なお、以下では、説明を簡単にするため、各位相比較用遅延素子52の遅延量(図4の破線の間隔)は各々等しいものとする。また、レプリカ信号及びリファレンス信号は1秒に1回のパルス波とされるとともに、図4には、1回のパルスの立ち上がり部分だけが取り出されて描かれている。図4に示す波形は、各時刻における信号入力(H又はL)を示している。D0〜D6は各フリップフロップ51に入力される信号であり、レプリカ信号は数字の小さい方から順に入力される。
D0の波形は、レプリカ信号入力端子54にレプリカ信号が入力されたと同時に立ち上がる。一方、D1〜D6は、位相比較用遅延素子52を信号が1〜6回通過した影響により、レプリカ信号に比べて信号が遅延している。前述のとおりフリップフロップ51は、リファレンス信号の立ち上がり時(LからHに変わる時)にフリップフロップ51に入力されているレプリカ信号を出力する。よって、D0〜D6に対応するフリップフロップ51の信号出力をQ0〜Q6で表すと、Q0〜Q4はHになり、Q5及びQ6はLになる。
位相差信号計算部53は、フリップフロップ51の信号出力をD6、D5、・・・の順に調べ、LからHに変化する箇所を探す。すると、D5とD4の間で信号出力がLからHに変化している(Q5=L、Q4=H)。よって、リファレンス信号は、D4のフリップフロップ51に入力されるレプリカ信号の立ち上がり時と、D5のフリップフロップ51に入力されるレプリカ信号の立ち上がり時と、の間に立ち上がっている。以上から、レプリカ信号とリファレンス信号との位相差は、位相比較用遅延素子52の遅延量の4個分から5個分の間であることが判る。
位相差信号計算部53は、上記の結果と、位相比較用遅延素子52の遅延量と、に基づいて位相差を計算する。なお、この計算において、位相比較用遅延素子52の遅延量としては、GPS受信機21が生成したリファレンス信号にデジタル制御発振器26の信号を同期させる過程で予め求めておいた値が用いられる。即ち、デジタル制御発振器26において出力する信号の位相を例えば遅延素子41のx段分だけ遅らせた場合に、TDCにおいて計測される位相差の変化が位相比較用遅延素子52の何段分に相当するかが判れば、(遅延素子41の1個あたりの遅延量は後述の式で求められるので、)位相比較用遅延素子52の1個あたりの遅延量を正確に求めることができる。
図1に示すループフィルタ24は、前記位相差信号に基づいて同期制御信号(第1制御信号)を決定し、その同期制御信号を出力するように構成されている。この同期制御信号は、スイッチ回路25を介してデジタル制御発振器26へ入力される。デジタル制御発振器26は、このループフィルタ24から出力された同期制御信号に基づく周波数の信号を出力する。以上により、デジタル制御発振器26の出力する信号の周波数は、分周器27から出力された前記位相比較用信号の位相と、リファレンス信号の位相と、が一致するように適宜調整される。また、ループフィルタ24からの同期制御信号は、制御部22にも入力されている。
検出器28は、デジタル制御発振器26が使用されている環境を示す環境値を検出するように構成されている。検出器28の検出する環境値は制御部22に入力される。本実施形態の検出器28は電圧センサ及び温度センサとして構成されており、デジタル制御発振器26が使用されている電圧値及び温度を環境値として検出するように構成されている。なお、前記電圧センサが検出すべき電圧としては、デジタル制御発振器26に電力を供給する電源の電圧、あるいは、デジタル制御発振器26の内部電圧とすることが考えられる。
制御部22は、デジタル制御発振器26の出力する周波数の制御を行うためのものであり、演算部としてのCPUを備えている。また、制御部22は、GPS受信機21からリファレンス信号が安定して供給されているか否かを監視する。そして、リファレンス信号が供給されていると判断した場合は、制御部22は切替制御信号をスイッチ回路25に送信し、ループフィルタ24とデジタル制御発振器26とを接続させる。
記憶部29は、制御部22がデジタル制御発振器26の制御を行うために必要な各種のデータ、例えば後述の環境関連制御情報を記憶できるように構成されている。
以上の構成で、GPS受信機21がGPS衛星からの測位用信号を受信し、リファレンス信号を生成している間は、ループフィルタ24とデジタル制御発振器26とがスイッチ回路25によって接続される。そして、PLL回路31のループが形成され、デジタル制御発振器26が出力する信号がリファレンス信号に同期するようにデジタル制御発振器26が制御される。このようにして、第1出力端子33から基準周波数信号が、また、第2出力端子34から基準周波数信号を分周したタイミング信号が、それぞれ出力される。
ここで、デジタル制御発振器26は、環境の変化により特性が変化する。つまり、同一の制御信号でデジタル制御発振器26を制御して信号を出力させる場合においても、電圧や温度が変化すれば出力される信号も異なる。しかしながら、本実施形態では、デジタル制御発振器26が出力する信号はGPS受信機21からのリファレンス信号に同期するように制御される。従って、GPS受信機21がリファレンス信号を生成し、当該リファレンス信号に対してPLLがロックしている限り、環境の変化に起因してデジタル制御発振器26の特性が変化したとしても、基準周波数発生装置11から出力される基準周波数信号は一定に保たれる。なお、以下の説明では、このようにデジタル制御発振器26が出力する信号がリファレンス信号と同期回路によってロックされている状態を「定常状態」と称することがある。
言い換えれば、環境の変化に起因してデジタル制御発振器26の特性が変化したとしても、その特性の変化を打ち消すように新しい同期制御信号(制御値)がループフィルタ24からデジタル制御発振器26に与えられるので、結果として、デジタル制御発振器26の出力信号の周波数及び位相が一定に保たれるのである。なお、以下の説明では、デジタル制御発振器26の出力を一定とするために当該デジタル制御発振器26を制御すべき制御値と、そのときの環境値と、の関連を表す情報を環境関連制御情報と称する。
この環境関連制御情報は、基準周波数発生装置11の工場出荷時、及び出荷後の実際の稼動時において、系を前記定常状態とした上で求める。即ち、定常状態では、デジタル制御発振器26が出力する信号は、高精度なリファレンス信号に同期している。この状態で、制御部22は、検出器28が検出した電圧値及び温度と、ループフィルタ24が決定する同期制御信号に含まれる制御値と、の対応関係を、環境関連制御情報として記憶部29に記憶しておく。この環境関連制御情報は、後述の自走制御信号を決定する際に用いられる。
次に、GPS受信機21がGPS衛星からの測位用信号を受信できず、リファレンス信号を生成できなくなった場合の制御について説明する。制御部22は、リファレンス信号が入力されていないことを検出すると、当該制御部22とデジタル制御発振器26とを接続させるための切替制御信号をスイッチ回路25に送信し、自走制御に移行する。この自走制御では制御部22は、デジタル制御発振器26を制御するための自走制御信号(第2制御信号)を決定する。この自走制御信号は、前記切替制御信号の受信により切り替えられたスイッチ回路25を介して、デジタル制御発振器26に入力される。デジタル制御発振器26は、この制御部22からの自走制御信号に基づいて信号を出力する。
制御部22は、上記の自走制御時には、検出器28が検出した電圧値及び温度を前記環境関連制御情報(具体的には、前述した対応関係)に当てはめることで制御値を求め、これに基づいて自走制御信号を生成する。従って、電圧、温度に応じた自走制御信号がデジタル制御発振器26に与えられるので、自走制御時においても基準周波数信号を良好な精度で発生させることができる。
次に、上記の環境関連制御情報を求める方法について具体的に説明する。なお、以下の説明では、デジタル制御発振器26が出力する信号を発振信号と称し、当該発振信号の周波数を発振周波数と称することがある。
本実施形態のデジタル制御発振器26はリングオシレータによりなり、当該リングオシレータにおいてリング状回路を信号が1周するには、ループフィルタ24が選択した遅延素子段数での遅延量だけの時間を要する。HとLの信号がそれぞれリング状回路を1周することで発振信号の1周期となるから、発振周波数FOSCは、遅延素子41の1個あたりの遅延量Tに、ループフィルタ24で選択された遅延素子段数nを乗じ、更に2倍した値の逆数になる(FOSC=1/(2×n×T))。また、デジタル制御発振器26の内部電圧又は温度が変化すると、遅延素子41の遅延量Tが変わるので、発振周波数も変化する。これを考慮して、本実施形態では、記憶部29に記憶される環境関連制御情報は、遅延素子の1個あたりの遅延量Tと、電圧値及び温度と、の関係を示す情報としている。
そして、遅延素子41の1個あたりの遅延量Tは、電圧値を変数とする多項式関数TVと、温度を変数とする多項式関数TTと、半導体の製造プロセスにおける条件の違い等から生じる個体値(定数)TCと、の和として表すことができる(T=TV+TT+TC)。なお、以下では、この式で表される関数を遅延特性関数と称する。本実施形態において、環境関連制御情報としての上記の遅延特性関数は、基準周波数発生装置11の工場出荷時に決定されるとともに、出荷後の装置稼動時において随時修正される。
工場出荷時において遅延特性関数を決定する場合について説明すると、作業者は初めに、デジタル制御発振器26の温度及び電圧値の条件を適当な値に設定し、GPS電波を良好に受信できる環境で、実際に基準周波数発生装置11を動作させる。そして、リングオシレータはループフィルタ24からの同期制御信号に応じて、(M+1)回のうちM回だけ遅延素子段数としてN段を選択し、残りの1回は(N+1)段を選択するように動作し、この結果、位相比較器23が検出する位相差がゼロになった(リファレンス信号と発振信号とが同期した)とする。すると制御部22は、PLL回路31による同期が得られた(定常状態となった)と判定し、その時の遅延素子段数の平均値nを求める。この遅延素子段数の平均値nは、n=(N×M+(N+1)×1)/(M+1)で概略的に求めることができる。
次に、制御部22は、上述のFOSC=1/(2×n×T)の式においてFOSC=10MHzとおくとともに、遅延素子段数の平均値nを代入することで、Tの値を計算する。得られたTの値は、そのときの温度及び電圧値とともに、適宜の記憶部に記憶させておく。
次に作業者は、温度は変化させず、デジタル制御発振器26に掛ける電圧値を少し変化させた上で、再び発振信号をリファレンス信号に同期させる。定常状態を検出すれば、制御部22は、再びその時のTの値、電圧値及び温度を記憶する。この作業を数回繰り返して行うことで、温度を固定したときの、遅延量Tと電圧値との関係を示すデータを得ることができる。このデータから、電圧値による遅延量の変化を表す多項式関数TVを、例えば公知の最小二乗法を用いて連立方程式を解くことで求めることができる。
次に、作業者は、電圧値を固定して温度を少しずつ変化させながら同様の操作を行い、得られたデータから、温度による遅延量の変化を表す多項式関数TTを上記と同様に求める。TVとTTが求まればTCも求まるので、以上により、遅延特性関数を求めることができる。本実施形態では、制御部22は、上記のようにして求めた遅延特性関数を自動的に求めることで学習し、記憶部29に記憶させておく。
なお、このようにして記憶部29に記憶された遅延特性関数は初期値であり、基準周波数発生装置11の稼動開始後において、遅延特性関数は適宜修正される。即ち、基準周波数発生装置11において定常状態が得られているならば、遅延素子41の遅延量Tと、電圧値及び温度の関係を上記と同様に求めることができるので、新しい遅延特性関数を再計算することができる。記憶部29の記憶内容は、新しく求められた遅延特性関数で更新される。以上のような継続的な学習処理により、デジタル制御発振器26の現時点での特性を遅延特性関数に常時反映させることができる。
そして、基準周波数発生装置11の稼動中にリファレンス信号が生成できなくなると、制御部22は、検出器28が検出した電圧値及び温度を遅延特性関数に代入することで、現在の遅延素子41の1個あたりの遅延量Tを求める。そして、得られた遅延量Tを上述のFOSC=1/(2×n×T)の式に代入し、更にFOSC=10MHzとおくことで、現在の環境においてリングオシレータを正確に10MHzで発振させるために与えるべき遅延素子段数の平均値nを計算する。次に、制御部22は、得られた遅延素子段数の平均値nを実現するためにリングオシレータを動作させる制御値(具体的には、上記のM及びNの値)を計算し、これを当該リングオシレータに自走制御信号として出力する。これにより、リファレンス信号を利用できない自走制御においても、精度の高い基準周波数信号をデジタル制御発振器26から出力することができる。
なお、本実施形態では、位相比較器23、ループフィルタ24、スイッチ回路25、デジタル制御発振器26(リングオシレータ)、分周器27、制御部22、及び記憶部29が、半導体としてのFPGA上に回路として作り込まれている。従って、その小型化、低コスト化、低消費電力化の効果は顕著である。
以上に示すように、本実施形態の基準周波数発生装置11は、PLL回路31と、検出器28と、制御部22と、記憶部29と、を備える。PLL回路31は、GPS受信機21が出力したリファレンス信号に基づいて得られた同期制御信号によってデジタル制御発振器26を制御する。検出器28は、デジタル制御発振器26が使用される電圧及び温度を示す値(環境値)を検出する。記憶部29は、同期制御信号と、当該同期制御信号を決定したときの電圧及び温度と、の対応関係を記憶可能である。制御部22は、前記リファレンス信号が取得できなくなると、検出器28が検出した電圧及び温度並びに前記記憶部に記憶される対応関係に基づいて自走制御信号を決定し、デジタル制御発振器26を制御する。
これにより、半導体で構成されているデジタル制御発振器26を使用することにより、使用可能な温度範囲が広く、振動及び衝撃に強い構成とすることができる。また、半導体によるデジタル制御発振器26は経時変化しないので、自走制御となった場合でも、周波数精度を長期間にわたって良好に維持することができる。
また、本実施形態の基準周波数発生装置11において、前記記憶部に記憶される対応関係は、リファレンス信号と、デジタル制御発振器26が出力する出力信号と、がPLL回路31によって同期した状態(前記定常状態)で求められたものである。
これにより、前記対応関係を高精度に得ることができるので、自走制御時の精度が一層向上する。
また、本実施形態の基準周波数発生装置11において、デジタル制御発振器26は遅延素子41を備える。
これにより、デジタル制御発振器26が出力する周波数を直接的に制御できるので、より高精度の基準周波数信号を出力できる。
また、本実施形態の基準周波数発生装置11において、デジタル制御発振器26はリングオシレータとして構成されている。
これにより、デジタル制御発振器26をデジタル制御回路で実現容易な構成とすることができるので、小型化及び大量生産に一層好適な構成とすることができる。
また、本実施形態の基準周波数発生装置11において、検出器28は、電圧値及び温度を検出している。
これにより、デジタル制御発振器26の特性に影響を与え易い環境因子に関する前記対応関係を求め、自走制御を行うことができる。
また、本実施形態の基準周波数発生装置11において、PLL回路31は、リファレンス信号と、デジタル制御発振器26が出力する信号と、の位相差をTDCを使用して計測する位相比較器23を備える。
これにより、位相比較器23についてもデジタル制御回路で実現容易な構成とすることができるので、小型化及び大量生産に一層好適な構成とすることができる。
また、本実施形態の基準周波数発生装置11において、前記TDCは、前記位相差を位相比較用遅延素子52の遅延量を用いて計測している。
これにより、微小な遅延量の位相比較用遅延素子52を用いることで、高精度に位相差を計測することができる。
また、本実施形態の基準周波数発生装置11は、当該装置が初めて稼動する前の段階で、記憶部29には前記対応関係が記憶されている。
これにより、装置が稼動してすぐに自走制御に移行したような場合でも、制御部22が自走制御信号を決定してデジタル制御発振器26を制御することができる。
また、本実施形態の基準周波数発生装置11において、記憶部29の記憶内容は、基準周波数発生装置11の稼動中に新しく得られた前記対応関係で更新可能になっている。
これにより、デジタル制御発振器26の最新の特性を、新しく得られた対応関係に反映させることができる。
また、本実施形態の基準周波数発生装置11において、デジタル制御発振器26が出力する信号が、第1出力端子33から基準周波数信号として出力されている。
これにより、簡素な構成で、測位用信号又は前記対応関係に基づいた高精度な基準周波数信号を出力することができる。
次に、上記実施形態の変形例を説明する。図5は第1変形例の基準周波数発生装置11aを概略的に示すブロック図である。なお、本変形例の説明においては、前述の実施形態と同一又は類似の部材には図面に同一の符号を付し、説明を省略する場合がある。
図5に示すように、第1変形例の基準周波数発生装置11aは、上記実施形態の基準周波数発生装置11におけるデジタル制御発振器26と分周器27との間に、副PLL回路(副同期回路)を付加した構成となっている。この副PLL回路は、基準周波数発生装置11aのPLL回路31aの一部を構成するものであり、位相比較器61と、ループフィルタ62と、電圧制御発振器63と、を主要な構成として備えている。
電圧制御発振器63は、水晶振動子を共振器として使用したVCXOであり、外部から印加される電圧のレベルによって、出力する周波数を変更可能に構成されている。なお、この電圧制御発振器63は、恒温槽型電圧制御発振器として構成することもできる。
本変形例では上記実施形態と異なり、デジタル制御発振器26が出力した信号は、副PLL回路の位相比較器61に出力される。位相比較器61は、デジタル制御発振器26が出力した信号と、電圧制御発振器63が出力した信号と、の位相差を計測する。位相比較器61によって計測された位相差は、位相差信号としてループフィルタ62へ出力される。
ループフィルタ62は、この位相差信号に基づいて、制御電圧信号を決定する。そして、ループフィルタ62は、この制御電圧信号で電圧制御発振器63を制御して、デジタル制御発振器26が出力する信号と同一位相で同一周波数の信号を電圧制御発振器63から発生させる。電圧制御発振器63が出力した信号は第1出力端子33から基準周波数信号として外部に出力されるとともに、分周器27へ出力される。分周器27で分周された信号は、第2出力端子34からタイミング信号として外部に出力される。
この構成により、副PLL回路のループフィルタ62の時定数を長く設定することで、ジッタが無い安定した信号を外部に出力することができる。なお、本変形例では電圧制御発振器63(VCXO)が用いられているため、装置の使用可能な温度範囲は従来とほぼ同等となるが、デジタル制御発振器26の出力に基づいて基準周波数信号が生成されるため、自走制御が長時間行われても従来よりも高精度の信号を出力できる点でなお有利であるということができる。
以上に示すように、本変形例の基準周波数発生装置11aにおいて、PLL回路31aは、デジタル制御発振器26が出力する信号に同期した信号を出力する電圧制御発振器63を備える。そして、電圧制御発振器63が出力する信号が、第1出力端子33から基準周波数信号として出力されている。
これにより、デジタル制御発振器26の出力信号に含まれるジッタを取り除き、安定した基準周波数信号を出力することができる。
次に、第2変形例を説明する。図6は、第2変形例の基準周波数発生装置11bを概略的に示すブロック図である。図6に示すように、第2変形例の基準周波数発生装置11bは、従来の基準周波数発生装置においてGPS受信機に相当する部分(図6において鎖線で示した部分)を、図1に示す基準周波数発生装置11に相当する構成で置き換えたものとなっている。
以下、具体的に説明する。本変形例の基準周波数発生装置11bは、位相比較器71と、ループフィルタ72と、電圧制御発振器73と、分周器74と、を主要な構成として備える。なお、図6の鎖線で囲んだ部分の構成は図1と全く同様であるため、詳細な説明は省略する。
この構成で、デジタル制御発振器26が出力する信号は、分周器27で分周された上で、位相比較器71に入力される。位相比較器71は、分周器27から入力される信号と、電圧制御発振器73が出力した信号を分周器74で分周した信号と、の位相差を計測する。位相比較器71によって計測された位相差は位相差信号としてループフィルタ72へ出力される。
ループフィルタ72はこの位相差信号に基づいて、2つの分周器27,74でそれぞれ分周された信号が同一位相で同一周波数となるように、電圧制御発振器73への制御電圧信号を決定する。そして、ループフィルタ72は、この制御電圧信号で電圧制御発振器73を制御して、基準周波数信号を発生させる。電圧制御発振器73が出力した信号は第1出力端子75から基準周波数信号として外部に出力されるとともに、分周器74へ出力される。分周器74で分周された信号は、第2出力端子76からタイミング信号として外部に出力される。
この構成により、既存の構成を大きく変えることなく、その大部分を利用して、自走制御に優れた構成に容易かつ低コストで変更することができる。特に、従来の基準周波数発生装置において位相比較器71の部分がFPGA等で構成されている場合、FPGA上での回路の再設定により、ハードウェアの追加及び変更なしで図6の構成を実現することも可能である。また、前述の第1変形例と同様に、ジッタの無い安定した信号を外部に出力することができる。
以上に本発明の好適な実施の形態及び変形例を説明したが、上記の構成は例えば以下のように変更することができる。
上記実施形態の基準周波数発生装置11は、GPS衛星からの信号に基づいてリファレンス信号を生成する構成であるが、GNSS(Global Navigation Satellite System)を利用する構成であれば、適宜変更することができる。例えば、GLONASS衛星やGALILEO衛星からの信号に基づいてリファレンス信号を生成する構成に変更することができる。更に、外部装置からのリファレンス信号を取得する構成としても良い。
基準周波数発生装置11の外部にGPS受信機21を配置し、自機の外部でリファレンス信号を生成し、自機へ出力させる構成に変更することができる。
デジタル制御発振器26はリングオシレータに限られず、デジタル化された発振器であり、環境値から特性が計算できる構成であれば、他のデジタル制御発振器(例えば、キャパシタ等を用いたもの等)を使用することもできる。この場合、環境関連制御情報は、当該デジタル制御発振器の特性に応じたものになる。また、デジタル制御発振器は、数値制御発振器であってもよいし、数値制御発振器を除くデジタル制御発振器であってもよい。
ループフィルタ24は、用いるデジタル制御発振器26を制御できる限り、P制御、I制御及びD制御のうち少なくとも1つを含む制御器によって、同期制御信号を出力する構成に変更することができる。
PLL回路31は、供給されるリファレンス信号に同期してデジタル制御発振器26を制御する構成である限り、他の同期回路(FLL回路、DLL回路等)を使用することもできる。
環境関連制御情報は、工場出荷時にだけ求めて記憶部29に記憶し、装置稼動時には更新しない構成とすることもできる。この場合、学習処理を省略できるので、定常状態における制御部22の負荷を減らすことができる。
環境関連制御情報を工場出荷時に設定する場合、実際に電圧値や温度を変化させて遅延特性関数を求めるのではなく、例えば設計値から理論的に計算した遅延特性関数や、経験により求めた遅延特性関数を記憶部29に記憶させるように変更することができる。この場合、工場出荷時の設定作業を簡素化できる。
検出器28は、電圧値及び温度の両方を測定することに代えて、何れか一方だけを測定するように変更しても良い。また、他の環境因子に関する値を測定するように構成しても良い。
記憶部29は、電圧値及び温度と同期制御信号に含まれる制御値との対応関係を記憶しているが、同じ電圧値及び温度に対して、以前に記憶されたものと異なる制御値をデジタル制御発振器26に与えることになる場合も考えられる。この場合は、記憶部29の記憶内容を最新の対応関係に更新させることも、記憶部29を更新せずに以前の対応関係を使い続けることもできる。また、同じ電圧値及び温度に対して複数の制御値が得られた場合、平均を求める等の各種計算を行って得られた値を、対応関係として記憶することもできる。なお、平均値の計算は、所定の条件を満たす制御値だけを選択して行うこともできる。更に、同じ電圧値及び温度に対して得られる複数の制御値のバラツキが大きいときは上記のように平均値を求めて記憶部29の記憶内容の更新を継続し、制御値が安定した後は記憶内容の更新を停止するようにすることもできる。
上記実施形態では環境関連制御情報を関数の形で記憶部29に記憶させているが、例えばルックアップテーブルの形で記憶させることもできる。この場合の自走制御において、離散的に得られている電圧値及び温度の点間に対応する制御値は、線補間又は面補間することで求めれば良い。
上記実施形態では、遅延素子の1個あたりの遅延量Tと電圧値及び温度との関係を求めるときに、全ての遅延素子は同じ遅延量とみなしている。しかしながらこれに代えて、遅延素子をグループ化し、グループ毎に上記の関係を個別に求めることもできる。この場合、遅延素子の個体差をある程度考慮できるので、より安定した制御が可能になる。
上記の位相比較器23、ループフィルタ24、スイッチ回路25、デジタル制御発振器26(リングオシレータ)、分周器27、制御部22、及び記憶部29は、FPGAに限らず、他のプログラマブルロジックデバイス(例えば、ASIC)上に回路として設定するように構成することもできる。また、GPS受信機21が測位計算等のためにASICを備える場合は、当該ASIC上に上記構成を回路として設定するように変更することもでき、この場合、一層の小型化及び低消費電力化が可能になる。ただし、通常のIC等の集積回路等により上記の構成を実現しても良いことは勿論である。
11 基準周波数発生装置
21 GPS受信機
22 制御部
23 位相比較器
24 ループフィルタ
26 デジタル制御発振器
27 分周器
29 記憶部
31 PLL回路(同期回路)

Claims (8)

  1. 同種の遅延素子が複数配置され、複数の分岐点を有する多段回路として構成され、回路を1周するときに通過する前記遅延素子の数が経路に応じて異なる回路を有し、どの経路が選択されたかを示す遅延素子段数を選択することで当該遅延素子段数に応じた周波数を発生させるリングオシレータしてのデジタル制御発振器を含み、リファレンス信号に基づいて得られた第1制御信号によって当該デジタル制御発振器を制御する同期回路と、
    前記デジタル制御発振器が使用される環境を示す環境値を検出する検出器と、
    選択する前記遅延素子段数を切り替えることで、前記リファレンス信号と、前記デジタル制御発振器が出力する信号と、が前記同期回路によって同期し、当該同期時の前記遅延素子段数の選択に基づいて回路を1周するときに通過する遅延素子の平均数が求められ、当該平均数と前記デジタル制御発振器が出力する信号の周波数とに基づいて求められる遅延素子1個あたりの遅延量と、当該遅延量を求めたときの前記環境値と、の対応関係を記憶可能な記憶部と、
    前記リファレンス信号が取得できなくなると、前記検出器が検出した環境値及び前記記憶部に記憶される対応関係に基づいて前記遅延素子1個あたりの遅延量を求め、当該遅延素子1個あたりの遅延量に基づいて前記遅延素子段数を第2制御信号として決定し、決定した遅延素子段数に基づいて前記デジタル制御発振器を制御する制御部と、
    を備えることを特徴とする基準周波数発生装置。
  2. 請求項1に記載の基準周波数発生装置であって、
    前記検出器は、環境値として電圧値及び温度のうち少なくとも一方を検出することを特徴とする基準周波数発生装置。
  3. 請求項1又は2に記載の基準周波数発生装置であって、
    前記同期回路は、前記リファレンス信号と、前記デジタル制御発振器が出力する信号と、の位相差をTDCを使用して計測する位相比較器を備えることを特徴とする基準周波数発生装置。
  4. 請求項に記載の基準周波数発生装置であって、
    前記TDCは、前記位相差を位相比較用遅延素子の遅延量を用いて計測することを特徴とする基準周波数発生装置。
  5. 請求項1からまでの何れか一項に記載の基準周波数発生装置であって、
    基準周波数発生装置が初めて稼動する前の段階で、前記記憶部に前記対応関係が記憶されていることを特徴とする基準周波数発生装置。
  6. 請求項1からまでの何れか一項に記載の基準周波数発生装置であって、
    前記記憶部の記憶内容は、基準周波数発生装置の稼動中に新しく得られた前記対応関係で更新可能であることを特徴とする基準周波数発生装置。
  7. 請求項1からまでの何れか一項に記載の基準周波数発生装置であって、
    前記デジタル制御発振器が出力する信号を基準周波数信号とすることを特徴とする基準周波数発生装置。
  8. 請求項1からまでの何れか一項に記載の基準周波数発生装置であって、
    前記同期回路は、前記デジタル制御発振器が出力する信号に同期した信号を出力する電圧制御発振器を備え、
    前記電圧制御発振器が出力する信号を基準周波数信号とすることを特徴とする基準周波数発生装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2525494B1 (en) * 2010-01-13 2017-09-13 Furuno Electric Co., Ltd. Reference frequency generator device
US8330644B2 (en) * 2010-07-14 2012-12-11 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Expandable and reconfigurable instrument node arrays
US8704571B2 (en) 2011-11-14 2014-04-22 Rockwell Automation Technologies, Inc. Phase-locked-loop with quadrature tracking filter for synchronizing an electric grid
KR101478663B1 (ko) * 2013-04-18 2015-01-02 이문숙 Gnss 기반의 다중 pll 모듈의 위상 제어 장치 및 방법
JP2014230029A (ja) * 2013-05-21 2014-12-08 日本電波工業株式会社 発振装置
JP6231406B2 (ja) * 2014-02-28 2017-11-15 株式会社日立製作所 リングオシレータ、センサ、リングオシレータの制御方法、測定方法、プログラム及び記録媒体
CN104022778B (zh) * 2014-06-24 2017-06-27 瑞斯康达科技发展股份有限公司 一种模拟锁相环电路及其信号处理方法
JP6296932B2 (ja) * 2014-07-18 2018-03-20 株式会社東芝 遅延回路
WO2016093004A1 (ja) * 2014-12-08 2016-06-16 古野電気株式会社 基準信号発生装置
JP6538823B2 (ja) * 2015-03-16 2019-07-03 古野電気株式会社 ダイレクトデジタルシンセサイザ、基準信号発生装置、及び信号出力方法
JPWO2017149978A1 (ja) * 2016-03-01 2018-12-20 古野電気株式会社 基準信号発生装置及び基準信号発生方法
JP6681231B2 (ja) * 2016-03-17 2020-04-15 古野電気株式会社 基準信号発生装置及び基準信号発生方法
JP2020010206A (ja) * 2018-07-10 2020-01-16 セイコーエプソン株式会社 回路装置、発振器、クロック信号生成装置、電子機器及び移動体
US10727844B1 (en) * 2019-05-31 2020-07-28 Silicon Laboratories Inc. Reference clock frequency change handling in a phase-locked loop
JP7421353B2 (ja) 2020-02-03 2024-01-24 日本電波工業株式会社 発振装置およびシンセサイザシステム
US20220278688A1 (en) * 2020-02-20 2022-09-01 2Pi-Labs Gmbh Reference oscillator arrangement, radar system and synchronization method

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176845A (en) * 1981-04-23 1982-10-30 Mitsubishi Electric Corp Phase synchronizing oscillator
JP2538866B2 (ja) * 1985-10-14 1996-10-02 日本電信電話株式会社 デイジタル位相同期発振器
JPH02100518A (ja) * 1988-10-07 1990-04-12 Nec Corp デイジタル処理形位相同期発振器
JPH0450935A (ja) 1990-06-15 1992-02-19 Nikon Corp カメラのバッテリチェック装置
JPH0450935U (ja) * 1990-09-06 1992-04-28
US5068628A (en) * 1990-11-13 1991-11-26 Level One Communications, Inc. Digitally controlled timing recovery loop
JP2808967B2 (ja) * 1992-02-28 1998-10-08 日本電気株式会社 クロックホールドオーバ回路
JP4347978B2 (ja) * 1999-01-26 2009-10-21 古野電気株式会社 周波数信号および周期パルス信号発生装置
JP2000315945A (ja) * 1999-04-30 2000-11-14 Nec Corp デジタル位相ロックループ回路
JP2001274678A (ja) 2000-03-28 2001-10-05 Toshiba Corp デジタル位相同期ループ回路
US6633186B1 (en) * 2000-04-17 2003-10-14 Intel Corporation Speed-locked loop to provide speed information based on die operating conditions
JP2002151956A (ja) * 2000-11-08 2002-05-24 Toyo Commun Equip Co Ltd 周波数校正機能付き圧電発振器
JP2002217722A (ja) * 2001-01-22 2002-08-02 Maspro Denkoh Corp 基準周波数発生装置
US6734741B2 (en) 2001-04-25 2004-05-11 Texas Instruments Incorporated Frequency synthesizer with digitally-controlled oscillator
US7483508B2 (en) 2001-11-27 2009-01-27 Texas Instruments Incorporated All-digital frequency synthesis with non-linear differential term for handling frequency perturbations
JP2004088721A (ja) * 2002-06-26 2004-03-18 Nec Saitama Ltd 位相同期方法及び位相同期回路
JP2004104228A (ja) * 2002-09-05 2004-04-02 Matsushita Electric Ind Co Ltd 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周pll周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型d/a変換器
US6909336B1 (en) * 2003-09-03 2005-06-21 National Semiconductor Corporation Discrete-time amplitude control of voltage-controlled oscillator
US7336134B1 (en) * 2004-06-25 2008-02-26 Rf Micro Devices, Inc. Digitally controlled oscillator
US7787563B2 (en) * 2004-12-08 2010-08-31 Texas Instruments Incorporated Transmitter for wireless applications incorporation spectral emission shaping sigma delta modulator
JP4468196B2 (ja) * 2005-02-03 2010-05-26 富士通株式会社 デジタルpll回路
US7292618B2 (en) * 2005-05-10 2007-11-06 Texas Instruments Incorporated Fast hopping frequency synthesizer using an all digital phased locked loop (ADPLL)
CN100512011C (zh) * 2005-10-21 2009-07-08 华为技术有限公司 一种模拟锁相环实现保持功能的系统和方法
US8411788B2 (en) * 2005-11-18 2013-04-02 Qualcomm, Incorporated Digital transmitters for wireless communication
US7692500B1 (en) * 2007-07-19 2010-04-06 Marvell International, Ltd. Apparatus and methods for mixed analog-digital frequency synthesizing and modulation
JP2009105651A (ja) * 2007-10-23 2009-05-14 Panasonic Corp Pll回路及び無線通信システム
US8339165B2 (en) * 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop

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