JP2004088721A - 位相同期方法及び位相同期回路 - Google Patents
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Abstract
【課題】リファレンスクロック（ｆｉ）の入力が断になったときにこのｆｉと出力クロック（ｆｏ）との周波数にわずかな差があっても、再びｆｉの入力が復帰したときに、同期の具合が悪化しないようにする。
【解決手段】位相比較器１は、ｆｉとｆｏの位相差を比較し位相差信号（ＰＤ）を出力する。ループフィルタ２は、予め出力していた第１の制御電圧（Ｖｃａ）をＰＤに応じて処理をする。電圧制御手段３は、ループフィルタ２が出力したＶｃａを入力し、ｆｉの入力があるときには、このＶｃａを第２の制御電圧（Ｖｃ）として出力し、ｆｉの入力が断になってからは、Ｖｃを、ｆｉの入力が断になったときのＶｃａの平均値を中心に振動させて出力する。電圧制御発振器４は、Ｖｃを入力しこの電圧値に応じた周波数のｆｏを出力する。
【選択図】 図１
【解決手段】位相比較器１は、ｆｉとｆｏの位相差を比較し位相差信号（ＰＤ）を出力する。ループフィルタ２は、予め出力していた第１の制御電圧（Ｖｃａ）をＰＤに応じて処理をする。電圧制御手段３は、ループフィルタ２が出力したＶｃａを入力し、ｆｉの入力があるときには、このＶｃａを第２の制御電圧（Ｖｃ）として出力し、ｆｉの入力が断になってからは、Ｖｃを、ｆｉの入力が断になったときのＶｃａの平均値を中心に振動させて出力する。電圧制御発振器４は、Ｖｃを入力しこの電圧値に応じた周波数のｆｏを出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は位相同期方法及び位相同期回路に関し、特に外部から入力するリファレンスクロックの位相に同期した出力クロックを出力する位相同期方法及び位相同期回路に関する。
【０００２】
【従来の技術】
従来、この種の位相同期回路は、たとえば特許文献１に開示されているように、自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づいて変化させた制御用の電圧に応じて出力クロックを出力してリファレンスクロックにこの出力クロックの位相を同期させるために用いられている。
【０００３】
この従来の位相同期回路は、図１７に示すように、外部からのリファレンスクロック（ｆｉ）と電圧制御発振器４より出力される出力クロック（ｆｏ）との位相差を比較し位相差信号（ＰＤ）を出力する位相比較器１と、位相差信号を入力しアナログ電圧（Ｖｃａ）を出力するループフィルタ２と、ループフィルタ２からのアナログ電圧の電圧値を記憶しこの電圧値の電圧（Ｖｃｍ）を出力するアナログメモリ１２と、ループフィルタ２からのアナログ電圧（Ｖｃａ）とアナログメモリ１２からの電圧（Ｖｃｍ）とを受け、リファレンスクロックの入力があるときにはループフィルタ２からのアナログ電圧（Ｖｃａ）を制御電圧（Ｖｃ）として出力し、リファレンスクロックの入力が断になったときにアナログメモリ１２からの電圧（Ｖｃｍ）を制御電圧（Ｖｃ）として出力する切替え回路と、切替え回路が出力した制御電圧（Ｖｃ）を入力しその電圧値に対応する周波数の出力クロック（ｆｏ）を出力する電圧制御発振器４とにより構成する。
【０００４】
この従来の位相同期回路は、位相比較器１からループフィルタ２を通して得られる電圧（Ｖｃａ）をアナログメモリ１２に記憶しておき、リファレンスクロックの入力が断になったときに、切り替え回路１３が電圧制御発振器４へ出力する制御電圧（Ｖｃ）をループフィルタ２を通して得られる電圧（Ｖｃａ）からアナログメモリ１２に記憶した電圧（Ｖｃｍ）に切り替え、リファレンスクロックの入力が断になったときから、リファレンスクロックの入力が断になる直前にアナログメモリ１２に記憶した電圧（Ｖｃｍ）で電圧制御発振器４を動作させ、出力クロックの周波数をリファレンスクロックの入力が断になる直前の周波数に維持するようにしている。
【０００５】
【特許文献１】
特開平０４−１０７０１１号公報（特許請求の範囲、第１図）
【０００６】
【発明が解決しようとする課題】
上述した従来の位相同期回路は、位相比較器からループフイルタを通して得られる電圧（Ｖｃａ）をアナログメモリに記憶しておき、リファレンスクロックの入力が断になったときに、切り替え回路が電圧制御発振器へ出力する電圧（Ｖｃ）をループフイルタを通して得られる電圧（Ｖｃａ）からアナログメモリに記憶した電圧（Ｖｃｍ）に切り替えて、リファレンスクロックの入力が断になったときから、電圧制御発振器の出力クロックの周波数をリファレンスクロックの入力が断になる直前の周波数に維持するようにしているため、図１８に示すように、リファレンスクロック（ｆｉ）の入力が断になったとき、リファレンスクロック（ｆｉ）と出力クロック（ｆｏ）との周波数にわずかな差があった場合（ほぼ一致している場合）、時間が経つにつれてこのｆｉとｆｏとに位相差が生じてしまうので、この位相差が生じている状態で、再びリファレンスクロック（ｆｉ）の入力が復帰すると、リファレンスクロック（ｆｉ）と出力クロック（ｆｏ）との周波数がほぼ一致しているにもかかわらず、位相比較器からｆｉとｆｏとの位相差に応じた位相差信号（ＰＤ）が出力され、電圧制御発振器は、この位相差信号（ＰＤ）に応じて出力されるループフィルタからの電圧を制御電圧Ｖｃとして入力しリファレンスクロック（ｆｉ）の周波数からかけ離れた周波数の出力クロック（ｆｏ）を出力してしまい同期の具合が悪化するという問題点がある。
【０００７】
本発明の目的はこのような従来の欠点を除去するため、リファレンスクロック（ｆｉ）の入力が断になったときにリファレンスクロック（ｆｉ）と出力クロック（ｆｏ）との周波数にわずかな差があっても、その後、時間が経過後に、再びリファレンスクロック（ｆｉ）の入力が復帰したときに、リファレンスクロック（ｆｉ）の周波数からかけ離れた周波数の出力クロック（ｆｏ）が出力されず同期の具合が悪化しない位相同期方法及び位相同期回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の位相同期方法は、出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させるようにした位相同期方法において、
外部からの前記リファレンスクロックの入力が断のときに、前記制御用の電圧を、前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた演算値を中心に振動させるようにしている。
【０００９】
また、本発明の位相同期方法は、前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた前記演算値を、前記リファレンスクロックの入力が断になるまでの前記制御用の電圧の平均値としている。
【００１０】
更に、本発明の位相同期方法は、前記制御用の電圧の変動の幅が予め定めた値より小さくなることを示す周波数の引き込み過程が終了したときに、前記変動の中心の値を前記制御用の電圧の平均値とし、その後、前記制御用の電圧がこの平均値より大又は小になった後に小又は大になる毎に、前記制御用の電圧が前記平均値より大又は小になった後に小又は大になるまでの前記制御用の電圧の平均を前記平均値に置き換えて前記平均値を更新し、この平均値を前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた前記演算値としている。
【００１１】
また、本発明の位相同期方法は、外部からの前記リファレンスクロックの入力があるときに、前記制御用の電圧の前記平均値と、振動用パラメータとを演算しておき、前記リファレンスクロックの入力が断になってから、この演算した前記制御用の電圧の前記平均値と前記振動用パラメータとを使用して、前記制御用の電圧を、前記制御用の電圧の前記平均値を中心に振動させるようにしている。
【００１２】
更に、本発明の位相同期方法は、前記制御用の電圧を、前記制御用の電圧の前記平均値を中心に収束させながら振動させるようにしている。
【００１３】
本発明の第１の位相同期回路は、自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧を出力するループフィルタと、
前記ループフィルタが出力した前記第１の制御電圧を入力し、前記リファレンスクロックの入力があるときには、この第１の制御電圧を第２の制御電圧として出力し、前記リファレンスクロックの入力が断になってからは、前記第２の制御電圧を、前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧より求めた演算値を中心に振動する波として出力する電圧制御手段と、
前記第２の制御電圧を入力しこの電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えて構成されている。
【００１４】
また、本発明の第１の位相同期回路の前記電圧制御手段は、前記リファレンスクロックの入力が断になってからは、前記第２の制御電圧を、前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧の平均値を中心に振動する波として出力するようにしている。
【００１５】
更に、本発明の第１の位相同期回路の前記電圧制御手段は、前記第１の制御電圧の変動の幅が予め定めた値より小さくなることを示す周波数の引き込み過程が終了したときに、前記変動の中心の値を前記第１の制御電圧の平均値とし、その後、前記第１の制御電圧がこの平均値より大又は小になった後に小又は大になる毎に、前記第１の制御電圧が前記平均値より大又は小になった後に小又は大になるまでの前記第１の制御電圧の平均を前記平均値に置き換えて前記平均値を更新し、この平均値を前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧より求めた前記演算値としている。
【００１６】
また、本発明の第１の位相同期回路の前記電圧制御手段は、前記リファレンスクロックの入力があるときに前記第１の制御電圧の前記平均値と振動用パラメータとを演算しておき、前記リファレンスクロックの入力が断になってから、この演算した前記第１の制御電圧の前記平均値と前記振動用パラメータとを使用して、前記第２の制御電圧を前記第１の制御電圧の前記平均値を中心に振動する波として出力するようにしている。
【００１７】
更に、本発明の第１の位相同期回路の前記電圧制御手段は、前記第２の制御電圧を前記第１の制御電圧の前記平均値を中心に収束させながら振動する波として出力するようにしている。
【００１８】
本発明の第２の位相同期回路は、自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧（Ｖｃａ）を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧（Ｖｃａ）を出力するループフィルタと、
前記リファレンスクロックを入力し断検出信号を出力する断検出回路と、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）を入力しこの第１の制御電圧（Ｖｃａ）を予め定めた周期で第１のデジタル制御電圧（Ｖｃａｄ）に変換し変換する毎に出力するＡ／Ｄコンバータと、
前記断検出回路が出力した前記断検出信号を受けるとともに、前記Ａ／Ｄコンバータが出力した前記第１のデジタル制御電圧（Ｖｃａｄ）を前記予め定めた周期毎に受け、前記断検出信号が前記リファレンスクロックの入力があることを示す入力状態を示すときに、第１の切り替え指示を示す切り替え信号を出力し、前記第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを前記予め定めた周期毎に演算して最新結果を格納しておき、前記断検出信号が前記リファレンスクロックの入力がないことを示す断状態を示すときから、第２の切り替え指示を示す前記切り替え信号を出力し、前記格納しておいた前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）と前記振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で出力する演算部と、
前記演算部が出力した前記第２のデジタル制御電圧（ＶＤ）を受けこの第２のデジタル制御電圧（ＶＤ）をアナログ電圧の第３の制御電圧（Ｖｃｄ）に変換するＤ／Ａコンバータと、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）と前記Ｄ／Ａコンバータが出力した前記第３の制御電圧（Ｖｃｄ）と前記演算部が出力した前記切り替え信号とを受け、前記切り替え信号が前記第１の切り替え指示を示すときに前記第１の制御電圧（Ｖｃａ）を前記第２の制御信号（Ｖｃ）として出力し、前記切り替え信号が前記第２の切り替え指示を示すときに前記第３の制御電圧（Ｖｃｄ）を前記第２の制御信号（Ｖｃ）として出力する切り替え回路と、
前記切り替え回路が出力した前記第２の制御電圧（Ｖｃ）を入力しこの第２の制御電圧（Ｖｃ）の示す電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えて構成されている。
【００１９】
本発明の第３の位相同期回路は、自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧（Ｖｃａ）を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧（Ｖｃａ）を出力するループフィルタと、
前記リファレンスクロックを入力し断検出信号を出力する断検出回路と、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）を入力しこの第１の制御電圧（Ｖｃａ）を予め定めた周期で第１のデジタル制御電圧（Ｖｃａｄ）に変換し変換する毎に出力するＡ／Ｄコンバータと、
前記断検出回路が出力した前記断検出信号を受けるとともに、前記Ａ／Ｄコンバータが出力した前記第１のデジタル制御電圧（Ｖｃａｄ）を前記予め定めた周期毎に受け、前記断検出信号が前記リファレンスクロックの入力があることを示す入力状態を示すときに、前記第１のデジタル制御電圧（Ｖｃａｄ）を前記第２のデジタル制御電圧（ＶＤ）として出力し、前記第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを前記予め定めた周期毎に演算して最新結果を格納しておき、前記断検出信号が前記リファレンスクロックの入力がないことを示す断状態を示すときから、前記格納しておいた前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）と前記振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で出力する演算部と、
前記演算部が出力した前記第２のデジタル制御電圧（ＶＤ）を受けこの第２のデジタル制御電圧（ＶＤ）をアナログ電圧の第３の制御電圧（Ｖｃｄ）に変換し前記第２の制御電圧（Ｖｃ）として出力するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータが出力した前記第２の制御電圧（Ｖｃ）を入力しこの第２の制御電圧（Ｖｃ）の示す電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えて構成されている。
【００２０】
また、本発明の第２と第３の位相同期回路の前記演算部は、前記第２のデジタル制御電圧（ＶＤ）を出力するときに、前記予め定めた周期で作成して出力する前記第２のデジタル制御電圧（ＶＤ）の各出力電圧値による外観を、前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）を中心に前記予め定めた周期より大きな周期の波として振動させて出力するようにしている。
【００２１】
更に、本発明の第２と第３の位相同期回路の前記演算部は、前記第２のデジタル制御電圧（ＶＤ）を出力するときに、前記予め定めた周期より大きな周期の波として収束させながら振動させて出力するようにしている。
【００２２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２３】
図１は、本発明の位相同期回路の第１の実施の形態を示すブロック図である。
【００２４】
図１に示す本実施の形態は、位相比較器１と、ループフィルタ２と、電圧制御手段３と、電圧制御発振器４とにより構成する。
【００２５】
位相比較器１は、外部から入力するリファレンスクロック（ｆｉ）と電圧制御発振器４より出力する出力クロック（ｆｏ）とを入力して位相を比較し位相差信号（ＰＤ）を出力する。位相差信号（ＰＤ）は、出力クロック（ｆｏ）の位相がリファレンスクロック（ｆｉ）の位相より遅れているときにはプラスの値、進んでいるときにはマイナスの値とし、また、位相が一致しているときにはハイインピーダンス状態にする。
【００２６】
ループフィルタ２は、位相差信号（ＰＤ）を入力し、この位相差信号がプラスの値のときには第１の制御電圧（Ｖｃａ）を増加させ、この位相差信号がマイナスの値のときには第１の制御電圧（Ｖｃａ）を減少させる。また、この位相差信号がハイインピーダンス状態のときには第１の制御電圧（Ｖｃａ）を保持する。
【００２７】
電圧制御手段３は、ループフィルタ２が出力した第１の制御電圧（Ｖｃａ）を入力し、リファレンスクロック（ｆｉ）の入力があるときには、この第１の制御電圧（Ｖｃａ）を第２の制御電圧（Ｖｃ）として出力し、リファレンスクロック（ｆｉ）の入力が断になってからは、第２の制御電圧（Ｖｃ）を、リファレンスクロック（ｆｉ）の入力が断になったときの第１の制御電圧（Ｖｃａ）の平均値を中心に振動する波として出力する。
【００２８】
電圧制御発振器４は、第２の制御電圧（Ｖｃ）を入力しこの電圧値に応じた周波数の出力クロック（ｆｏ）を出力する。例えば、第２の制御電圧（Ｖｃ）が高いときには高い周波数の出力クロック（ｆｏ）を出力する。第２の制御電圧（Ｖｃ）が低いときには低い周波数の出力クロック（ｆｏ）を出力する。
【００２９】
また、電圧制御手段３は、断検出回路５と、Ａ／Ｄコンバータ６と、演算部８と、Ｄ／Ａコンバータ７と、切り替え回路９とにより構成する。
【００３０】
断検出回路５は、リファレンスクロック（ｆｉ）を入力し断検出信号（ＭＯＮ）を出力する。
【００３１】
Ａ／Ｄコンバータ６は、ループフィルタ２が出力した第１の制御電圧（Ｖｃａ）を入力しこの第１の制御電圧（Ｖｃａ）を予め定めた周期で第１のデジタル制御電圧（Ｖｃａｄ）に変換し変換する毎に出力する。
【００３２】
演算部８は、断検出回路５が出力した断検出信号（ＭＯＮ）を受けるとともに、Ａ／Ｄコンバータ６が出力した第１のデジタル制御電圧（Ｖｃａｄ）を予め定めた周期毎に受け、断検出信号（ＭＯＮ）がリファレンスクロックの入力があることを示す入力状態を示すときに、第１の切り替え指示を示す切り替え信号を出力し、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを予め定めた周期毎に演算して最新結果を格納しておき、断検出信号（ＭＯＮ）がリファレンスクロック（ｆｉ）の入力がないことを示す断状態を示すときから、第２の切り替え指示を示す切り替え信号を出力し、格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を予め定めた周期で出力する。
【００３３】
Ｄ／Ａコンバータ７は、演算部８が出力した第２のデジタル制御電圧（ＶＤ）を受けこの第２のデジタル制御電圧（ＶＤ）をアナログ電圧の第３の制御電圧（Ｖｃｄ）に変換する。
【００３４】
切り替え回路９は、ループフィルタ２が出力した第１の制御電圧（Ｖｃａ）とＤ／Ａコンバータ７が出力した第３の制御電圧（Ｖｃｄ）と演算部８が出力した切り替え信号とを受け、切り替え信号が第１の切り替え指示を示すときに第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力し、切り替え信号が第２の切り替え指示を示すときに第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力する。
【００３５】
ここで、振動用パラメータとは、第２のデジタル制御電圧（ＶＤ）の変化量（ΔＶＤ），この変化量（ΔＶＤ）の変化量（ΔΔＶＤ），第２のデジタル制御電圧（ＶＤ）が第１のデジタル制御電圧（Ｖｃａｄ）の平均値より大になったときから小になるまでのΔΔＶＤの平均（ΔΔＶＤ＿Ｐ）及び第２のデジタル制御電圧（ＶＤ）が第１のデジタル制御電圧（Ｖｃａｄ）の平均値より小になったときから大になるまでのΔΔＶＤの平均（ΔΔＶＤ＿Ｍ）を含んでいる。
【００３６】
そして、演算部８は、第２のデジタル制御電圧（ＶＤ）を出力するときに、この第２のデジタル制御電圧（ＶＤ）を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）を中心に振動させるために、この振動用パラメータを使用する。すなわち、予め定めた周期で、前回出力した第２のデジタル制御電圧（ＶＤ）に格納したΔＶＤとΔΔＶＤ＿Ｐ又はΔΔＶＤ＿Ｍを加えて新たな第２のデジタル制御電圧（ＶＤ）を作成し、この作成した新たな第２のデジタル制御電圧（ＶＤ）を今回出力する。
【００３７】
次に、本実施の形態の位相同期回路の動作を図２から図８を参照して詳細に説明する。
【００３８】
図２は、第１の実施の形態での演算部の概要動作の一例を示すフローチャートである。ステップ２１で、断検出回路５からの断検出信号（ＭＯＮ）が入力状態を示す信号か断状態を示す信号か調べ、断検出信号（ＭＯＮ）が入力状態を示す信号のときはステップ２２へ進む。ステップ２２では、演算部８は第１の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力させ、ステップ２３では、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する。一方、ステップ２１で調べた結果が、断検出信号（ＭＯＮ）が断状態を示す信号のときにはステップ２４へ進む。ステップ２４では、演算部８は第２の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力させ、ステップ２５では、ステップ２３で格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を作成し出力する。以上の動作を予め定めた周期毎に行う。
【００３９】
図３は、リファレンスクロック（ｆｉ）が入力状態のときの各信号の関係を示す図であり、リファレンスクロック（ｆｉ）が入力状態のときのリファレンスクロック（ｆｉ）と出力クロック（ｆｏ）と位相差信号（ＰＤ）と第２の制御電圧（Ｖｃ）との関係を示している。
【００４０】
図４は、リファレンスクロック（ｆｉ）が断状態のときの各信号の関係を示す図であり、リファレンスクロック（ｆｉ）が断状態のときのリファレンスクロック（ｆｉ）と出力クロック（ｆｏ）と位相差信号（ＰＤ）と第２の制御電圧（Ｖｃ）との関係を示している。
【００４１】
図５は、演算部で使用する変数の定義を説明する図である。
【００４２】
図６は、リファレンスクロック（ｆｉ）が入力状態のときの演算部の動作の一例を示すフローチャートである。
【００４３】
図７は、リファレンスクロック（ｆｉ）が断状態のときの演算部の動作の一例を示すフローチャートである。
【００４４】
図８は、リファレンスクロック（ｆｉ）が断状態のときの第２のデジタル制御電圧（ＶＤ）の計算例を示す図である。
【００４５】
図１において、初めに、リファレンスクロック（ｆｉ）が入力状態のときの動作を説明する。リファレンスクロック（ｆｉ）が入力状態のときは、断検出回路５はリファレンスクロック（ｆｉ）が入力状態であることを示す断検出信号（ＭＯＮ）を演算部８に出力する。
【００４６】
演算部８はこの断検出信号（ＭＯＮ）を受け第１の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力させる（図２のステップ２１とステップ２２）。
【００４７】
制御電圧発振器が入力する第２の制御電圧（Ｖｃ）が第１の制御電圧（Ｖｃａ）に切り替わると、位相比較器１とループフィルタ２と電圧制御発振器４とのループが構成される。
【００４８】
この場合、位相比較器１は、電圧制御発振器４より出力される出力クロック（ｆｏ）と、リファレンスクロック（ｆｉ）の位相を比較し、出力クロック（ｆｏ）の位相がリファレンスクロック（ｆｉ）の位相よりも遅れている場合プラスの値の位相差信号（ＰＤ）を出力し、進んでいる場合マイナスの値の位相差信号（ＰＤ）を出力する。また、位相が一致しているときには、位相差信号（ＰＤ）をハイインピーダンス状態にする。
【００４９】
ループフィルタ２は、入力される位相差信号（ＰＤ）がプラスの値の場合第１の制御電圧（Ｖｃａ）を増加させ、マイナスの値の場合第１の制御電圧（Ｖｃａ）を減少させる。また、位相差信号（ＰＤ）がハイインピーダンス状態の場合、第１の制御電圧（Ｖｃａ）の電圧を保持する。
【００５０】
電圧制御発振器４は、入力される第２の制御電圧（Ｖｃ）の値が増加すると、出力クロック（ｆｏ）の周波数を増加させ、第２の制御電圧（Ｖｃ）の値が減少すると、出力クロック（ｆｏ）の周波数を減少させる。
【００５１】
このため、リファレンスクロック（ｆｉ）が入力状態の時は、図３に示すように、出力クロック（ｆｏ）、位相差信号（ＰＤ）、第２の制御電圧（Ｖｃ）が制御され、この結果リファレンスクロック（ｆｉ）と出力クロック（ｆｏ）の周波数が一致する。通常、第２の制御電圧（Ｖｃ）は位相が同期したときの第２の制御電圧（Ｖｃ）を中心に振動しやがて収束する。
【００５２】
このときＡ／Ｄコンバータ６は、第１の制御電圧（Ｖｃａ）の値をデジタル値に変換し第１のデジタル制御電圧（Ｖｃａｄ）として出力する。
【００５３】
演算部８は、第１のデジタル制御電圧（Ｖｃａｄ）を入力し内部にて処理し、第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する（図２のステップ２３）。
【００５４】
次に、リファレンスクロック（ｆｉ）が断状態のときの動作を説明する。
【００５５】
リファレンスクロック（ｆｉ）が断状態のときは、断検出回路５はリファレンスクロック（ｆｉ）が断状態であることを示す断検出信号（ＭＯＮ）を演算部８に出力する。
【００５６】
演算部８はこの断検出信号（ＭＯＮ）を受け第２の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力させる（図２のステップ２１とステップ２４）。
【００５７】
制御電圧発振器が入力する第２の制御電圧（Ｖｃ）が第３の制御電圧（Ｖｃｄ）に切り替わると、位相比較器１とループフィルタ２とＡ／Ｄコンバータ６と演算部８とＤ／Ａコンバータ７と電圧制御発振器４とのループが構成される。
【００５８】
演算部８は、図２のステップ２３で格納した第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）の値を作成し出力する（図２のステップ２５）。
【００５９】
Ｄ／Ａコンバータ７は、第２のデジタル制御電圧（ＶＤ）を入力しこの値に対応するアナログ電圧である第３の制御電圧（Ｖｃｄ）を出力する。これにより、電圧制御発振器４に入力される第２の制御電圧（Ｖｃ）は、演算部８にて制御される。
【００６０】
このため、リファレンスクロック（ｆｉ）が入力状態の時は、図４に示すように、出力クロック（ｆｏ）、第２の制御電圧（Ｖｃ）が制御される。
【００６１】
ここで、演算部８の詳細な動作について図５から図８を参照して説明する。
【００６２】
初めに、演算部８にて使用する変数の定義について、図５を使用して説明する。
【００６３】
Ａ／Ｄコンバータ６より入力される第１のデジタル制御電圧（Ｖｃａｄ）を一定周期（例えば、１ＭＨｚ〜０．２Ｈｚ程度であるが、この値はシステムにより異なり適宜決定する。）でサンプリングし、その平均を計算した値を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）とする。この一定周期を予め定めた周期とし、この周期で他の計算も行う。
【００６４】
ある時間にて演算部８が第２のデジタル制御電圧（ＶＤ）を設定した場合に、前回設定した第２のデジタル制御電圧（ＶＤ）をＶＤ＿ＢＡＫとする。
【００６５】
第２のデジタル制御電圧（ＶＤ）の傾き（変化量）をＶＤ＿ＢＡＫと第２のデジタル制御電圧（ＶＤ）の差で計算しΔＶＤとする。
【００６６】
ある時間にて演算部８がΔＶＤを計算した場合に、前回計算したΔＶＤをΔＶＤ＿ＢＡＫとする。
【００６７】
ΔＶＤの変化量をΔＶＤ＿ＢＡＫとΔＶＤの差で計算し、ΔΔＶＤとする。
【００６８】
第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さい場合から大きい場合になったときから、平均値（ＲＥＦＶＤ）より大きい場合から小さい場合になったときまでのΔΔＶＤの平均をΔΔＶＤ＿Ｐとする。ΔΔＶＤ＿Ｐは、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さくなったときに更新される。
【００６９】
第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きい場合から小さい場合になったときから、平均値（ＲＥＦＶＤ）より小さい場合から大きい場合になったときまでのΔΔＶＤの平均をΔΔＶＤ＿Ｍとする。ΔΔＶＤ＿Ｍは、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きくなったときに更新される。
【００７０】
ｋはリファレンスクロック（ｆｉ）が断状態のときにΔΔＶＤ＿Ｐ及びΔΔＶＤ＿Ｍを減少させる係数であり、その値は０＜ｋ＜１である。
【００７１】
Ｃｓｔは、リファレンスクロック（ｆｉ）が入力状態にあるときデクリメントする変数であり、Ｃｓｔが０になったとき、リファレンスクロック（ｆｉ）が断状態のときに演算部８にて第２のデジタル制御電圧（ＶＤ）の制御を行い、０ではない場合第２のデジタル制御電圧（ＶＤ）の制御を行わない。これは、リファレンスクロック（ｆｉ）が入力されている時間が短い場合に誤制御を行わないようにするためである。
【００７２】
次に、リファレンスクロック（ｆｉ）が入力状態のときの演算部８の動作（図２のステップ２３）について、図６を参照して説明する。
【００７３】
ステップ６０１では、現在の第２のデジタル制御電圧（ＶＤ）をＶＤ＿ＢＡＫとし、ΔＶＤをΔＶＤ＿ＢＡＫとする。
【００７４】
ステップ６０２では、Ａ／Ｄコンバータ６より入力される第１のデジタル制御電圧（Ｖｃａｄ）を読み取り第２のデジタル制御電圧（ＶＤ）とする。
【００７５】
ステップ６０３では、第２のデジタル制御電圧（ＶＤ）の平均値（ＲＥＦＶＤ）を算出（ＶＤを積算し、積算回数で割る）する。
【００７６】
ステップ６０４では、第２のデジタル制御電圧（ＶＤ）の傾きを算出（ＶＤ＿ＢＡＫ−ＶＤ）しΔＶＤとする。
【００７７】
ステップ６０５では、ΔＶＤの変化量を計算（ΔＶＤ＿ＢＡＫ−ΔＶＤ）しΔΔＶＤとする。
【００７８】
ステップ６０６では、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きいか否かを判断する。
【００７９】
ステップ６０７では、ステップ６０６で行った判断にて、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）よりも大きい場合、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より小さいか否かを判断する。
【００８０】
ステップ６０８では、ステップ６０７で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも大きい場合、ΔΔＶＤを積算し終了する。
【００８１】
ステップ６０９では、ステップ６０７で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも小さい場合、ステップ６０８にて積算した値を積算回数で割ることでΔΔＶＤの平均値を計算しΔΔＶＤ＿Ｐとし、ステップ６１２へ進む。
【００８２】
ステップ６１０では、ステップ６０６で行った判断にて、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さい場合、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より大きいか否かを判断し、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも小さい場合、ステップ６０８へ進む。
【００８３】
ステップ６１１では、ステップ６１０で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも大きい場合、ステップ６０８にて積算した値を積算回数で割ることでΔΔＶＤの平均値を計算しΔΔＶＤ＿Ｍとしステップ６１２へ進む。
【００８４】
ステップ６１２では、ステップ６０８にて積算した値をクリアする。
【００８５】
ステップ６１３では、Ｃｓｔが０であるか否かを判断し、Ｃｓｔが０であるかときには、ステップ６１４で、リファレンスクロック（ｆｉ）が断状態のときの制御を許可し、終了する。
【００８６】
また、Ｃｓｔが０ないときには、ステップ６１５で、リファレンスクロック（ｆｉ）が断状態のときの制御を禁止し、ステップ６１６で、Ｃｓｔをデクリメントし終了する。
【００８７】
次に、リファレンスクロック（ｆｉ）が断状態のときの演算部８の動作（図２のステップ２５）について、図７を参照して説明する。
【００８８】
初めに、ステップ７０１で、Ｄ／Ａコンバータ７へ第２のデジタル制御電圧（ＶＤ）を出力し、
ステップ７０２で、図６のステップ６１４でリファレンスクロック（ｆｉ）が断状態のときの制御を許可されているか否かを判断し、リファレンスクロック（ｆｉ）が断状態のときの制御を許可されていないときには終了し、許可されているときには、ステップ７０３へ進む。
【００８９】
ステップ７０３では、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きいか否かを判断し、大きいと判断したときにはステップ７０４へ進み、大きくないと判断したときにはステップ７０７へ進む。
【００９０】
ステップ７０４では、ΔＶＤとΔΔＶＤ＿Ｐとを使用して第２のデジタル制御電圧（ＶＤ）を計算する。計算式は、今回のＶＤ＝前回のＶＤ＋（ΔＶＤ＋ΔΔＶＤ＿Ｐ）である。
【００９１】
ステップ７０５では、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より小さいか否かを判断し、小さいと判断したときにはステップ７０６へ進み、小さくないと判断したときには終了する。
【００９２】
ステップ７０６では、計算式ΔΔＶＤ＿Ｐ＝ΔΔＶＤ＿Ｐ×ｋにより、ΔΔＶＤ＿Ｐの値を補正し終了する。
【００９３】
ステップ７０３で、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きくないと判断したとき、ステップ７０７へ進み、ステップ７０７では、ΔＶＤとΔΔＶＤ＿Ｍとを使用して第２のデジタル制御電圧（ＶＤ）を計算する。計算式は、今回のＶＤ＝前回のＶＤ＋（ΔＶＤ＋ΔΔＶＤ＿Ｍ）である。
【００９４】
ステップ７０８では、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より大きいか否かを判断し、大きいと判断したときにはステップ７０９へ進み、大きくないと判断したときには終了する。
【００９５】
ステップ７０９では、計算式ΔΔＶＤ＿Ｍ＝ΔΔＶＤ＿Ｍ×ｋにより、ΔΔＶＤ＿Ｍの値を補正し終了する。
【００９６】
ここで、図８を参照して、リファレンスクロック（ｆｉ）が断状態のときの第２のデジタル制御電圧（ＶＤ）の計算例を示す（計算方法は図７に示すフローチャートに従って行う）。
【００９７】
図８では、リファレンスクロック（ｆｉ）が断状態になったときの、第２のデジタル制御電圧（ＶＤ）を４５５、ΔΔＶＤ＿Ｐ＝−５、ΔΔＶＤ＿Ｍ＝５、ΔＶＤ＝−２０、平均値（ＲＥＦＶＤ）＝５００とし、予め定めた周期毎の第２のデジタル制御電圧（ＶＤ）を黒丸で示している。
【００９８】
図８に示すように、予め定めた周期毎の各第２デジタル制御電圧（ＶＤ）の値による外観が、この予め定めた周期よりも大きな周期（例えば、１０倍から１００００倍程度の周期であるが、この値はシステムにより異なり適宜決定する。）で平均値（ＲＥＦＶＤ）を中心にして振動している。また、傾きの変化量の平均値であるΔΔＶＤ＿ＰとΔΔＶＤ＿Ｍを係数ｋにて補正しているため、その制御量は時間が経つにつれて小さくなる。これにより、電圧制御発振器４の第３の制御電圧（Ｖｃ）をその平均値を中心として収束させながら振動させることができ、リファレンスクロック（ｆｉ）が入力されている状態の位相同期回路の制御電圧の変化を実現できるため、リファレンスクロック（ｆｉ）が断状態のときでも、位相同期を保つための制御を持続することが可能になる。
【００９９】
図９は、本発明の位相同期回路の第２の実施の形態を示すブロック図である。
【０１００】
図９に示す第２の実施の形態は、位相比較器１と、ループフィルタ２と、電圧制御手段９０と、電圧制御発振器４とにより構成する。
【０１０１】
図１に示す第１の実施の形態とは、電圧制御手段９０の中の演算部９１のみが異なり、演算部９１以外の構成の機能は第１の実施の形態と同じである。
【０１０２】
ここでは、演算部９１の機能を説明する。
【０１０３】
演算部９１は、断検出回路５が出力した断検出信号（ＭＯＮ）を受けるとともに、Ａ／Ｄコンバータ６が出力した第１のデジタル制御電圧（Ｖｃａｄ）を予め定めた周期毎に受け、断検出信号（ＭＯＮ）がリファレンスクロックの入力があることを示す入力状態を示すときに、第１の切り替え指示を示す切り替え信号を出力し、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを予め定めた周期毎に演算しておく。
【０１０４】
このとき、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）の演算は、次のように行う。すなわち、図１０で示すように、第１のデジタル制御電圧（Ｖｃａｄ）の変動の幅が予め定めた値Ｄ（例えば、１ｍＶ程度の値。この値はシステムにより適宜変えて良い。）より小さくなることを示す周波数の引き込み過程が終了したときに、この変動の中心の値を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）とし、その後、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になる毎に、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になるまでの第１のデジタル制御電圧（Ｖｃａｄ）の平均をこの平均値（ＲＥＦＶＤ）に置き換えて平均値（ＲＥＦＶＤ）を更新する。
【０１０５】
そして、断検出信号（ＭＯＮ）がリファレンスクロック（ｆｉ）の入力がないことを示す断状態を示すときから、第２の切り替え指示を示す切り替え信号を出力し、格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を予め定めた周期で出力する。
【０１０６】
そして、演算部９１は、第２のデジタル制御電圧（ＶＤ）を出力するときに、この第２のデジタル制御電圧（ＶＤ）を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）を中心に振動させるために、この振動用パラメータを使用する。すなわち、ΔΔＶＤ＿Ｐの平均を演算してＡＶＥ＿Ｐとし、ΔΔＶＤ＿Ｍの平均を演算してＡＶＥ＿Ｍとし、予め定めた周期で、前回出力した第２のデジタル制御電圧（ＶＤ）にΔＶＤとＡＶＥ＿Ｐ又はＡＶＥ＿Ｍを加えて新たな第２のデジタル制御電圧（ＶＤ）を作成し、この作成した新たな第２のデジタル制御電圧（ＶＤ）を今回出力する。
【０１０７】
次に、第２の実施の形態の位相同期回路の動作を図２、図３、図４、図５、図１１、図１２から図１３を参照して詳細に説明する。
【０１０８】
図２は、第１の実施の形態での演算部の概要動作の一例を示すフローチャートであるとともに第２の実施の形態での演算部の概要動作の一例を示すフローチャートである。
【０１０９】
図１１は、リファレンスクロック（ｆｉ）が入力状態のときの演算部の動作の一例を示すフローチャートである。
【０１１０】
図１２は、リファレンスクロック（ｆｉ）が断状態のときの演算部の動作の一例を示すフローチャートである。
【０１１１】
図１３は、リファレンスクロック（ｆｉ）が断状態のときの第２のデジタル制御電圧（ＶＤ）の計算例を示す図である。
【０１１２】
図９において、初めに、リファレンスクロック（ｆｉ）が入力状態のときの動作を説明する。リファレンスクロック（ｆｉ）が入力状態のときは、断検出回路５はリファレンスクロック（ｆｉ）が入力状態であることを示す断検出信号（ＭＯＮ）を演算部９１に出力する。
【０１１３】
演算部９１はこの断検出信号（ＭＯＮ）を受け第１の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力させる（図２のステップ２１とステップ２２）。
【０１１４】
制御電圧発振器が入力する第２の制御電圧（Ｖｃ）が第１の制御電圧（Ｖｃａ）に切り替わると、位相比較器１とループフィルタ２と電圧制御発振器４とのループが構成される。
【０１１５】
この場合、位相比較器１は、電圧制御発振器４より出力される出力クロック（ｆｏ）と、リファレンスクロック（ｆｉ）の位相を比較し、出力クロック（ｆｏ）の位相がリファレンスクロック（ｆｉ）の位相よりも遅れている場合プラスの値の位相差信号（ＰＤ）を出力し、進んでいる場合マイナスの値の位相差信号（ＰＤ）を出力する。また、位相が一致しているときには、位相差信号（ＰＤ）をハイインピーダンス状態にする。
【０１１６】
ループフィルタ２は、入力される位相差信号（ＰＤ）がプラスの値の場合第１の制御電圧（Ｖｃａ）を増加させ、マイナスの値の場合第１の制御電圧（Ｖｃａ）を減少させる。また、位相差信号（ＰＤ）がハイインピーダンス状態の場合、第１の制御電圧（Ｖｃａ）の電圧を保持する。
【０１１７】
電圧制御発振器４は、入力される第２の制御電圧（Ｖｃ）の値が増加すると、出力クロック（ｆｏ）の周波数を増加させ、第２の制御電圧（Ｖｃ）の値が減少すると、出力クロック（ｆｏ）の周波数を減少させる。
【０１１８】
このため、リファレンスクロック（ｆｉ）が入力状態の時は、図３に示すように、出力クロック（ｆｏ）、位相差信号（ＰＤ）、第２の制御電圧（Ｖｃ）が制御され、この結果リファレンスクロック（ｆｉ）と出力クロック（ｆｏ）の周波数が一致する。通常、第２の制御電圧（Ｖｃ）は位相が同期したときの第２の制御電圧（Ｖｃ）を中心に振動しやがて収束する。
【０１１９】
このときＡ／Ｄコンバータ６は、第１の制御電圧（Ｖｃａ）の値をデジタル値に変換し第１のデジタル制御電圧（Ｖｃａｄ）として出力する。
【０１２０】
演算部９１は、第１のデジタル制御電圧（Ｖｃａｄ）を入力し内部にて処理し、第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する（図２のステップ２３）。
【０１２１】
次に、リファレンスクロック（ｆｉ）が断状態のときの動作を説明する。
【０１２２】
リファレンスクロック（ｆｉ）が断状態のときは、断検出回路５はリファレンスクロック（ｆｉ）が断状態であることを示す断検出信号（ＭＯＮ）を演算部９１に出力する。
【０１２３】
演算部９１はこの断検出信号（ＭＯＮ）を受け第２の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力させる（図２のステップ２１とステップ２４）。
【０１２４】
制御電圧発振器が入力する第２の制御電圧（Ｖｃ）が第３の制御電圧（Ｖｃｄ）に切り替わると、位相比較器１とループフィルタ２とＡ／Ｄコンバータ６と演算部９１とＤ／Ａコンバータ７と電圧制御発振器４とのループが構成される。
【０１２５】
演算部９１は、図２のステップ２３で格納した第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）の値を作成し出力する（図２のステップ２５）。
【０１２６】
Ｄ／Ａコンバータ７は、第２のデジタル制御電圧（ＶＤ）を入力しこの値に対応するアナログ電圧である第３の制御電圧（Ｖｃｄ）を出力する。これにより、電圧制御発振器４に入力される第２の制御電圧（Ｖｃ）は、演算部９１にて制御される。
【０１２７】
このため、リファレンスクロック（ｆｉ）が入力状態の時は、図４に示すように、出力クロック（ｆｏ）、第２の制御電圧（Ｖｃ）が制御される。
【０１２８】
ここで、演算部９１の詳細な動作について図５、図１１から図１３を参照して説明する。
【０１２９】
初めに、演算部９１にて使用する変数の定義について、図５を使用して説明する。
【０１３０】
Ａ／Ｄコンバータ６より入力される第１のデジタル制御電圧（Ｖｃａｄ）を一定周期（例えば、１ＭＨｚ〜０．２Ｈｚ程度であるが、この値はシステムにより異なり適宜決定する。）でサンプリングし、このサンプリング値を使用して第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）の演算を行う。すなわち、新図４で示すように、第１のデジタル制御電圧（Ｖｃａｄ）の変動の幅が予め定めた値Ｄより小さくなることを示す周波数の引き込み過程が終了したときに、この変動の中心の値を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）とし、その後、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になる毎に、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になるまでの第１のデジタル制御電圧（Ｖｃａｄ）の平均をこの平均値（ＲＥＦＶＤ）として更新する。この一定周期を予め定めた周期とし、この周期で他の計算も行う。
【０１３１】
ある時間にて演算部９１が第２のデジタル制御電圧（ＶＤ）を設定した場合に、前回設定した第２のデジタル制御電圧（ＶＤ）をＶＤ＿ＢＡＫとする。
【０１３２】
第２のデジタル制御電圧（ＶＤ）の傾き（変化量）をＶＤ＿ＢＡＫと第２のデジタル制御電圧（ＶＤ）の差で計算しΔＶＤとする。
【０１３３】
ある時間にて演算部９１がΔＶＤを計算した場合に、前回計算したΔＶＤをΔＶＤ＿ＢＡＫとする。
【０１３４】
ΔＶＤの変化量をΔＶＤ＿ＢＡＫとΔＶＤの差で計算し、ΔΔＶＤとする。
【０１３５】
第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さい場合から大きい場合になったときから、平均値（ＲＥＦＶＤ）より大きい場合から小さい場合になったときまでのΔΔＶＤの平均をΔΔＶＤ＿Ｐとする。ΔΔＶＤ＿Ｐは、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さくなったとき、平均値（ＲＥＦＶＤ）より小さくなる毎に次々と格納していく。
【０１３６】
第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きい場合から小さい場合になったときから、平均値（ＲＥＦＶＤ）より小さい場合から大きい場合になったときまでのΔΔＶＤの平均をΔΔＶＤ＿Ｍとする。ΔΔＶＤ＿Ｍは、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きくなったとき、平均値（ＲＥＦＶＤ）より大きくなる毎に次々と格納していく。
【０１３７】
Ｃｓｔは、リファレンスクロック（ｆｉ）が入力状態にあるときデクリメントする変数であり、Ｃｓｔが０になったとき、リファレンスクロック（ｆｉ）が断状態のときに演算部９１にて第２のデジタル制御電圧（ＶＤ）の制御を行い、０ではない場合第２のデジタル制御電圧（ＶＤ）の制御を行わない。これは、リファレンスクロック（ｆｉ）が入力されている時間が短い場合に誤制御を行わないようにするためである。
【０１３８】
次に、リファレンスクロック（ｆｉ）が入力状態のときの演算部９１の動作（図２のステップ２３）について、図１１を参照して説明する。
【０１３９】
ステップ１１０１では、現在の第２のデジタル制御電圧（ＶＤ）をＶＤ＿ＢＡＫとし、ΔＶＤをΔＶＤ＿ＢＡＫとする。
【０１４０】
ステップ１１０２では、Ａ／Ｄコンバータ６より入力される第１のデジタル制御電圧（Ｖｃａｄ）を読み取り第２のデジタル制御電圧（ＶＤ）とする。
【０１４１】
ステップ１１０３では、図１０で示すように、第１のデジタル制御電圧（Ｖｃａｄ）の変動の幅が予め定めた値Ｄより小さくなることを示す周波数の引き込み過程が終了したときに、この変動の中心の値を第１のデジタル制御電圧（Ｖｃａｄ）及び第２のデジタル制御電圧（ＶＤ）の平均値（ＲＥＦＶＤ）とし、その後、第１のデジタル制御電圧（Ｖｃａｄ）又は第２のデジタル制御電圧（ＶＤ）がこの平均値より大又は小になった後に小又は大になる毎に、第１のデジタル制御電圧（Ｖｃａｄ）又は第２のデジタル制御電圧（ＶＤ）がこの平均値より大又は小になった後に小又は大になるまでの第１のデジタル制御電圧（Ｖｃａｄ）及び第２のデジタル制御電圧（ＶＤ）の平均をこの平均値（ＲＥＦＶＤ）に置き換えて平均値を更新する。
【０１４２】
ステップ１１０４では、第２のデジタル制御電圧（ＶＤ）の傾きを算出（ＶＤ＿ＢＡＫ−ＶＤ）しΔＶＤとする。
【０１４３】
ステップ１１０５では、ΔＶＤの変化量を計算（ΔＶＤ＿ＢＡＫ−ΔＶＤ）しΔΔＶＤとする。
【０１４４】
ステップ１１０６では、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きいか否かを判断する。
【０１４５】
ステップ１１０７では、ステップ１１０６で行った判断にて、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）よりも大きい場合、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より小さいか否かを判断する。
【０１４６】
ステップ１１０８では、ステップ１１０７で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも大きい場合、ΔΔＶＤを積算し終了する。
【０１４７】
ステップ１１０９では、ステップ１１０７で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも小さい場合、ステップ１１０８にて積算した値を積算回数で割ることでΔΔＶＤの平均値を計算しΔΔＶＤ＿Ｐとしこれを格納し、ステップ１１１２へ進む。
【０１４８】
ステップ１１１０では、ステップ１１０６で行った判断にて、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さい場合、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より大きいか否かを判断し、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも小さい場合、ステップ１１０８へ進む。
【０１４９】
ステップ１１１１では、ステップ１１１０で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも大きい場合、ステップ１１０８にて積算した値を積算回数で割ることでΔΔＶＤの平均値を計算しΔΔＶＤ＿Ｍとしこれを格納しステップ１１１２へ進む。
【０１５０】
ステップ１１１２では、ステップ１１０８にて積算した値をクリアする。
【０１５１】
ステップ１１１３では、Ｃｓｔが０であるか否かを判断し、Ｃｓｔが０であるかときには、ステップ１１１４で、リファレンスクロック（ｆｉ）が断状態のときの制御を許可し、終了する。
【０１５２】
また、Ｃｓｔが０ないときには、ステップ１１１５で、リファレンスクロック（ｆｉ）が断状態のときの制御を禁止し、ステップ１１１６で、Ｃｓｔをデクリメントし終了する。
【０１５３】
次に、リファレンスクロック（ｆｉ）が断状態のときの演算部９１の動作（図２のステップ２５）について、図１２を参照して説明する。
【０１５４】
初めに、ステップ１２０１で、Ｄ／Ａコンバータ７へ第２のデジタル制御電圧（ＶＤ）を出力し、
ステップ１２０２で、図１１のステップ１１１４でリファレンスクロック（ｆｉ）が断状態のときの制御を許可されているか否かを判断し、リファレンスクロック（ｆｉ）が断状態のときの制御を許可されていないときには終了し、許可されているときには、ステップ１２０３へ進む。
【０１５５】
ステップ１２０３では、図１１のステップ１１０９で格納したΔΔＶＤ＿Ｐを格納時間の少ない順に予め定めた個数（Ｎ：Ｎはシステムにより適宜決めて良い）取り出してこの平均を取りＡＶＥ＿Ｐとする。同様に、図１１のステップ１１１１で格納したΔΔＶＤ＿Ｍを格納時間の少ない順に予め定めた個数（Ｍ：Ｍはシステムにより適宜決めて良い）取り出してこの平均を取りＡＶＥ＿Ｍとする。
【０１５６】
ステップ１２０４では、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きいか否かを判断し、大きいと判断したときにはステップ１２０５へ進み、大きくないと判断したときにはステップ１２０７へ進む。
【０１５７】
ステップ１２０５では、ΔＶＤとＡＶＥ＿Ｐとを使用して第２のデジタル制御電圧（ＶＤ）の傾き（ΔＶＤ）を計算する。計算式は、今回のΔＶＤ＝前回のΔＶＤ＋ＡＶＥ＿Ｐである。計算後ステップ１２０６へ進む。
【０１５８】
ステップ１２０６では、ΔＶＤを使用して第２のデジタル制御電圧（ＶＤ）を計算する。計算式は、今回のＶＤ＝前回のＶＤ＋今回のΔＶＤである。計算後終了する。
【０１５９】
一方、ステップ１２０７では、ΔＶＤとＡＶＥ＿Ｍとを使用して第２のデジタル制御電圧（ＶＤ）の傾き（ΔＶＤ）を計算する。計算式は、今回のΔＶＤ＝前回のΔＶＤ＋ＡＶＥ＿Ｍである。計算後ステップ１２０６へ進む。
【０１６０】
ここで、図１３を参照して、リファレンスクロック（ｆｉ）が断状態のときの第２のデジタル制御電圧（ＶＤ）の計算例を示す（計算方法は図１２に示すフローチャートに従って行う）。
【０１６１】
図１３では、リファレンスクロック（ｆｉ）が断状態になったときの、第２のデジタル制御電圧（ＶＤ）を４５５、ＡＶＥ＿Ｐ＝−５、ＡＶＥ＿Ｍ＝５、ΔＶＤ＝−２０、平均値（ＲＥＦＶＤ）＝５００とし、予め定めた周期毎の第２のデジタル制御電圧（ＶＤ）を黒丸で示している。
【０１６２】
図１３に示すように、予め定めた周期毎の各第２デジタル制御電圧（ＶＤ）の値による外観が、この予め定めた周期よりも大きな周期（例えば、１０倍から１００００倍程度の周期であるが、この値はシステムにより異なり適宜決定する。）で平均値（ＲＥＦＶＤ）を中心にして振動している。
【０１６３】
図１４は、本発明の位相同期回路の第３の実施の形態を示すブロック図である。
【０１６４】
図１４に示す本実施の形態は、位相比較器１と、ループフィルタ２と、電圧制御手段１０と、電圧制御発振器４とにより構成し、位相比較器１，ループフィルタ２，電圧制御手段１０及び電圧制御発振器４の動作は、図１に示した本発明の位相同期回路の第１の実施の形態と同様であるが、第１の実施の形態とは、電圧制御手段１０内の構成と動作が異なる。
【０１６５】
電圧制御手段１０は、断検出回路５とＡ／Ｄコンバータ６とＤ／Ａコンバータ７とは、第１の実施の形態で示したものと同様であり、演算部１１が第１の実施の形態で示したものと異なる。
【０１６６】
演算部１１は、断検出回路５が出力した断検出信号（ＭＯＮ）を受けるとともに、Ａ／Ｄコンバータ６が出力した第１のデジタル制御電圧（Ｖｃａｄ）を予め定めた周期毎に受け、断検出信号（ＭＯＮ）がリファレンスクロックの入力があることを示す入力状態を示すときに、第１のデジタル制御電圧（Ｖｃａｄ）を第２のデジタル制御電圧（ＶＤ）として出力し、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを予め定めた周期毎に演算して最新結果を格納しておき、断検出信号（ＭＯＮ）が前記リファレンスクロックの入力がないことを示す断状態を示すときから、格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を予め定めた周期で出力する。
【０１６７】
ここで、図２に示した第１の実施の形態での演算部８の概要動作に対応させて、第３の実施の形態での演算部の概要動作の一例を示すフローチャートである図１５を参照して、第３の実施の形態での演算部１１の動作の概要を説明する。
【０１６８】
ステップ１０１は、図２のステップ２１と同様であり、断検出回路５からの断検出信号（ＭＯＮ）が入力状態を示す信号か断状態を示す信号か調べ、断検出信号（ＭＯＮ）が入力状態を示す信号のときはステップ１０２へ進み、断検出信号（ＭＯＮ）が断状態を示す信号のときにはステップ１０４へ進む。
【０１６９】
図２のステップ２２では、第１の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力させるのに対し、図１５のステップ１０２では、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａｄ）を第２のデジタル制御電圧（ＶＤ）としてＤ／Ａコンバータ７に出力する。これにより、Ｄ／Ａコンバータ７はこの第２のデジタル制御電圧（ＶＤ）を第３の制御電圧（Ｖｃｄ）に変換しこの変換した第３の制御電圧（Ｖｃｄ）を第２の制御電圧（Ｖｃ）として電圧制御部に出力する。
【０１７０】
ステップ１０３は、図２のステップ２３と同様であり、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する。
【０１７１】
図２のステップ２４では、第２の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力させるのに対し、図１５のステップ１０４では、Ｄ／Ａコンバータ７への出力を、Ａ／Ｄコンバータ６から入力した第１のデジタル制御電圧（Ｖｃａｄ）から演算部１１内部で計算した第２のデジタル制御電圧（ＶＤ）へ切り替える。
【０１７２】
ステップ１０５は、図２のステップ２５と同様であり、ステップ１０３で格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を作成し出力する。
【０１７３】
図１６は、本発明の位相同期回路の第４の実施の形態を示すブロック図である。
【０１７４】
図１６に示す本実施の形態は、位相比較器１と、ループフィルタ２と、電圧制御手段１６０と、電圧制御発振器４とにより構成し、位相比較器１，ループフィルタ２，電圧制御手段１６０及び電圧制御発振器４の動作は、図１４に示した本発明の位相同期回路の第３の実施の形態と同様であるが、第３の実施の形態とは、電圧制御手段１６０内の動作が異なる。
【０１７５】
電圧制御手段１６０は、断検出回路５とＡ／Ｄコンバータ６とＤ／Ａコンバータ７とは、第３の実施の形態で示したものと同様であり、演算部１６１が第３の実施の形態で示したものと異なる。
【０１７６】
演算部１６１は、断検出回路５が出力した断検出信号（ＭＯＮ）を受けるとともに、Ａ／Ｄコンバータ６が出力した第１のデジタル制御電圧（Ｖｃａｄ）を予め定めた周期毎に受け、断検出信号（ＭＯＮ）がリファレンスクロックの入力があることを示す入力状態を示すときに、第１のデジタル制御電圧（Ｖｃａｄ）を第２のデジタル制御電圧（ＶＤ）として出力し、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを予め定めた周期毎に演算して最新結果を格納しておく。
【０１７７】
このとき、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）の演算は、次のように行う。すなわち、図１０で示すように、第１のデジタル制御電圧（Ｖｃａｄ）の変動の幅が予め定めた値Ｄより小さくなることを示す周波数の引き込み過程が終了したときに、この変動の中心の値を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）とし、その後、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になる毎に、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になるまでの第１のデジタル制御電圧（Ｖｃａｄ）の平均をこの平均値（ＲＥＦＶＤ）に置き換えて平均値（ＲＥＦＶＤ）を更新する。
【０１７８】
そして、断検出信号（ＭＯＮ）が前記リファレンスクロックの入力がないことを示す断状態を示すときから、格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を予め定めた周期で出力する。
【０１７９】
ここで、第３の実施の形態での演算部の概要動作の一例を示すフローチャートであるとともに第４の実施の形態での演算部の概要動作の一例を示すフローチャートである図１５を参照して、第４の実施の形態での演算部１６１の動作の概要を説明する。
【０１８０】
ステップ１０１は、断検出回路５からの断検出信号（ＭＯＮ）が入力状態を示す信号か断状態を示す信号か調べ、断検出信号（ＭＯＮ）が入力状態を示す信号のときはステップ１０２へ進み、断検出信号（ＭＯＮ）が断状態を示す信号のときにはステップ１０４へ進む。
【０１８１】
ステップ１０２では、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａｄ）を第２のデジタル制御電圧（ＶＤ）としてＤ／Ａコンバータ７に出力する。これにより、Ｄ／Ａコンバータ７はこの第２のデジタル制御電圧（ＶＤ）を第３の制御電圧（Ｖｃｄ）に変換しこの変換した第３の制御電圧（Ｖｃｄ）を第２の制御電圧（Ｖｃ）として電圧制御部に出力する。
【０１８２】
ステップ１０３は、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する。
【０１８３】
ステップ１０４では、Ｄ／Ａコンバータ７への出力を、Ａ／Ｄコンバータ６から入力した第１のデジタル制御電圧（Ｖｃａｄ）から演算部１６１内部で計算した第２のデジタル制御電圧（ＶＤ）へ切り替える。
【０１８４】
ステップ１０５は、ステップ１０３で格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を作成し出力する。
【０１８５】
【発明の効果】
以上説明したように、本発明によれば、外部からのリファレンスクロックの入力が断のときに、出力クロックを制御する制御用の電圧を、リファレンスクロックの入力が断になるまでの制御用の電圧より求めた演算値（例えば、平均値）を中心に振動させるようにしたため、リファレンスクロックが断状態のときに、リファレンスクロックが入力されている状態での制御用の電圧の変化を実現するので、リファレンスクロックが断のときでも、位相同期を保つための制御を持続することが可能になる。このため、リファレンスクロックの入力が断になったときにリファレンスクロックと出力クロックとの周波数にわずかな差があっても、その後、時間が経過後に、再びリファレンスクロックの入力が復帰したときに、リファレンスクロックの周波数からかけ離れた周波数の出力クロックが出力されず同期の具合が悪化しない。
【０１８６】
また、本発明によれば、外部からのリファレンスクロックの入力が断のときに、制御用の電圧をある中心値（演算値）を中心に振動させるようにしたが、この振動の中心値（演算値）を、外部からのリファレンスクロックの入力があるときの制御用の電圧の変動の幅が予め定めた値Ｄより小さくなることを示す周波数の引き込み過程が終了した後からの制御用の電圧より求めたので、電圧制御発振器に入力する制御電圧の制御誤差が少なくなる。
【図面の簡単な説明】
【図１】本発明の位相同期回路の第１の実施の形態を示すブロック図である。
【図２】第１の実施の形態及び第２の実施の形態での演算部の概要動作の一例を示すフローチャートである。
【図３】リファレンスクロックが入力状態のときの各信号の関係の一例を示す図である。
【図４】リファレンスクロックが断状態のときの各信号の関係の一例を示す図である。
【図５】演算部で使用する変数の定義を説明する図である。
【図６】リファレンスクロックが入力状態のときの演算部の動作の一例を示すフローチャートである。
【図７】リファレンスクロックが断状態のときの演算部の動作の一例を示すフローチャートである。
【図８】リファレンスクロックが断状態のときの第２のデジタル制御電圧の計算例を示す図である。
【図９】本発明の位相同期回路の第２の実施の形態を示すブロック図である。
【図１０】リファレンスクロックが断状態のときの各信号の関係の一例を示す図である。
【図１１】リファレンスクロックが入力状態のときの演算部の動作の一例を示すフローチャートである。
【図１２】リファレンスクロックが断状態のときの演算部の動作の一例を示すフローチャートである。
【図１３】リファレンスクロックが断状態のときの第２のデジタル制御電圧の計算例を示す図である。
【図１４】本発明の位相同期回路の第３の実施の形態を示すブロック図である。
【図１５】第３の実施の形態及び第４の実施の形態での演算部の概要動作の一例を示すフローチャートである。
【図１６】本発明の位相同期回路の第４の実施の形態を示すブロック図である。
【図１７】従来の位相同期回路のブロック図である。
【図１８】従来の技術の問題点を説明する図である。
【符号の説明】
１ 位相比較器
２ ループフィルタ
３ 電圧制御手段
４ 電圧制御発振器
５ 断検出回路
６ Ａ／Ｄコンバータ
７ Ｄ／Ａコンバータ
８ 演算部
９ 切り替え回路
１０ 電圧制御手段
１１ 演算部
１２ アナログメモリ
１３ 切り替え回路
９０ 電圧制御手段
９１ 演算部
１６０ 電圧制御手段
１６１ 演算部
【発明の属する技術分野】
本発明は位相同期方法及び位相同期回路に関し、特に外部から入力するリファレンスクロックの位相に同期した出力クロックを出力する位相同期方法及び位相同期回路に関する。
【０００２】
【従来の技術】
従来、この種の位相同期回路は、たとえば特許文献１に開示されているように、自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づいて変化させた制御用の電圧に応じて出力クロックを出力してリファレンスクロックにこの出力クロックの位相を同期させるために用いられている。
【０００３】
この従来の位相同期回路は、図１７に示すように、外部からのリファレンスクロック（ｆｉ）と電圧制御発振器４より出力される出力クロック（ｆｏ）との位相差を比較し位相差信号（ＰＤ）を出力する位相比較器１と、位相差信号を入力しアナログ電圧（Ｖｃａ）を出力するループフィルタ２と、ループフィルタ２からのアナログ電圧の電圧値を記憶しこの電圧値の電圧（Ｖｃｍ）を出力するアナログメモリ１２と、ループフィルタ２からのアナログ電圧（Ｖｃａ）とアナログメモリ１２からの電圧（Ｖｃｍ）とを受け、リファレンスクロックの入力があるときにはループフィルタ２からのアナログ電圧（Ｖｃａ）を制御電圧（Ｖｃ）として出力し、リファレンスクロックの入力が断になったときにアナログメモリ１２からの電圧（Ｖｃｍ）を制御電圧（Ｖｃ）として出力する切替え回路と、切替え回路が出力した制御電圧（Ｖｃ）を入力しその電圧値に対応する周波数の出力クロック（ｆｏ）を出力する電圧制御発振器４とにより構成する。
【０００４】
この従来の位相同期回路は、位相比較器１からループフィルタ２を通して得られる電圧（Ｖｃａ）をアナログメモリ１２に記憶しておき、リファレンスクロックの入力が断になったときに、切り替え回路１３が電圧制御発振器４へ出力する制御電圧（Ｖｃ）をループフィルタ２を通して得られる電圧（Ｖｃａ）からアナログメモリ１２に記憶した電圧（Ｖｃｍ）に切り替え、リファレンスクロックの入力が断になったときから、リファレンスクロックの入力が断になる直前にアナログメモリ１２に記憶した電圧（Ｖｃｍ）で電圧制御発振器４を動作させ、出力クロックの周波数をリファレンスクロックの入力が断になる直前の周波数に維持するようにしている。
【０００５】
【特許文献１】
特開平０４−１０７０１１号公報（特許請求の範囲、第１図）
【０００６】
【発明が解決しようとする課題】
上述した従来の位相同期回路は、位相比較器からループフイルタを通して得られる電圧（Ｖｃａ）をアナログメモリに記憶しておき、リファレンスクロックの入力が断になったときに、切り替え回路が電圧制御発振器へ出力する電圧（Ｖｃ）をループフイルタを通して得られる電圧（Ｖｃａ）からアナログメモリに記憶した電圧（Ｖｃｍ）に切り替えて、リファレンスクロックの入力が断になったときから、電圧制御発振器の出力クロックの周波数をリファレンスクロックの入力が断になる直前の周波数に維持するようにしているため、図１８に示すように、リファレンスクロック（ｆｉ）の入力が断になったとき、リファレンスクロック（ｆｉ）と出力クロック（ｆｏ）との周波数にわずかな差があった場合（ほぼ一致している場合）、時間が経つにつれてこのｆｉとｆｏとに位相差が生じてしまうので、この位相差が生じている状態で、再びリファレンスクロック（ｆｉ）の入力が復帰すると、リファレンスクロック（ｆｉ）と出力クロック（ｆｏ）との周波数がほぼ一致しているにもかかわらず、位相比較器からｆｉとｆｏとの位相差に応じた位相差信号（ＰＤ）が出力され、電圧制御発振器は、この位相差信号（ＰＤ）に応じて出力されるループフィルタからの電圧を制御電圧Ｖｃとして入力しリファレンスクロック（ｆｉ）の周波数からかけ離れた周波数の出力クロック（ｆｏ）を出力してしまい同期の具合が悪化するという問題点がある。
【０００７】
本発明の目的はこのような従来の欠点を除去するため、リファレンスクロック（ｆｉ）の入力が断になったときにリファレンスクロック（ｆｉ）と出力クロック（ｆｏ）との周波数にわずかな差があっても、その後、時間が経過後に、再びリファレンスクロック（ｆｉ）の入力が復帰したときに、リファレンスクロック（ｆｉ）の周波数からかけ離れた周波数の出力クロック（ｆｏ）が出力されず同期の具合が悪化しない位相同期方法及び位相同期回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の位相同期方法は、出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させるようにした位相同期方法において、
外部からの前記リファレンスクロックの入力が断のときに、前記制御用の電圧を、前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた演算値を中心に振動させるようにしている。
【０００９】
また、本発明の位相同期方法は、前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた前記演算値を、前記リファレンスクロックの入力が断になるまでの前記制御用の電圧の平均値としている。
【００１０】
更に、本発明の位相同期方法は、前記制御用の電圧の変動の幅が予め定めた値より小さくなることを示す周波数の引き込み過程が終了したときに、前記変動の中心の値を前記制御用の電圧の平均値とし、その後、前記制御用の電圧がこの平均値より大又は小になった後に小又は大になる毎に、前記制御用の電圧が前記平均値より大又は小になった後に小又は大になるまでの前記制御用の電圧の平均を前記平均値に置き換えて前記平均値を更新し、この平均値を前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた前記演算値としている。
【００１１】
また、本発明の位相同期方法は、外部からの前記リファレンスクロックの入力があるときに、前記制御用の電圧の前記平均値と、振動用パラメータとを演算しておき、前記リファレンスクロックの入力が断になってから、この演算した前記制御用の電圧の前記平均値と前記振動用パラメータとを使用して、前記制御用の電圧を、前記制御用の電圧の前記平均値を中心に振動させるようにしている。
【００１２】
更に、本発明の位相同期方法は、前記制御用の電圧を、前記制御用の電圧の前記平均値を中心に収束させながら振動させるようにしている。
【００１３】
本発明の第１の位相同期回路は、自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧を出力するループフィルタと、
前記ループフィルタが出力した前記第１の制御電圧を入力し、前記リファレンスクロックの入力があるときには、この第１の制御電圧を第２の制御電圧として出力し、前記リファレンスクロックの入力が断になってからは、前記第２の制御電圧を、前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧より求めた演算値を中心に振動する波として出力する電圧制御手段と、
前記第２の制御電圧を入力しこの電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えて構成されている。
【００１４】
また、本発明の第１の位相同期回路の前記電圧制御手段は、前記リファレンスクロックの入力が断になってからは、前記第２の制御電圧を、前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧の平均値を中心に振動する波として出力するようにしている。
【００１５】
更に、本発明の第１の位相同期回路の前記電圧制御手段は、前記第１の制御電圧の変動の幅が予め定めた値より小さくなることを示す周波数の引き込み過程が終了したときに、前記変動の中心の値を前記第１の制御電圧の平均値とし、その後、前記第１の制御電圧がこの平均値より大又は小になった後に小又は大になる毎に、前記第１の制御電圧が前記平均値より大又は小になった後に小又は大になるまでの前記第１の制御電圧の平均を前記平均値に置き換えて前記平均値を更新し、この平均値を前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧より求めた前記演算値としている。
【００１６】
また、本発明の第１の位相同期回路の前記電圧制御手段は、前記リファレンスクロックの入力があるときに前記第１の制御電圧の前記平均値と振動用パラメータとを演算しておき、前記リファレンスクロックの入力が断になってから、この演算した前記第１の制御電圧の前記平均値と前記振動用パラメータとを使用して、前記第２の制御電圧を前記第１の制御電圧の前記平均値を中心に振動する波として出力するようにしている。
【００１７】
更に、本発明の第１の位相同期回路の前記電圧制御手段は、前記第２の制御電圧を前記第１の制御電圧の前記平均値を中心に収束させながら振動する波として出力するようにしている。
【００１８】
本発明の第２の位相同期回路は、自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧（Ｖｃａ）を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧（Ｖｃａ）を出力するループフィルタと、
前記リファレンスクロックを入力し断検出信号を出力する断検出回路と、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）を入力しこの第１の制御電圧（Ｖｃａ）を予め定めた周期で第１のデジタル制御電圧（Ｖｃａｄ）に変換し変換する毎に出力するＡ／Ｄコンバータと、
前記断検出回路が出力した前記断検出信号を受けるとともに、前記Ａ／Ｄコンバータが出力した前記第１のデジタル制御電圧（Ｖｃａｄ）を前記予め定めた周期毎に受け、前記断検出信号が前記リファレンスクロックの入力があることを示す入力状態を示すときに、第１の切り替え指示を示す切り替え信号を出力し、前記第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを前記予め定めた周期毎に演算して最新結果を格納しておき、前記断検出信号が前記リファレンスクロックの入力がないことを示す断状態を示すときから、第２の切り替え指示を示す前記切り替え信号を出力し、前記格納しておいた前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）と前記振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で出力する演算部と、
前記演算部が出力した前記第２のデジタル制御電圧（ＶＤ）を受けこの第２のデジタル制御電圧（ＶＤ）をアナログ電圧の第３の制御電圧（Ｖｃｄ）に変換するＤ／Ａコンバータと、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）と前記Ｄ／Ａコンバータが出力した前記第３の制御電圧（Ｖｃｄ）と前記演算部が出力した前記切り替え信号とを受け、前記切り替え信号が前記第１の切り替え指示を示すときに前記第１の制御電圧（Ｖｃａ）を前記第２の制御信号（Ｖｃ）として出力し、前記切り替え信号が前記第２の切り替え指示を示すときに前記第３の制御電圧（Ｖｃｄ）を前記第２の制御信号（Ｖｃ）として出力する切り替え回路と、
前記切り替え回路が出力した前記第２の制御電圧（Ｖｃ）を入力しこの第２の制御電圧（Ｖｃ）の示す電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えて構成されている。
【００１９】
本発明の第３の位相同期回路は、自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧（Ｖｃａ）を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧（Ｖｃａ）を出力するループフィルタと、
前記リファレンスクロックを入力し断検出信号を出力する断検出回路と、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）を入力しこの第１の制御電圧（Ｖｃａ）を予め定めた周期で第１のデジタル制御電圧（Ｖｃａｄ）に変換し変換する毎に出力するＡ／Ｄコンバータと、
前記断検出回路が出力した前記断検出信号を受けるとともに、前記Ａ／Ｄコンバータが出力した前記第１のデジタル制御電圧（Ｖｃａｄ）を前記予め定めた周期毎に受け、前記断検出信号が前記リファレンスクロックの入力があることを示す入力状態を示すときに、前記第１のデジタル制御電圧（Ｖｃａｄ）を前記第２のデジタル制御電圧（ＶＤ）として出力し、前記第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを前記予め定めた周期毎に演算して最新結果を格納しておき、前記断検出信号が前記リファレンスクロックの入力がないことを示す断状態を示すときから、前記格納しておいた前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）と前記振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で出力する演算部と、
前記演算部が出力した前記第２のデジタル制御電圧（ＶＤ）を受けこの第２のデジタル制御電圧（ＶＤ）をアナログ電圧の第３の制御電圧（Ｖｃｄ）に変換し前記第２の制御電圧（Ｖｃ）として出力するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータが出力した前記第２の制御電圧（Ｖｃ）を入力しこの第２の制御電圧（Ｖｃ）の示す電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えて構成されている。
【００２０】
また、本発明の第２と第３の位相同期回路の前記演算部は、前記第２のデジタル制御電圧（ＶＤ）を出力するときに、前記予め定めた周期で作成して出力する前記第２のデジタル制御電圧（ＶＤ）の各出力電圧値による外観を、前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）を中心に前記予め定めた周期より大きな周期の波として振動させて出力するようにしている。
【００２１】
更に、本発明の第２と第３の位相同期回路の前記演算部は、前記第２のデジタル制御電圧（ＶＤ）を出力するときに、前記予め定めた周期より大きな周期の波として収束させながら振動させて出力するようにしている。
【００２２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２３】
図１は、本発明の位相同期回路の第１の実施の形態を示すブロック図である。
【００２４】
図１に示す本実施の形態は、位相比較器１と、ループフィルタ２と、電圧制御手段３と、電圧制御発振器４とにより構成する。
【００２５】
位相比較器１は、外部から入力するリファレンスクロック（ｆｉ）と電圧制御発振器４より出力する出力クロック（ｆｏ）とを入力して位相を比較し位相差信号（ＰＤ）を出力する。位相差信号（ＰＤ）は、出力クロック（ｆｏ）の位相がリファレンスクロック（ｆｉ）の位相より遅れているときにはプラスの値、進んでいるときにはマイナスの値とし、また、位相が一致しているときにはハイインピーダンス状態にする。
【００２６】
ループフィルタ２は、位相差信号（ＰＤ）を入力し、この位相差信号がプラスの値のときには第１の制御電圧（Ｖｃａ）を増加させ、この位相差信号がマイナスの値のときには第１の制御電圧（Ｖｃａ）を減少させる。また、この位相差信号がハイインピーダンス状態のときには第１の制御電圧（Ｖｃａ）を保持する。
【００２７】
電圧制御手段３は、ループフィルタ２が出力した第１の制御電圧（Ｖｃａ）を入力し、リファレンスクロック（ｆｉ）の入力があるときには、この第１の制御電圧（Ｖｃａ）を第２の制御電圧（Ｖｃ）として出力し、リファレンスクロック（ｆｉ）の入力が断になってからは、第２の制御電圧（Ｖｃ）を、リファレンスクロック（ｆｉ）の入力が断になったときの第１の制御電圧（Ｖｃａ）の平均値を中心に振動する波として出力する。
【００２８】
電圧制御発振器４は、第２の制御電圧（Ｖｃ）を入力しこの電圧値に応じた周波数の出力クロック（ｆｏ）を出力する。例えば、第２の制御電圧（Ｖｃ）が高いときには高い周波数の出力クロック（ｆｏ）を出力する。第２の制御電圧（Ｖｃ）が低いときには低い周波数の出力クロック（ｆｏ）を出力する。
【００２９】
また、電圧制御手段３は、断検出回路５と、Ａ／Ｄコンバータ６と、演算部８と、Ｄ／Ａコンバータ７と、切り替え回路９とにより構成する。
【００３０】
断検出回路５は、リファレンスクロック（ｆｉ）を入力し断検出信号（ＭＯＮ）を出力する。
【００３１】
Ａ／Ｄコンバータ６は、ループフィルタ２が出力した第１の制御電圧（Ｖｃａ）を入力しこの第１の制御電圧（Ｖｃａ）を予め定めた周期で第１のデジタル制御電圧（Ｖｃａｄ）に変換し変換する毎に出力する。
【００３２】
演算部８は、断検出回路５が出力した断検出信号（ＭＯＮ）を受けるとともに、Ａ／Ｄコンバータ６が出力した第１のデジタル制御電圧（Ｖｃａｄ）を予め定めた周期毎に受け、断検出信号（ＭＯＮ）がリファレンスクロックの入力があることを示す入力状態を示すときに、第１の切り替え指示を示す切り替え信号を出力し、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを予め定めた周期毎に演算して最新結果を格納しておき、断検出信号（ＭＯＮ）がリファレンスクロック（ｆｉ）の入力がないことを示す断状態を示すときから、第２の切り替え指示を示す切り替え信号を出力し、格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を予め定めた周期で出力する。
【００３３】
Ｄ／Ａコンバータ７は、演算部８が出力した第２のデジタル制御電圧（ＶＤ）を受けこの第２のデジタル制御電圧（ＶＤ）をアナログ電圧の第３の制御電圧（Ｖｃｄ）に変換する。
【００３４】
切り替え回路９は、ループフィルタ２が出力した第１の制御電圧（Ｖｃａ）とＤ／Ａコンバータ７が出力した第３の制御電圧（Ｖｃｄ）と演算部８が出力した切り替え信号とを受け、切り替え信号が第１の切り替え指示を示すときに第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力し、切り替え信号が第２の切り替え指示を示すときに第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力する。
【００３５】
ここで、振動用パラメータとは、第２のデジタル制御電圧（ＶＤ）の変化量（ΔＶＤ），この変化量（ΔＶＤ）の変化量（ΔΔＶＤ），第２のデジタル制御電圧（ＶＤ）が第１のデジタル制御電圧（Ｖｃａｄ）の平均値より大になったときから小になるまでのΔΔＶＤの平均（ΔΔＶＤ＿Ｐ）及び第２のデジタル制御電圧（ＶＤ）が第１のデジタル制御電圧（Ｖｃａｄ）の平均値より小になったときから大になるまでのΔΔＶＤの平均（ΔΔＶＤ＿Ｍ）を含んでいる。
【００３６】
そして、演算部８は、第２のデジタル制御電圧（ＶＤ）を出力するときに、この第２のデジタル制御電圧（ＶＤ）を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）を中心に振動させるために、この振動用パラメータを使用する。すなわち、予め定めた周期で、前回出力した第２のデジタル制御電圧（ＶＤ）に格納したΔＶＤとΔΔＶＤ＿Ｐ又はΔΔＶＤ＿Ｍを加えて新たな第２のデジタル制御電圧（ＶＤ）を作成し、この作成した新たな第２のデジタル制御電圧（ＶＤ）を今回出力する。
【００３７】
次に、本実施の形態の位相同期回路の動作を図２から図８を参照して詳細に説明する。
【００３８】
図２は、第１の実施の形態での演算部の概要動作の一例を示すフローチャートである。ステップ２１で、断検出回路５からの断検出信号（ＭＯＮ）が入力状態を示す信号か断状態を示す信号か調べ、断検出信号（ＭＯＮ）が入力状態を示す信号のときはステップ２２へ進む。ステップ２２では、演算部８は第１の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力させ、ステップ２３では、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する。一方、ステップ２１で調べた結果が、断検出信号（ＭＯＮ）が断状態を示す信号のときにはステップ２４へ進む。ステップ２４では、演算部８は第２の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力させ、ステップ２５では、ステップ２３で格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を作成し出力する。以上の動作を予め定めた周期毎に行う。
【００３９】
図３は、リファレンスクロック（ｆｉ）が入力状態のときの各信号の関係を示す図であり、リファレンスクロック（ｆｉ）が入力状態のときのリファレンスクロック（ｆｉ）と出力クロック（ｆｏ）と位相差信号（ＰＤ）と第２の制御電圧（Ｖｃ）との関係を示している。
【００４０】
図４は、リファレンスクロック（ｆｉ）が断状態のときの各信号の関係を示す図であり、リファレンスクロック（ｆｉ）が断状態のときのリファレンスクロック（ｆｉ）と出力クロック（ｆｏ）と位相差信号（ＰＤ）と第２の制御電圧（Ｖｃ）との関係を示している。
【００４１】
図５は、演算部で使用する変数の定義を説明する図である。
【００４２】
図６は、リファレンスクロック（ｆｉ）が入力状態のときの演算部の動作の一例を示すフローチャートである。
【００４３】
図７は、リファレンスクロック（ｆｉ）が断状態のときの演算部の動作の一例を示すフローチャートである。
【００４４】
図８は、リファレンスクロック（ｆｉ）が断状態のときの第２のデジタル制御電圧（ＶＤ）の計算例を示す図である。
【００４５】
図１において、初めに、リファレンスクロック（ｆｉ）が入力状態のときの動作を説明する。リファレンスクロック（ｆｉ）が入力状態のときは、断検出回路５はリファレンスクロック（ｆｉ）が入力状態であることを示す断検出信号（ＭＯＮ）を演算部８に出力する。
【００４６】
演算部８はこの断検出信号（ＭＯＮ）を受け第１の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力させる（図２のステップ２１とステップ２２）。
【００４７】
制御電圧発振器が入力する第２の制御電圧（Ｖｃ）が第１の制御電圧（Ｖｃａ）に切り替わると、位相比較器１とループフィルタ２と電圧制御発振器４とのループが構成される。
【００４８】
この場合、位相比較器１は、電圧制御発振器４より出力される出力クロック（ｆｏ）と、リファレンスクロック（ｆｉ）の位相を比較し、出力クロック（ｆｏ）の位相がリファレンスクロック（ｆｉ）の位相よりも遅れている場合プラスの値の位相差信号（ＰＤ）を出力し、進んでいる場合マイナスの値の位相差信号（ＰＤ）を出力する。また、位相が一致しているときには、位相差信号（ＰＤ）をハイインピーダンス状態にする。
【００４９】
ループフィルタ２は、入力される位相差信号（ＰＤ）がプラスの値の場合第１の制御電圧（Ｖｃａ）を増加させ、マイナスの値の場合第１の制御電圧（Ｖｃａ）を減少させる。また、位相差信号（ＰＤ）がハイインピーダンス状態の場合、第１の制御電圧（Ｖｃａ）の電圧を保持する。
【００５０】
電圧制御発振器４は、入力される第２の制御電圧（Ｖｃ）の値が増加すると、出力クロック（ｆｏ）の周波数を増加させ、第２の制御電圧（Ｖｃ）の値が減少すると、出力クロック（ｆｏ）の周波数を減少させる。
【００５１】
このため、リファレンスクロック（ｆｉ）が入力状態の時は、図３に示すように、出力クロック（ｆｏ）、位相差信号（ＰＤ）、第２の制御電圧（Ｖｃ）が制御され、この結果リファレンスクロック（ｆｉ）と出力クロック（ｆｏ）の周波数が一致する。通常、第２の制御電圧（Ｖｃ）は位相が同期したときの第２の制御電圧（Ｖｃ）を中心に振動しやがて収束する。
【００５２】
このときＡ／Ｄコンバータ６は、第１の制御電圧（Ｖｃａ）の値をデジタル値に変換し第１のデジタル制御電圧（Ｖｃａｄ）として出力する。
【００５３】
演算部８は、第１のデジタル制御電圧（Ｖｃａｄ）を入力し内部にて処理し、第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する（図２のステップ２３）。
【００５４】
次に、リファレンスクロック（ｆｉ）が断状態のときの動作を説明する。
【００５５】
リファレンスクロック（ｆｉ）が断状態のときは、断検出回路５はリファレンスクロック（ｆｉ）が断状態であることを示す断検出信号（ＭＯＮ）を演算部８に出力する。
【００５６】
演算部８はこの断検出信号（ＭＯＮ）を受け第２の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力させる（図２のステップ２１とステップ２４）。
【００５７】
制御電圧発振器が入力する第２の制御電圧（Ｖｃ）が第３の制御電圧（Ｖｃｄ）に切り替わると、位相比較器１とループフィルタ２とＡ／Ｄコンバータ６と演算部８とＤ／Ａコンバータ７と電圧制御発振器４とのループが構成される。
【００５８】
演算部８は、図２のステップ２３で格納した第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）の値を作成し出力する（図２のステップ２５）。
【００５９】
Ｄ／Ａコンバータ７は、第２のデジタル制御電圧（ＶＤ）を入力しこの値に対応するアナログ電圧である第３の制御電圧（Ｖｃｄ）を出力する。これにより、電圧制御発振器４に入力される第２の制御電圧（Ｖｃ）は、演算部８にて制御される。
【００６０】
このため、リファレンスクロック（ｆｉ）が入力状態の時は、図４に示すように、出力クロック（ｆｏ）、第２の制御電圧（Ｖｃ）が制御される。
【００６１】
ここで、演算部８の詳細な動作について図５から図８を参照して説明する。
【００６２】
初めに、演算部８にて使用する変数の定義について、図５を使用して説明する。
【００６３】
Ａ／Ｄコンバータ６より入力される第１のデジタル制御電圧（Ｖｃａｄ）を一定周期（例えば、１ＭＨｚ〜０．２Ｈｚ程度であるが、この値はシステムにより異なり適宜決定する。）でサンプリングし、その平均を計算した値を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）とする。この一定周期を予め定めた周期とし、この周期で他の計算も行う。
【００６４】
ある時間にて演算部８が第２のデジタル制御電圧（ＶＤ）を設定した場合に、前回設定した第２のデジタル制御電圧（ＶＤ）をＶＤ＿ＢＡＫとする。
【００６５】
第２のデジタル制御電圧（ＶＤ）の傾き（変化量）をＶＤ＿ＢＡＫと第２のデジタル制御電圧（ＶＤ）の差で計算しΔＶＤとする。
【００６６】
ある時間にて演算部８がΔＶＤを計算した場合に、前回計算したΔＶＤをΔＶＤ＿ＢＡＫとする。
【００６７】
ΔＶＤの変化量をΔＶＤ＿ＢＡＫとΔＶＤの差で計算し、ΔΔＶＤとする。
【００６８】
第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さい場合から大きい場合になったときから、平均値（ＲＥＦＶＤ）より大きい場合から小さい場合になったときまでのΔΔＶＤの平均をΔΔＶＤ＿Ｐとする。ΔΔＶＤ＿Ｐは、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さくなったときに更新される。
【００６９】
第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きい場合から小さい場合になったときから、平均値（ＲＥＦＶＤ）より小さい場合から大きい場合になったときまでのΔΔＶＤの平均をΔΔＶＤ＿Ｍとする。ΔΔＶＤ＿Ｍは、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きくなったときに更新される。
【００７０】
ｋはリファレンスクロック（ｆｉ）が断状態のときにΔΔＶＤ＿Ｐ及びΔΔＶＤ＿Ｍを減少させる係数であり、その値は０＜ｋ＜１である。
【００７１】
Ｃｓｔは、リファレンスクロック（ｆｉ）が入力状態にあるときデクリメントする変数であり、Ｃｓｔが０になったとき、リファレンスクロック（ｆｉ）が断状態のときに演算部８にて第２のデジタル制御電圧（ＶＤ）の制御を行い、０ではない場合第２のデジタル制御電圧（ＶＤ）の制御を行わない。これは、リファレンスクロック（ｆｉ）が入力されている時間が短い場合に誤制御を行わないようにするためである。
【００７２】
次に、リファレンスクロック（ｆｉ）が入力状態のときの演算部８の動作（図２のステップ２３）について、図６を参照して説明する。
【００７３】
ステップ６０１では、現在の第２のデジタル制御電圧（ＶＤ）をＶＤ＿ＢＡＫとし、ΔＶＤをΔＶＤ＿ＢＡＫとする。
【００７４】
ステップ６０２では、Ａ／Ｄコンバータ６より入力される第１のデジタル制御電圧（Ｖｃａｄ）を読み取り第２のデジタル制御電圧（ＶＤ）とする。
【００７５】
ステップ６０３では、第２のデジタル制御電圧（ＶＤ）の平均値（ＲＥＦＶＤ）を算出（ＶＤを積算し、積算回数で割る）する。
【００７６】
ステップ６０４では、第２のデジタル制御電圧（ＶＤ）の傾きを算出（ＶＤ＿ＢＡＫ−ＶＤ）しΔＶＤとする。
【００７７】
ステップ６０５では、ΔＶＤの変化量を計算（ΔＶＤ＿ＢＡＫ−ΔＶＤ）しΔΔＶＤとする。
【００７８】
ステップ６０６では、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きいか否かを判断する。
【００７９】
ステップ６０７では、ステップ６０６で行った判断にて、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）よりも大きい場合、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より小さいか否かを判断する。
【００８０】
ステップ６０８では、ステップ６０７で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも大きい場合、ΔΔＶＤを積算し終了する。
【００８１】
ステップ６０９では、ステップ６０７で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも小さい場合、ステップ６０８にて積算した値を積算回数で割ることでΔΔＶＤの平均値を計算しΔΔＶＤ＿Ｐとし、ステップ６１２へ進む。
【００８２】
ステップ６１０では、ステップ６０６で行った判断にて、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さい場合、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より大きいか否かを判断し、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも小さい場合、ステップ６０８へ進む。
【００８３】
ステップ６１１では、ステップ６１０で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも大きい場合、ステップ６０８にて積算した値を積算回数で割ることでΔΔＶＤの平均値を計算しΔΔＶＤ＿Ｍとしステップ６１２へ進む。
【００８４】
ステップ６１２では、ステップ６０８にて積算した値をクリアする。
【００８５】
ステップ６１３では、Ｃｓｔが０であるか否かを判断し、Ｃｓｔが０であるかときには、ステップ６１４で、リファレンスクロック（ｆｉ）が断状態のときの制御を許可し、終了する。
【００８６】
また、Ｃｓｔが０ないときには、ステップ６１５で、リファレンスクロック（ｆｉ）が断状態のときの制御を禁止し、ステップ６１６で、Ｃｓｔをデクリメントし終了する。
【００８７】
次に、リファレンスクロック（ｆｉ）が断状態のときの演算部８の動作（図２のステップ２５）について、図７を参照して説明する。
【００８８】
初めに、ステップ７０１で、Ｄ／Ａコンバータ７へ第２のデジタル制御電圧（ＶＤ）を出力し、
ステップ７０２で、図６のステップ６１４でリファレンスクロック（ｆｉ）が断状態のときの制御を許可されているか否かを判断し、リファレンスクロック（ｆｉ）が断状態のときの制御を許可されていないときには終了し、許可されているときには、ステップ７０３へ進む。
【００８９】
ステップ７０３では、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きいか否かを判断し、大きいと判断したときにはステップ７０４へ進み、大きくないと判断したときにはステップ７０７へ進む。
【００９０】
ステップ７０４では、ΔＶＤとΔΔＶＤ＿Ｐとを使用して第２のデジタル制御電圧（ＶＤ）を計算する。計算式は、今回のＶＤ＝前回のＶＤ＋（ΔＶＤ＋ΔΔＶＤ＿Ｐ）である。
【００９１】
ステップ７０５では、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より小さいか否かを判断し、小さいと判断したときにはステップ７０６へ進み、小さくないと判断したときには終了する。
【００９２】
ステップ７０６では、計算式ΔΔＶＤ＿Ｐ＝ΔΔＶＤ＿Ｐ×ｋにより、ΔΔＶＤ＿Ｐの値を補正し終了する。
【００９３】
ステップ７０３で、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きくないと判断したとき、ステップ７０７へ進み、ステップ７０７では、ΔＶＤとΔΔＶＤ＿Ｍとを使用して第２のデジタル制御電圧（ＶＤ）を計算する。計算式は、今回のＶＤ＝前回のＶＤ＋（ΔＶＤ＋ΔΔＶＤ＿Ｍ）である。
【００９４】
ステップ７０８では、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より大きいか否かを判断し、大きいと判断したときにはステップ７０９へ進み、大きくないと判断したときには終了する。
【００９５】
ステップ７０９では、計算式ΔΔＶＤ＿Ｍ＝ΔΔＶＤ＿Ｍ×ｋにより、ΔΔＶＤ＿Ｍの値を補正し終了する。
【００９６】
ここで、図８を参照して、リファレンスクロック（ｆｉ）が断状態のときの第２のデジタル制御電圧（ＶＤ）の計算例を示す（計算方法は図７に示すフローチャートに従って行う）。
【００９７】
図８では、リファレンスクロック（ｆｉ）が断状態になったときの、第２のデジタル制御電圧（ＶＤ）を４５５、ΔΔＶＤ＿Ｐ＝−５、ΔΔＶＤ＿Ｍ＝５、ΔＶＤ＝−２０、平均値（ＲＥＦＶＤ）＝５００とし、予め定めた周期毎の第２のデジタル制御電圧（ＶＤ）を黒丸で示している。
【００９８】
図８に示すように、予め定めた周期毎の各第２デジタル制御電圧（ＶＤ）の値による外観が、この予め定めた周期よりも大きな周期（例えば、１０倍から１００００倍程度の周期であるが、この値はシステムにより異なり適宜決定する。）で平均値（ＲＥＦＶＤ）を中心にして振動している。また、傾きの変化量の平均値であるΔΔＶＤ＿ＰとΔΔＶＤ＿Ｍを係数ｋにて補正しているため、その制御量は時間が経つにつれて小さくなる。これにより、電圧制御発振器４の第３の制御電圧（Ｖｃ）をその平均値を中心として収束させながら振動させることができ、リファレンスクロック（ｆｉ）が入力されている状態の位相同期回路の制御電圧の変化を実現できるため、リファレンスクロック（ｆｉ）が断状態のときでも、位相同期を保つための制御を持続することが可能になる。
【００９９】
図９は、本発明の位相同期回路の第２の実施の形態を示すブロック図である。
【０１００】
図９に示す第２の実施の形態は、位相比較器１と、ループフィルタ２と、電圧制御手段９０と、電圧制御発振器４とにより構成する。
【０１０１】
図１に示す第１の実施の形態とは、電圧制御手段９０の中の演算部９１のみが異なり、演算部９１以外の構成の機能は第１の実施の形態と同じである。
【０１０２】
ここでは、演算部９１の機能を説明する。
【０１０３】
演算部９１は、断検出回路５が出力した断検出信号（ＭＯＮ）を受けるとともに、Ａ／Ｄコンバータ６が出力した第１のデジタル制御電圧（Ｖｃａｄ）を予め定めた周期毎に受け、断検出信号（ＭＯＮ）がリファレンスクロックの入力があることを示す入力状態を示すときに、第１の切り替え指示を示す切り替え信号を出力し、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを予め定めた周期毎に演算しておく。
【０１０４】
このとき、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）の演算は、次のように行う。すなわち、図１０で示すように、第１のデジタル制御電圧（Ｖｃａｄ）の変動の幅が予め定めた値Ｄ（例えば、１ｍＶ程度の値。この値はシステムにより適宜変えて良い。）より小さくなることを示す周波数の引き込み過程が終了したときに、この変動の中心の値を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）とし、その後、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になる毎に、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になるまでの第１のデジタル制御電圧（Ｖｃａｄ）の平均をこの平均値（ＲＥＦＶＤ）に置き換えて平均値（ＲＥＦＶＤ）を更新する。
【０１０５】
そして、断検出信号（ＭＯＮ）がリファレンスクロック（ｆｉ）の入力がないことを示す断状態を示すときから、第２の切り替え指示を示す切り替え信号を出力し、格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を予め定めた周期で出力する。
【０１０６】
そして、演算部９１は、第２のデジタル制御電圧（ＶＤ）を出力するときに、この第２のデジタル制御電圧（ＶＤ）を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）を中心に振動させるために、この振動用パラメータを使用する。すなわち、ΔΔＶＤ＿Ｐの平均を演算してＡＶＥ＿Ｐとし、ΔΔＶＤ＿Ｍの平均を演算してＡＶＥ＿Ｍとし、予め定めた周期で、前回出力した第２のデジタル制御電圧（ＶＤ）にΔＶＤとＡＶＥ＿Ｐ又はＡＶＥ＿Ｍを加えて新たな第２のデジタル制御電圧（ＶＤ）を作成し、この作成した新たな第２のデジタル制御電圧（ＶＤ）を今回出力する。
【０１０７】
次に、第２の実施の形態の位相同期回路の動作を図２、図３、図４、図５、図１１、図１２から図１３を参照して詳細に説明する。
【０１０８】
図２は、第１の実施の形態での演算部の概要動作の一例を示すフローチャートであるとともに第２の実施の形態での演算部の概要動作の一例を示すフローチャートである。
【０１０９】
図１１は、リファレンスクロック（ｆｉ）が入力状態のときの演算部の動作の一例を示すフローチャートである。
【０１１０】
図１２は、リファレンスクロック（ｆｉ）が断状態のときの演算部の動作の一例を示すフローチャートである。
【０１１１】
図１３は、リファレンスクロック（ｆｉ）が断状態のときの第２のデジタル制御電圧（ＶＤ）の計算例を示す図である。
【０１１２】
図９において、初めに、リファレンスクロック（ｆｉ）が入力状態のときの動作を説明する。リファレンスクロック（ｆｉ）が入力状態のときは、断検出回路５はリファレンスクロック（ｆｉ）が入力状態であることを示す断検出信号（ＭＯＮ）を演算部９１に出力する。
【０１１３】
演算部９１はこの断検出信号（ＭＯＮ）を受け第１の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力させる（図２のステップ２１とステップ２２）。
【０１１４】
制御電圧発振器が入力する第２の制御電圧（Ｖｃ）が第１の制御電圧（Ｖｃａ）に切り替わると、位相比較器１とループフィルタ２と電圧制御発振器４とのループが構成される。
【０１１５】
この場合、位相比較器１は、電圧制御発振器４より出力される出力クロック（ｆｏ）と、リファレンスクロック（ｆｉ）の位相を比較し、出力クロック（ｆｏ）の位相がリファレンスクロック（ｆｉ）の位相よりも遅れている場合プラスの値の位相差信号（ＰＤ）を出力し、進んでいる場合マイナスの値の位相差信号（ＰＤ）を出力する。また、位相が一致しているときには、位相差信号（ＰＤ）をハイインピーダンス状態にする。
【０１１６】
ループフィルタ２は、入力される位相差信号（ＰＤ）がプラスの値の場合第１の制御電圧（Ｖｃａ）を増加させ、マイナスの値の場合第１の制御電圧（Ｖｃａ）を減少させる。また、位相差信号（ＰＤ）がハイインピーダンス状態の場合、第１の制御電圧（Ｖｃａ）の電圧を保持する。
【０１１７】
電圧制御発振器４は、入力される第２の制御電圧（Ｖｃ）の値が増加すると、出力クロック（ｆｏ）の周波数を増加させ、第２の制御電圧（Ｖｃ）の値が減少すると、出力クロック（ｆｏ）の周波数を減少させる。
【０１１８】
このため、リファレンスクロック（ｆｉ）が入力状態の時は、図３に示すように、出力クロック（ｆｏ）、位相差信号（ＰＤ）、第２の制御電圧（Ｖｃ）が制御され、この結果リファレンスクロック（ｆｉ）と出力クロック（ｆｏ）の周波数が一致する。通常、第２の制御電圧（Ｖｃ）は位相が同期したときの第２の制御電圧（Ｖｃ）を中心に振動しやがて収束する。
【０１１９】
このときＡ／Ｄコンバータ６は、第１の制御電圧（Ｖｃａ）の値をデジタル値に変換し第１のデジタル制御電圧（Ｖｃａｄ）として出力する。
【０１２０】
演算部９１は、第１のデジタル制御電圧（Ｖｃａｄ）を入力し内部にて処理し、第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する（図２のステップ２３）。
【０１２１】
次に、リファレンスクロック（ｆｉ）が断状態のときの動作を説明する。
【０１２２】
リファレンスクロック（ｆｉ）が断状態のときは、断検出回路５はリファレンスクロック（ｆｉ）が断状態であることを示す断検出信号（ＭＯＮ）を演算部９１に出力する。
【０１２３】
演算部９１はこの断検出信号（ＭＯＮ）を受け第２の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力させる（図２のステップ２１とステップ２４）。
【０１２４】
制御電圧発振器が入力する第２の制御電圧（Ｖｃ）が第３の制御電圧（Ｖｃｄ）に切り替わると、位相比較器１とループフィルタ２とＡ／Ｄコンバータ６と演算部９１とＤ／Ａコンバータ７と電圧制御発振器４とのループが構成される。
【０１２５】
演算部９１は、図２のステップ２３で格納した第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）の値を作成し出力する（図２のステップ２５）。
【０１２６】
Ｄ／Ａコンバータ７は、第２のデジタル制御電圧（ＶＤ）を入力しこの値に対応するアナログ電圧である第３の制御電圧（Ｖｃｄ）を出力する。これにより、電圧制御発振器４に入力される第２の制御電圧（Ｖｃ）は、演算部９１にて制御される。
【０１２７】
このため、リファレンスクロック（ｆｉ）が入力状態の時は、図４に示すように、出力クロック（ｆｏ）、第２の制御電圧（Ｖｃ）が制御される。
【０１２８】
ここで、演算部９１の詳細な動作について図５、図１１から図１３を参照して説明する。
【０１２９】
初めに、演算部９１にて使用する変数の定義について、図５を使用して説明する。
【０１３０】
Ａ／Ｄコンバータ６より入力される第１のデジタル制御電圧（Ｖｃａｄ）を一定周期（例えば、１ＭＨｚ〜０．２Ｈｚ程度であるが、この値はシステムにより異なり適宜決定する。）でサンプリングし、このサンプリング値を使用して第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）の演算を行う。すなわち、新図４で示すように、第１のデジタル制御電圧（Ｖｃａｄ）の変動の幅が予め定めた値Ｄより小さくなることを示す周波数の引き込み過程が終了したときに、この変動の中心の値を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）とし、その後、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になる毎に、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になるまでの第１のデジタル制御電圧（Ｖｃａｄ）の平均をこの平均値（ＲＥＦＶＤ）として更新する。この一定周期を予め定めた周期とし、この周期で他の計算も行う。
【０１３１】
ある時間にて演算部９１が第２のデジタル制御電圧（ＶＤ）を設定した場合に、前回設定した第２のデジタル制御電圧（ＶＤ）をＶＤ＿ＢＡＫとする。
【０１３２】
第２のデジタル制御電圧（ＶＤ）の傾き（変化量）をＶＤ＿ＢＡＫと第２のデジタル制御電圧（ＶＤ）の差で計算しΔＶＤとする。
【０１３３】
ある時間にて演算部９１がΔＶＤを計算した場合に、前回計算したΔＶＤをΔＶＤ＿ＢＡＫとする。
【０１３４】
ΔＶＤの変化量をΔＶＤ＿ＢＡＫとΔＶＤの差で計算し、ΔΔＶＤとする。
【０１３５】
第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さい場合から大きい場合になったときから、平均値（ＲＥＦＶＤ）より大きい場合から小さい場合になったときまでのΔΔＶＤの平均をΔΔＶＤ＿Ｐとする。ΔΔＶＤ＿Ｐは、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さくなったとき、平均値（ＲＥＦＶＤ）より小さくなる毎に次々と格納していく。
【０１３６】
第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きい場合から小さい場合になったときから、平均値（ＲＥＦＶＤ）より小さい場合から大きい場合になったときまでのΔΔＶＤの平均をΔΔＶＤ＿Ｍとする。ΔΔＶＤ＿Ｍは、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きくなったとき、平均値（ＲＥＦＶＤ）より大きくなる毎に次々と格納していく。
【０１３７】
Ｃｓｔは、リファレンスクロック（ｆｉ）が入力状態にあるときデクリメントする変数であり、Ｃｓｔが０になったとき、リファレンスクロック（ｆｉ）が断状態のときに演算部９１にて第２のデジタル制御電圧（ＶＤ）の制御を行い、０ではない場合第２のデジタル制御電圧（ＶＤ）の制御を行わない。これは、リファレンスクロック（ｆｉ）が入力されている時間が短い場合に誤制御を行わないようにするためである。
【０１３８】
次に、リファレンスクロック（ｆｉ）が入力状態のときの演算部９１の動作（図２のステップ２３）について、図１１を参照して説明する。
【０１３９】
ステップ１１０１では、現在の第２のデジタル制御電圧（ＶＤ）をＶＤ＿ＢＡＫとし、ΔＶＤをΔＶＤ＿ＢＡＫとする。
【０１４０】
ステップ１１０２では、Ａ／Ｄコンバータ６より入力される第１のデジタル制御電圧（Ｖｃａｄ）を読み取り第２のデジタル制御電圧（ＶＤ）とする。
【０１４１】
ステップ１１０３では、図１０で示すように、第１のデジタル制御電圧（Ｖｃａｄ）の変動の幅が予め定めた値Ｄより小さくなることを示す周波数の引き込み過程が終了したときに、この変動の中心の値を第１のデジタル制御電圧（Ｖｃａｄ）及び第２のデジタル制御電圧（ＶＤ）の平均値（ＲＥＦＶＤ）とし、その後、第１のデジタル制御電圧（Ｖｃａｄ）又は第２のデジタル制御電圧（ＶＤ）がこの平均値より大又は小になった後に小又は大になる毎に、第１のデジタル制御電圧（Ｖｃａｄ）又は第２のデジタル制御電圧（ＶＤ）がこの平均値より大又は小になった後に小又は大になるまでの第１のデジタル制御電圧（Ｖｃａｄ）及び第２のデジタル制御電圧（ＶＤ）の平均をこの平均値（ＲＥＦＶＤ）に置き換えて平均値を更新する。
【０１４２】
ステップ１１０４では、第２のデジタル制御電圧（ＶＤ）の傾きを算出（ＶＤ＿ＢＡＫ−ＶＤ）しΔＶＤとする。
【０１４３】
ステップ１１０５では、ΔＶＤの変化量を計算（ΔＶＤ＿ＢＡＫ−ΔＶＤ）しΔΔＶＤとする。
【０１４４】
ステップ１１０６では、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きいか否かを判断する。
【０１４５】
ステップ１１０７では、ステップ１１０６で行った判断にて、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）よりも大きい場合、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より小さいか否かを判断する。
【０１４６】
ステップ１１０８では、ステップ１１０７で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも大きい場合、ΔΔＶＤを積算し終了する。
【０１４７】
ステップ１１０９では、ステップ１１０７で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも小さい場合、ステップ１１０８にて積算した値を積算回数で割ることでΔΔＶＤの平均値を計算しΔΔＶＤ＿Ｐとしこれを格納し、ステップ１１１２へ進む。
【０１４８】
ステップ１１１０では、ステップ１１０６で行った判断にて、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より小さい場合、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）より大きいか否かを判断し、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも小さい場合、ステップ１１０８へ進む。
【０１４９】
ステップ１１１１では、ステップ１１１０で行った判断にて、ＶＤ＿ＢＡＫが平均値（ＲＥＦＶＤ）よりも大きい場合、ステップ１１０８にて積算した値を積算回数で割ることでΔΔＶＤの平均値を計算しΔΔＶＤ＿Ｍとしこれを格納しステップ１１１２へ進む。
【０１５０】
ステップ１１１２では、ステップ１１０８にて積算した値をクリアする。
【０１５１】
ステップ１１１３では、Ｃｓｔが０であるか否かを判断し、Ｃｓｔが０であるかときには、ステップ１１１４で、リファレンスクロック（ｆｉ）が断状態のときの制御を許可し、終了する。
【０１５２】
また、Ｃｓｔが０ないときには、ステップ１１１５で、リファレンスクロック（ｆｉ）が断状態のときの制御を禁止し、ステップ１１１６で、Ｃｓｔをデクリメントし終了する。
【０１５３】
次に、リファレンスクロック（ｆｉ）が断状態のときの演算部９１の動作（図２のステップ２５）について、図１２を参照して説明する。
【０１５４】
初めに、ステップ１２０１で、Ｄ／Ａコンバータ７へ第２のデジタル制御電圧（ＶＤ）を出力し、
ステップ１２０２で、図１１のステップ１１１４でリファレンスクロック（ｆｉ）が断状態のときの制御を許可されているか否かを判断し、リファレンスクロック（ｆｉ）が断状態のときの制御を許可されていないときには終了し、許可されているときには、ステップ１２０３へ進む。
【０１５５】
ステップ１２０３では、図１１のステップ１１０９で格納したΔΔＶＤ＿Ｐを格納時間の少ない順に予め定めた個数（Ｎ：Ｎはシステムにより適宜決めて良い）取り出してこの平均を取りＡＶＥ＿Ｐとする。同様に、図１１のステップ１１１１で格納したΔΔＶＤ＿Ｍを格納時間の少ない順に予め定めた個数（Ｍ：Ｍはシステムにより適宜決めて良い）取り出してこの平均を取りＡＶＥ＿Ｍとする。
【０１５６】
ステップ１２０４では、第２のデジタル制御電圧（ＶＤ）が平均値（ＲＥＦＶＤ）より大きいか否かを判断し、大きいと判断したときにはステップ１２０５へ進み、大きくないと判断したときにはステップ１２０７へ進む。
【０１５７】
ステップ１２０５では、ΔＶＤとＡＶＥ＿Ｐとを使用して第２のデジタル制御電圧（ＶＤ）の傾き（ΔＶＤ）を計算する。計算式は、今回のΔＶＤ＝前回のΔＶＤ＋ＡＶＥ＿Ｐである。計算後ステップ１２０６へ進む。
【０１５８】
ステップ１２０６では、ΔＶＤを使用して第２のデジタル制御電圧（ＶＤ）を計算する。計算式は、今回のＶＤ＝前回のＶＤ＋今回のΔＶＤである。計算後終了する。
【０１５９】
一方、ステップ１２０７では、ΔＶＤとＡＶＥ＿Ｍとを使用して第２のデジタル制御電圧（ＶＤ）の傾き（ΔＶＤ）を計算する。計算式は、今回のΔＶＤ＝前回のΔＶＤ＋ＡＶＥ＿Ｍである。計算後ステップ１２０６へ進む。
【０１６０】
ここで、図１３を参照して、リファレンスクロック（ｆｉ）が断状態のときの第２のデジタル制御電圧（ＶＤ）の計算例を示す（計算方法は図１２に示すフローチャートに従って行う）。
【０１６１】
図１３では、リファレンスクロック（ｆｉ）が断状態になったときの、第２のデジタル制御電圧（ＶＤ）を４５５、ＡＶＥ＿Ｐ＝−５、ＡＶＥ＿Ｍ＝５、ΔＶＤ＝−２０、平均値（ＲＥＦＶＤ）＝５００とし、予め定めた周期毎の第２のデジタル制御電圧（ＶＤ）を黒丸で示している。
【０１６２】
図１３に示すように、予め定めた周期毎の各第２デジタル制御電圧（ＶＤ）の値による外観が、この予め定めた周期よりも大きな周期（例えば、１０倍から１００００倍程度の周期であるが、この値はシステムにより異なり適宜決定する。）で平均値（ＲＥＦＶＤ）を中心にして振動している。
【０１６３】
図１４は、本発明の位相同期回路の第３の実施の形態を示すブロック図である。
【０１６４】
図１４に示す本実施の形態は、位相比較器１と、ループフィルタ２と、電圧制御手段１０と、電圧制御発振器４とにより構成し、位相比較器１，ループフィルタ２，電圧制御手段１０及び電圧制御発振器４の動作は、図１に示した本発明の位相同期回路の第１の実施の形態と同様であるが、第１の実施の形態とは、電圧制御手段１０内の構成と動作が異なる。
【０１６５】
電圧制御手段１０は、断検出回路５とＡ／Ｄコンバータ６とＤ／Ａコンバータ７とは、第１の実施の形態で示したものと同様であり、演算部１１が第１の実施の形態で示したものと異なる。
【０１６６】
演算部１１は、断検出回路５が出力した断検出信号（ＭＯＮ）を受けるとともに、Ａ／Ｄコンバータ６が出力した第１のデジタル制御電圧（Ｖｃａｄ）を予め定めた周期毎に受け、断検出信号（ＭＯＮ）がリファレンスクロックの入力があることを示す入力状態を示すときに、第１のデジタル制御電圧（Ｖｃａｄ）を第２のデジタル制御電圧（ＶＤ）として出力し、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを予め定めた周期毎に演算して最新結果を格納しておき、断検出信号（ＭＯＮ）が前記リファレンスクロックの入力がないことを示す断状態を示すときから、格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を予め定めた周期で出力する。
【０１６７】
ここで、図２に示した第１の実施の形態での演算部８の概要動作に対応させて、第３の実施の形態での演算部の概要動作の一例を示すフローチャートである図１５を参照して、第３の実施の形態での演算部１１の動作の概要を説明する。
【０１６８】
ステップ１０１は、図２のステップ２１と同様であり、断検出回路５からの断検出信号（ＭＯＮ）が入力状態を示す信号か断状態を示す信号か調べ、断検出信号（ＭＯＮ）が入力状態を示す信号のときはステップ１０２へ進み、断検出信号（ＭＯＮ）が断状態を示す信号のときにはステップ１０４へ進む。
【０１６９】
図２のステップ２２では、第１の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第１の制御電圧（Ｖｃａ）を第２の制御信号（Ｖｃ）として出力させるのに対し、図１５のステップ１０２では、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａｄ）を第２のデジタル制御電圧（ＶＤ）としてＤ／Ａコンバータ７に出力する。これにより、Ｄ／Ａコンバータ７はこの第２のデジタル制御電圧（ＶＤ）を第３の制御電圧（Ｖｃｄ）に変換しこの変換した第３の制御電圧（Ｖｃｄ）を第２の制御電圧（Ｖｃ）として電圧制御部に出力する。
【０１７０】
ステップ１０３は、図２のステップ２３と同様であり、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する。
【０１７１】
図２のステップ２４では、第２の切り替え指示を示す切り替え信号を切り替え回路９に出力し、切り替え回路９に第３の制御電圧（Ｖｃｄ）を第２の制御信号（Ｖｃ）として出力させるのに対し、図１５のステップ１０４では、Ｄ／Ａコンバータ７への出力を、Ａ／Ｄコンバータ６から入力した第１のデジタル制御電圧（Ｖｃａｄ）から演算部１１内部で計算した第２のデジタル制御電圧（ＶＤ）へ切り替える。
【０１７２】
ステップ１０５は、図２のステップ２５と同様であり、ステップ１０３で格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を作成し出力する。
【０１７３】
図１６は、本発明の位相同期回路の第４の実施の形態を示すブロック図である。
【０１７４】
図１６に示す本実施の形態は、位相比較器１と、ループフィルタ２と、電圧制御手段１６０と、電圧制御発振器４とにより構成し、位相比較器１，ループフィルタ２，電圧制御手段１６０及び電圧制御発振器４の動作は、図１４に示した本発明の位相同期回路の第３の実施の形態と同様であるが、第３の実施の形態とは、電圧制御手段１６０内の動作が異なる。
【０１７５】
電圧制御手段１６０は、断検出回路５とＡ／Ｄコンバータ６とＤ／Ａコンバータ７とは、第３の実施の形態で示したものと同様であり、演算部１６１が第３の実施の形態で示したものと異なる。
【０１７６】
演算部１６１は、断検出回路５が出力した断検出信号（ＭＯＮ）を受けるとともに、Ａ／Ｄコンバータ６が出力した第１のデジタル制御電圧（Ｖｃａｄ）を予め定めた周期毎に受け、断検出信号（ＭＯＮ）がリファレンスクロックの入力があることを示す入力状態を示すときに、第１のデジタル制御電圧（Ｖｃａｄ）を第２のデジタル制御電圧（ＶＤ）として出力し、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを予め定めた周期毎に演算して最新結果を格納しておく。
【０１７７】
このとき、第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）の演算は、次のように行う。すなわち、図１０で示すように、第１のデジタル制御電圧（Ｖｃａｄ）の変動の幅が予め定めた値Ｄより小さくなることを示す周波数の引き込み過程が終了したときに、この変動の中心の値を第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）とし、その後、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になる毎に、第１のデジタル制御電圧（Ｖｃａｄ）がこの平均値より大又は小になった後に小又は大になるまでの第１のデジタル制御電圧（Ｖｃａｄ）の平均をこの平均値（ＲＥＦＶＤ）に置き換えて平均値（ＲＥＦＶＤ）を更新する。
【０１７８】
そして、断検出信号（ＭＯＮ）が前記リファレンスクロックの入力がないことを示す断状態を示すときから、格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を予め定めた周期で出力する。
【０１７９】
ここで、第３の実施の形態での演算部の概要動作の一例を示すフローチャートであるとともに第４の実施の形態での演算部の概要動作の一例を示すフローチャートである図１５を参照して、第４の実施の形態での演算部１６１の動作の概要を説明する。
【０１８０】
ステップ１０１は、断検出回路５からの断検出信号（ＭＯＮ）が入力状態を示す信号か断状態を示す信号か調べ、断検出信号（ＭＯＮ）が入力状態を示す信号のときはステップ１０２へ進み、断検出信号（ＭＯＮ）が断状態を示す信号のときにはステップ１０４へ進む。
【０１８１】
ステップ１０２では、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａｄ）を第２のデジタル制御電圧（ＶＤ）としてＤ／Ａコンバータ７に出力する。これにより、Ｄ／Ａコンバータ７はこの第２のデジタル制御電圧（ＶＤ）を第３の制御電圧（Ｖｃｄ）に変換しこの変換した第３の制御電圧（Ｖｃｄ）を第２の制御電圧（Ｖｃ）として電圧制御部に出力する。
【０１８２】
ステップ１０３は、Ａ／Ｄコンバータ６より入力する第１のデジタル制御電圧（Ｖｃａ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを演算し格納する。
【０１８３】
ステップ１０４では、Ｄ／Ａコンバータ７への出力を、Ａ／Ｄコンバータ６から入力した第１のデジタル制御電圧（Ｖｃａｄ）から演算部１６１内部で計算した第２のデジタル制御電圧（ＶＤ）へ切り替える。
【０１８４】
ステップ１０５は、ステップ１０３で格納しておいた第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を作成し出力する。
【０１８５】
【発明の効果】
以上説明したように、本発明によれば、外部からのリファレンスクロックの入力が断のときに、出力クロックを制御する制御用の電圧を、リファレンスクロックの入力が断になるまでの制御用の電圧より求めた演算値（例えば、平均値）を中心に振動させるようにしたため、リファレンスクロックが断状態のときに、リファレンスクロックが入力されている状態での制御用の電圧の変化を実現するので、リファレンスクロックが断のときでも、位相同期を保つための制御を持続することが可能になる。このため、リファレンスクロックの入力が断になったときにリファレンスクロックと出力クロックとの周波数にわずかな差があっても、その後、時間が経過後に、再びリファレンスクロックの入力が復帰したときに、リファレンスクロックの周波数からかけ離れた周波数の出力クロックが出力されず同期の具合が悪化しない。
【０１８６】
また、本発明によれば、外部からのリファレンスクロックの入力が断のときに、制御用の電圧をある中心値（演算値）を中心に振動させるようにしたが、この振動の中心値（演算値）を、外部からのリファレンスクロックの入力があるときの制御用の電圧の変動の幅が予め定めた値Ｄより小さくなることを示す周波数の引き込み過程が終了した後からの制御用の電圧より求めたので、電圧制御発振器に入力する制御電圧の制御誤差が少なくなる。
【図面の簡単な説明】
【図１】本発明の位相同期回路の第１の実施の形態を示すブロック図である。
【図２】第１の実施の形態及び第２の実施の形態での演算部の概要動作の一例を示すフローチャートである。
【図３】リファレンスクロックが入力状態のときの各信号の関係の一例を示す図である。
【図４】リファレンスクロックが断状態のときの各信号の関係の一例を示す図である。
【図５】演算部で使用する変数の定義を説明する図である。
【図６】リファレンスクロックが入力状態のときの演算部の動作の一例を示すフローチャートである。
【図７】リファレンスクロックが断状態のときの演算部の動作の一例を示すフローチャートである。
【図８】リファレンスクロックが断状態のときの第２のデジタル制御電圧の計算例を示す図である。
【図９】本発明の位相同期回路の第２の実施の形態を示すブロック図である。
【図１０】リファレンスクロックが断状態のときの各信号の関係の一例を示す図である。
【図１１】リファレンスクロックが入力状態のときの演算部の動作の一例を示すフローチャートである。
【図１２】リファレンスクロックが断状態のときの演算部の動作の一例を示すフローチャートである。
【図１３】リファレンスクロックが断状態のときの第２のデジタル制御電圧の計算例を示す図である。
【図１４】本発明の位相同期回路の第３の実施の形態を示すブロック図である。
【図１５】第３の実施の形態及び第４の実施の形態での演算部の概要動作の一例を示すフローチャートである。
【図１６】本発明の位相同期回路の第４の実施の形態を示すブロック図である。
【図１７】従来の位相同期回路のブロック図である。
【図１８】従来の技術の問題点を説明する図である。
【符号の説明】
１ 位相比較器
２ ループフィルタ
３ 電圧制御手段
４ 電圧制御発振器
５ 断検出回路
６ Ａ／Ｄコンバータ
７ Ｄ／Ａコンバータ
８ 演算部
９ 切り替え回路
１０ 電圧制御手段
１１ 演算部
１２ アナログメモリ
１３ 切り替え回路
９０ 電圧制御手段
９１ 演算部
１６０ 電圧制御手段
１６１ 演算部
Claims (20)
- 出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させるようにした位相同期方法において、
外部からの前記リファレンスクロックの入力が断のときに、前記制御用の電圧を、前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた演算値を中心に振動させるようにしたことを特徴とする位相同期方法。 - 前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた前記演算値を、前記リファレンスクロックの入力が断になるまでの前記制御用の電圧の平均値としたことを特徴とする請求項１記載の位相同期方法。
- 前記制御用の電圧の変動の幅が予め定めた値より小さくなることを示す周波数の引き込み過程が終了したときに、前記変動の中心の値を前記制御用の電圧の平均値とし、その後、前記制御用の電圧がこの平均値より大又は小になった後に小又は大になる毎に、前記制御用の電圧が前記平均値より大又は小になった後に小又は大になるまでの前記制御用の電圧の平均を前記平均値に置き換えて前記平均値を更新し、この平均値を前記リファレンスクロックの入力が断になるまでの前記制御用の電圧より求めた前記演算値としたことを特徴とする請求項１記載の位相同期方法。
- 外部からの前記リファレンスクロックの入力があるときに、前記制御用の電圧の前記平均値と、振動用パラメータとを演算しておき、前記リファレンスクロックの入力が断になってから、この演算した前記制御用の電圧の前記平均値と前記振動用パラメータとを使用して、前記制御用の電圧を、前記制御用の電圧の前記平均値を中心に振動させるようにしたことを特徴とする請求項２又は３記載の位相同期方法。
- 前記制御用の電圧を、前記制御用の電圧の前記平均値を中心に収束させながら振動させるようにしたことを特徴とする請求項２、３又は４記載の位相同期方法。
- 自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧を出力するループフィルタと、
前記ループフィルタが出力した前記第１の制御電圧を入力し、前記リファレンスクロックの入力があるときには、この第１の制御電圧を第２の制御電圧として出力し、前記リファレンスクロックの入力が断になってからは、前記第２の制御電圧を、前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧より求めた演算値を中心に振動する波として出力する電圧制御手段と、
前記第２の制御電圧を入力しこの電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えたことを特徴とする位相同期回路。 - 前記電圧制御手段は、前記リファレンスクロックの入力が断になってからは、前記第２の制御電圧を、前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧の平均値を中心に振動する波として出力するようにしたことを特徴とする請求項６記載の位相同期回路。
- 前記電圧制御手段は、前記第１の制御電圧の変動の幅が予め定めた値より小さくなることを示す周波数の引き込み過程が終了したときに、前記変動の中心の値を前記第１の制御電圧の平均値とし、その後、前記第１の制御電圧がこの平均値より大又は小になった後に小又は大になる毎に、前記第１の制御電圧が前記平均値より大又は小になった後に小又は大になるまでの前記第１の制御電圧の平均を前記平均値に置き換えて前記平均値を更新し、この平均値を前記リファレンスクロックの入力が断になるまでの前記第１の制御電圧より求めた前記演算値としたことを特徴とする請求項６記載の位相同期回路。
- 前記電圧制御手段は、前記リファレンスクロックの入力があるときに前記第１の制御電圧の前記平均値と振動用パラメータとを演算しておき、前記リファレンスクロックの入力が断になってから、この演算した前記第１の制御電圧の前記平均値と前記振動用パラメータとを使用して、前記第２の制御電圧を前記第１の制御電圧の前記平均値を中心に振動する波として出力するようにしたことを特徴とする請求項７又は８記載の位相同期回路。
- 前記振動用パラメータとは、前記第２の制御電圧の変化量（ΔＶ），前記第２の制御電圧の前記変化量の変化の量（ΔΔＶ），前記第２の制御電圧が前記第１の制御電圧の前記平均値より大になったときから小になるまでの前記ΔΔＶの平均及び前記第２の制御電圧が前記第１の制御電圧の前記平均値より小になったときから大になるまでの前記ΔΔＶの平均を含むことを特徴とする請求項９記載の位相同期回路。
- 前記電圧制御手段は、前記第２の制御電圧を前記第１の制御電圧の前記平均値を中心に収束させながら振動する波として出力するようにしたことを特徴とする請求項７、８、９又は１０記載の位相同期回路。
- 自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧（Ｖｃａ）を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧（Ｖｃａ）を出力するループフィルタと、
前記リファレンスクロックを入力し断検出信号を出力する断検出回路と、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）を入力しこの第１の制御電圧（Ｖｃａ）を予め定めた周期で第１のデジタル制御電圧（Ｖｃａｄ）に変換し変換する毎に出力するＡ／Ｄコンバータと、
前記断検出回路が出力した前記断検出信号を受けるとともに、前記Ａ／Ｄコンバータが出力した前記第１のデジタル制御電圧（Ｖｃａｄ）を前記予め定めた周期毎に受け、前記断検出信号が前記リファレンスクロックの入力があることを示す入力状態を示すときに、第１の切り替え指示を示す切り替え信号を出力し、前記第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを前記予め定めた周期毎に演算して最新結果を格納しておき、前記断検出信号が前記リファレンスクロックの入力がないことを示す断状態を示すときから、第２の切り替え指示を示す前記切り替え信号を出力し、前記格納しておいた前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）と前記振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で出力する演算部と、
前記演算部が出力した前記第２のデジタル制御電圧（ＶＤ）を受けこの第２のデジタル制御電圧（ＶＤ）をアナログ電圧の第３の制御電圧（Ｖｃｄ）に変換するＤ／Ａコンバータと、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）と前記Ｄ／Ａコンバータが出力した前記第３の制御電圧（Ｖｃｄ）と前記演算部が出力した前記切り替え信号とを受け、前記切り替え信号が前記第１の切り替え指示を示すときに前記第１の制御電圧（Ｖｃａ）を前記第２の制御信号（Ｖｃ）として出力し、前記切り替え信号が前記第２の切り替え指示を示すときに前記第３の制御電圧（Ｖｃｄ）を前記第２の制御信号（Ｖｃ）として出力する切り替え回路と、
前記切り替え回路が出力した前記第２の制御電圧（Ｖｃ）を入力しこの第２の制御電圧（Ｖｃ）の示す電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えたことを特徴とする位相同期回路。 - 自位相同期回路が出力する出力クロックと外部から入力するリファレンスクロックとの位相を比較しこの比較結果に基づき制御用の電圧を変化させこの変化させた前記制御用の電圧に応じた前記出力クロックを出力して前記リファレンスクロックに前記出力クロックの位相を同期させる位相同期回路であって、
前記リファレンスクロックと前記出力クロックとを入力して位相を比較し位相差信号を出力する位相比較器と、
前記位相差信号を入力し予め出力していた第１の制御電圧（Ｖｃａ）を前記位相差信号に応じて処理しこの処理した前記第１の制御電圧（Ｖｃａ）を出力するループフィルタと、
前記リファレンスクロックを入力し断検出信号を出力する断検出回路と、
前記ループフィルタが出力した前記第１の制御電圧（Ｖｃａ）を入力しこの第１の制御電圧（Ｖｃａ）を予め定めた周期で第１のデジタル制御電圧（Ｖｃａｄ）に変換し変換する毎に出力するＡ／Ｄコンバータと、
前記断検出回路が出力した前記断検出信号を受けるとともに、前記Ａ／Ｄコンバータが出力した前記第１のデジタル制御電圧（Ｖｃａｄ）を前記予め定めた周期毎に受け、前記断検出信号が前記リファレンスクロックの入力があることを示す入力状態を示すときに、前記第１のデジタル制御電圧（Ｖｃａｄ）を前記第２のデジタル制御電圧（ＶＤ）として出力し、前記第１のデジタル制御電圧（Ｖｃａｄ）の平均値（ＲＥＦＶＤ）と振動用パラメータとを前記予め定めた周期毎に演算して最新結果を格納しておき、前記断検出信号が前記リファレンスクロックの入力がないことを示す断状態を示すときから、前記格納しておいた前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）と前記振動用パラメータとを使用して第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で作成しこの作成した第２のデジタル制御電圧（ＶＤ）を前記予め定めた周期で出力する演算部と、
前記演算部が出力した前記第２のデジタル制御電圧（ＶＤ）を受けこの第２のデジタル制御電圧（ＶＤ）をアナログ電圧の第３の制御電圧（Ｖｃｄ）に変換し前記第２の制御電圧（Ｖｃ）として出力するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータが出力した前記第２の制御電圧（Ｖｃ）を入力しこの第２の制御電圧（Ｖｃ）の示す電圧値に応じた周波数の前記出力クロックを出力する電圧制御発振器と、
を備えたことを特徴とする位相同期回路。 - 前記演算部は、前記第２のデジタル制御電圧（ＶＤ）を出力するときに、前記予め定めた周期で作成して出力する前記第２のデジタル制御電圧（ＶＤ）の各出力電圧値による外観を、前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）を中心に前記予め定めた周期より大きな周期の波として振動させて出力するようにしたことを特徴とする請求項１２又は１３記載の位相同期回路。
- 前記演算部は、前記第２のデジタル制御電圧（ＶＤ）を出力するときに、前記予め定めた周期より大きな周期の波として収束させながら振動させて出力するようにしたことを特徴とする請求項１４記載の位相同期回路。
- 前記振動用パラメータとは、前記第２のデジタル制御電圧（ＶＤ）の変化量（ΔＶＤ），この変化量（ΔＶＤ）の変化量（ΔΔＶＤ），前記第２のデジタル制御電圧（ＶＤ）が前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値より大になったときから小になるまでの前記ΔΔＶＤの平均（ΔΔＶＤ＿Ｐ）及び前記第２のデジタル制御電圧（ＶＤ）が前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値より小になったときから大になるまでの前記ΔΔＶＤの平均（ΔΔＶＤ＿Ｍ）を含むことを特徴とする請求項１２又は１３記載の位相同期回路。
- 前記演算部は、前記第２のデジタル制御電圧（ＶＤ）を出力するときに、この第２のデジタル制御電圧（ＶＤ）を前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）を中心に振動させるために、前記予め定めた周期で、前回出力した前記第２のデジタル制御電圧（ＶＤ）に前記格納した前記ΔＶＤと前記ΔΔＶＤ＿Ｐ又は前記ΔΔＶＤ＿Ｍを加えて新たな前記第２のデジタル制御電圧（ＶＤ）を作成し、この作成した新たな前記第２のデジタル制御電圧（ＶＤ）を今回出力するようにしたことを特徴とする請求項１６記載の位相同期回路。
- 前記振動用パラメータは、前記ΔΔＶＤ＿Ｐの平均（ＡＶＥ＿Ｐ）及び前記ΔΔＶＤ＿Ｍの平均（ＡＶＥ＿Ｍ）含むことを特徴とする請求項１６記載の位相同期回路。
- 前記演算部は、前記第２のデジタル制御電圧（ＶＤ）を出力するときに、この第２のデジタル制御電圧（ＶＤ）を前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）を中心に振動させるために、前記予め定めた周期で、前回出力した前記第２のデジタル制御電圧（ＶＤ）に前記格納した前記ΔＶＤと前記ＡＶＥ＿Ｐ又は前記ＡＶＥ＿Ｍを加えて新たな前記第２のデジタル制御電圧（ＶＤ）を作成し、この作成した新たな前記第２のデジタル制御電圧（ＶＤ）を今回出力するようにしたことを特徴とする請求項１８記載の位相同期回路。
- 前記演算部は、前記予め定めた周期で、前記ΔΔＶＤ＿Ｐと前記ΔΔＶＤ＿Ｍとに係数ｋ（０＜ｋ＜１）を掛けて新たな前記ΔΔＶＤ＿Ｐと前記ΔΔＶＤ＿Ｍとにすることにより、前記第２のデジタル制御電圧（ＶＤ）を前記第１のデジタル制御電圧（Ｖｃａｄ）の前記平均値（ＲＥＦＶＤ）を中心に収束させて振動させるようにしたことを特徴とする請求項１７又は１９記載の位相同期回路。
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| JP2003018844A JP2004088721A (ja) | 2002-06-26 | 2003-01-28 | 位相同期方法及び位相同期回路 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010193337A (ja) * | 2009-02-20 | 2010-09-02 | Furuno Electric Co Ltd | 基準信号発生装置 |
| JP2010273299A (ja) * | 2009-05-25 | 2010-12-02 | Furuno Electric Co Ltd | 基準周波数発生装置 |
-
2003
- 2003-01-28 JP JP2003018844A patent/JP2004088721A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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