JP3674850B2 - 電圧制御発振器の自走周波数の自動調整機能を有する位相ロックループ回路 - Google Patents
電圧制御発振器の自走周波数の自動調整機能を有する位相ロックループ回路 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、電圧制御発振器の自走周波数の自動調整機能を有する位相ロックループ回路に関する。
【0002】
【従来の技術】
位相比較器、ローパスフィルタ、及び電圧制御発振器(VCO)を、ループを成すように接続して構成した位相ロックループ(PLL)回路は、多くの用途に用いられている。それら用途の一例を挙げるならば、例えば液晶ディスプレイ、有機エレクトロルミネッセンス(EL)ディスプレイ、ブラズマディスプレイなどのように、ドットマトリクス状に画素が配列されたディスプレイパネルの表示駆動回路においては、外部から供給される水平同期信号や垂直同期信号を基準信号とし、その基準信号に基づいてマスタークロックを発生させるために、このようなPLL回路が用いられている。
【0003】
このようなディスプレイパネルの表示駆動回路では、マスタークロック周波数が高い精度と高い安定性とを有することが要求される。ところが、外部からPLL回路へ供給される基準信号の周波数と、そのPLL回路のVCOの自走周波数とが大きく異なると、VCOの出力信号周波数を自走周波数から大きくシフトさせないと、VCOの出力信号周波数を基準信号の周波数にロックさせることができず、そのため、VCOの出力信号周波数が不安定になりがちであり、表示駆動回路のマスタークロックに必要な条件を満たせなくなることがある。そのため、表示駆動回路のマスタークロックを発生させるPLL回路においては、そのPLL回路のVCOの自走周波数を調整することが必要とされている。
【0004】
その調整方法として、従来、表示駆動回路のマスタークロックをカウントする周波数カウンタを調整用治具として使用し、この周波数カウンタを表示駆動回路に接続してVCOの自走周波数の調整作業を行うようにしていた。しかしながらこの方法には、調整用治具を用意しなければならない上に、その調整用治具を表示駆動回路に接続するセッティングの手間を要するという問題があった。更に、表示駆動回路に調整用治具を接続するための検査端子を設けておかねばならないことがコストの点で問題となり、また、その検査端子に調整用治具が接触することによってマスタークロックの負荷が変化し、測定誤差が生じるということも問題となっていた。
【0005】
これらの問題は、PLL回路の動作中にVCOの自走周波数の自動調整が行われるように構成した、VCOの自走周波数の自動調整機能を有するPLL回路を使用すれば回避可能であり、かかる機能を有するPLL回路の一例が、例えば、特開2001−211072号公報に開示されている。同特許公報のPLL回路では、そのPLL回路の動作中に、周波数−データ変換器によって、VCOの出力信号周波数をディジタルデータに変換し、更に、DACによって、そのディジタルデータをアナログ信号に変換している。そして、位相比較器の出力をローパスフィルタで平滑化した信号にこのアナログ信号を加算したものを、周波数制御信号としてVCOへ入力することで、VCOの自走周波数の自動調整が行われるようにしている。
【0006】
【発明が解決しようとする課題】
しかしながら、上記特許公報のPLL回路では、周波数データ変換器を機能させるために、その周波数−データ変換器へ、高度の安定性を有する基準クロック信号を供給してやらねばならない。そのため、かかる基準クロック信号を発生するための回路を必要とし、しかも、その基準クロック信号の安定性が低下したならば、PLL回路の動作安定性も低下してしまうという短所があった。
【0007】
本発明はかかる事情に鑑み成されたものであり、本発明の目的は、高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、動作安定性がそのような回路の安定性によって影響されることのない、VCOの自走周波数の自動調整機能を有するPLL回路を提供することにある。
【0008】
【課題を解決するための手段】
上述の目的を達成するため、本発明にかかる位相ロックループ回路は、制御入力端子へ供給される周波数制御信号に応じた周波数のパルス信号を出力する電圧制御発振器と、前記電圧制御発振器が出力するパルス信号を受取り、その受取ったパルス信号を分周したパルス信号を出力する分周カウンタと、外部から供給される所定周波数のパルス信号である基準信号を第1入力信号として受取り、前記分周カウンタが出力するパルス信号を第2入力信号として受取り、前記第1入力信号と前記第2入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する位相比較器と、前記位相比較器の前記比較結果信号が前記所定レベルにある期間中に前記電圧制御発振器が出力するパルス信号のパルス数をカウントするカウント手段と、前記カウント手段のカウント値に基づいて、保持しているディジタルデータを更新するデータ保持/更新手段と、前記データ保持/更新手段に保持されているディジタルデータに対応したアナログ信号を出力するDACと、前記位相比較器が出力する比較結果信号を受取り、その受取った信号を平滑化した信号を出力するローパスフィルタと、前記ローパスフィルタの出力と前記DACの出力とを結合して、前記電圧制御発振器の前記制御入力端子へ供給される周波数制御信号を生成する結合器とを備え、前記データ保持/更新手段が前記ディジタルデータを更新することにより、前記電圧制御発振器の自走周波数が自動調整されるようにした位相ロックループ回路において、前記位相比較器は、前記電圧制御発振器から出力されるパルス信号の周期と比べて充分に短い周期でクロックを発生するクロック発生手段と、前記クロック発生手段が発生するクロックをアップカウントするアップカウント手段と、前記クロック発生手段が発生するクロックをダウンカウントするダウンカウント手段と、前記第1入力信号と前記第2入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する出力手段と、前記アップカウント手段、前記ダウンカウント手段、及び前記出力手段を制御する制御手段とを備え、前記位相比較器の前記制御手段は、前記第1入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段をリセットしてゼロからアップカウントを開始させるように前記アップカウント手段を制御するとともに、前記比較結果信号をノンアクティブ状態から所定の負電位レベルへ遷移させるように前記出力手段を制御し、前記第2入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段のリセット前のカウント値の1/2からダウンカウントを開始させるように前記ダウンカウント手段を制御し、前記ダウンカウント手段のカウント値がゼロになったときに、前記比較結果信号を前記所定の負電位レベルから所定の正電位レベルへ遷移させるように前記出力手段を制御し、前記第1入力信号がローレベルからハイレベルへ遷移したときに、前記比較結果信号を前記所定の正電位レベルからノンアクティブ状態へ遷移させるように前記出力手段を制御することを特徴とする。
【0009】
本発明にかかる位相ロックループ(PLL)回路では、位相比較器の比較結果信号が所定レベルにある期間中に電圧制御発振器(VCO)が出力するパルス信号のパルス数をカウントし、そのカウント値に基づいて、データ保持/更新手段がディジタルデータを更新する。また、DACがそのディジタルデータに対応したアナログ信号を発生する。このアナログ信号と、位相比較器の比較結果信号をローパスフィルタで平滑化した信号とを、結合器で加え合わせ、その加え合わせた信号をVCOの周波数制御信号とすることで、VCOの自走周波数が自動調整されるようにした。従って、高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、PLL回路の動作安定性がそのような回路の安定性によって影響されることがないことから、高い精度と高い安定性とを有するPLL回路が得られる。
【0010】
【発明の実施の形態】
以下に本発明の実施の形態について、図面を参照しつつ説明して行く。
図1は本発明に係るPLL回路を用いたディスプレイパネルの表示駆動回路を示したブロック図、図2は本発明の好適な実施の形態に係るPLL回路の構成を示したブロック図、図3は図2のPLL回路の位相比較器が出力する比較結果信号の状態変化を示した信号チャート、図4は図2のPLL回路の位相比較器の具体例を示したブロック図、図5は図2のPLL回路のマイクロコンピュータが実行するデータ更新アルゴリズムを示したフローチャート図である。
【0011】
図1において、参照符号10を付したのは、液晶ディスプレイ、有機エレクトロルミネッセンス(EL)ディスプレイ、ブラズマディスプレイなどのように、ドットマトリクス状に画素が配列された表示装置のディスプレイパネルである。ディスプレイパネル10には、表示駆動回路として、RGB駆動回路12及びタイミング信号発生回路14が接続されている。RGB駆動回路12は、外部から供給される映像信号R、G、Bに処理を施し、それら映像信号を、ディスプレイパネル10の画素を駆動するのに適した映像信号VR、VG、VBに変換する。タイミング信号発生回路14は、外部から供給される水平同期信号XHD及び垂直同期信号XVDに基づいて、ディスプレイパネル10及びRGB駆動回路12を駆動するためのタイミング信号を発生する。タイミング信号発生回路14は、以下に説明する本発明の好適な実施の形態に係るPLL回路20を含んでおり、このPLL回路20は、外部から受取る水平同期信号XHDに基づいて、ディスプレイパネル10及びRGB駆動回路12を駆動するための水平方向マスタークロックHDOを発生させている。
【0012】
図2は本発明の好適な実施の形態に係るPLL回路20の構成を示したブロック図であり、このPLL回路20は、電圧制御発振器(VCO)22と、分周カウンタ24と、位相比較器26と、ローパスフィルタ(LPF)28と、2つの信号を結合する結合器30とを含んでおり、それらによって、第1ループL1が構成されている。この第1ループL1は、VCO、位相比較器、及びLPFをループ状に接続して構成する一般的なPLL回路の基本構成に、更に分周カウンタと結合器とが加わったものであり、この第1ループL1の機能は、一般的なPLL回路のループの機能に対応したものである。
【0013】
位相比較器26へは、外部から水平同期信号XHDが供給されている。この水平同期信号XHDは、所定周波数(例えば15.734kHz)のパルス信号であり、PLL回路20をその周波数にロックさせるところの基準信号ある。VCO22は、制御入力端子22aを備えており、この制御入力端子22aへ供給される周波数制御信号に応じた周波数のパルス信号VOUTを出力する。分周カウンタ24は、VCO22が出力するパルス信号VOUTを受取り、その受取ったパルス信号を分周して、水平同期信号XHDの周波数と実質的に等しい周波数のパルス信号である水平方向マスタークロックHDOを出力する。そして、この水平方向マスタークロックHDOが、図1のディスプレイパネル10及びRGB駆動回路12へ供給される。
【0014】
位相比較器26は、パルス信号である水平同期信号(基準信号)XHDを第1入力信号として受取り、分周カウンタ24が出力するパルス信号である水平方向マスタークロックHDOを第2入力信号として受取り、それら第1入力信号XHDと第2入力信号HDOとの位相差に応じて所定レベルにある期間の長さが変化する比較結果信号RPDを出力する。この比較結果信号RPDについては、後に更に詳細に説明する。LPF28は、位相比較器26が出力する比較結果信号RPDを受取り、その受取った信号を平滑化した信号を出力する。このLPF28の出力は、結合器30へ、その一方の入力信号として供給されている。
【0015】
PLL回路20は更に、マイクロコンピュータ32と、カウンタ34と、DAC(ディジタル・アナログ・コンバータ)36とを含んでおり、それら構成要素に上述のVCO22及び結合器30が加わって、第2ループL2が構成されている。この第2ループL2は、VCOの自走周波数を自動調整する機能を果たすものである。
【0016】
マイクロコンピュータ32は、カウンタ34のカウント動作を制御する機能を果たしており、これらマイクロコンピュータ32とカウンタ34とで、位相比較器26の比較結果信号RPDが所定レベル(図示の実施の形態では負電位−E)にある期間中にVCO22が出力するパルス信号VOUTのパルス数をカウントするカウント手段が構成されている。尚、図示の実施の形態では、カウンタ34をマイクロコンピュータ32とは別の要素として構成してあるが、マイクロコンピュータ32に、カウンタ34の機能を持たせるようにしてもよい。
【0017】
マイクロコンピュータ32は更に、そのメモリ内にディジタルデータDAC_DATAを保持しており、カウンタ34から読出したカウント値に応じて、このディジタルデータDAC_DATAの値を更新する。従って、このマイクロコンピュータ32により、カウント手段のカウント値に基づいて、保持しているディジタルデータを更新するデータ保持/更新手段が構成されている。DAC36へは常に最新のディジタルデータDAC_DATAの値が供給されており、DAC36は、そのディジタルデータDAC_DATAの値に対応したアナログ信号を出力している。
【0018】
DAC36の出力は、結合器30へ、その他方の入力信号として供給されている。結合器30は、LPF28の出力とDAC36の出力とを結合して、VCO22の制御入力端子22aへ供給される周波数制御信号を生成するものであり、より詳しくは、LPF28の出力とDAC36の出力とを加算するようにして、それら出力を結合する。
【0019】
図3は位相比較器26が出力する比較結果信号RPDの状態変化を示した信号チャートである。図に示したように、位相比較器26は、出力する比較結果信号RPDが、ノンアクティブ状態(高インピーダンス状態)HiZと、所定の負電位(第1レベル)−Eと、所定の正電位(第2レベル)+Eとの、3通りの状態を取るように構成されている。また、位相比較器26は更に(a)第1入力信号XHDがハイレベル(第1レベル)からローレベル(第2レベル)へ遷移したときに、この位相比較器26の比較結果信号RPDがノンアクティブ状態HiZから負電位−Eへ遷移し、(b)第1入力信号XHDがローレベルにある間に、この位相比較器26の比較結果信号RPDが負電位−Eから正電位+Eへ遷移し、(c)第1入力信号XHDがローレベルからハイレベルへ遷移したときに、この位相比較器26の比較結果信号RPDが正電位+Eからノンアクティブ状態HiZへ遷移し、(d)第1入力信号XHDと第2入力信号HDOとの位相差に応じて、この位相比較器26の比較結果信号RPDが負電位−Eにある期間の長さAと、この位相比較器26の比較結果信号RPDが正電位+Eにある期間の長さBとが変化するように構成されている。
【0020】
LPF28は、比較結果信号RPDを平滑化した信号を出力するため、位相比較器26の比較結果信号RPDが負電位−Eにある期間の長さAが長くなり、正電位+Eにある期間の長さBが短くなるほど、LPF28の出力信号のレベルは低下する。逆に、比較結果信号RPDが負電位−Eにある期間の長さAが短くなり、正電位+Eにある期間の長さBが長くなるほど、LPF28の出力信号のレベルは上昇する。そして、それら期間の長さAとBとが等しいとき、LPF28の出力信号のレベルはニュートラルになる。
【0021】
尚、以上の説明において、第1入力信号XHDのレベルに関しては、ハイレベルを第1レベル、ローレベルを第2レベルとし、位相比較器26の比較結果信号RPDのレベルに関しては、負電位−Eを第1レベル、正電位+Eを第2レベルとして説明したが、いずれを第1レベルと見なし、いずれを第2レベルと見なしても機能上は全く変わるところはない。
【0022】
位相比較器26は、出力する比較結果信号RPDが、上に説明したように変化するものであれば、いかなる構成のものでもよく、図4にその1つの具体例を示した。図4において、位相比較器26は、VCO22の出力信号VOUTの周期と比べて充分に短い周期でクロックを発生するクロック発生回路50と、クロック発生回路50が出力するクロックをアップカウントするアップカウンタ52と、クロック発生回路50が出力するクロックをダウンカウントするダウンカウンタ54と、位相比較器26の比較結果信号RPDを発生する出力回路56と、それらアップカウンタ52、ダウンカウンタ54、及び出力回路56の動作を制御する制御回路58とで構成されており、制御回路58には、第1入力信号XHD及び第2入力信号HDOが入力している。
【0023】
制御回路58は、アップカウンタ52及びダウンカウンタ54のカウント動作を次のように制御している。先ず、第1入力信号XHDがハイレベルからローレベルへ遷移するたびに、アップカウンタ52をリセットして、クロック発生回路50から送出されるクロックのアップカウントをゼロから開始させる。また、そのリセットに際しては、リセット直前のアップカウンタ52のカウント値を2分の1にした値をダウンカウンタ54にセットする。更に、制御回路58は、第2入力信号HDOがハイレベルからローレベルへ遷移するたびに、ダウンカウンタ54の動作を開始させて、アップカウンタ52のリセットに際してセットしたカウント値からダウンカウントを開始させる。そして、制御回路58は、ダウンカウンタ54のカウント値をモニタして、そのカウント値がゼロになる時点を特定する。
【0024】
制御回路58は、出力回路56を次のように制御している。先ず、第1入力信号XHDがハイレベルからローレベルへ遷移したときに、位相比較器26の比較結果信号RPDを、ノンアクティブ状態HiZから負電位−Eへ遷移させる。また、ダウンカウンタ54のカウント値がゼロになったときに、比較結果信号RPDを負電位−Eから正電位+Eへ遷移させる。そして、第1入力信号XHDがローレベルからハイレベルへ遷移したときに、比較結果信号RPDを正電位+Eからノンアクティブ状態HiZへ遷移させる。
【0025】
以上の構成によれば、第1入力信号XHDと第2入力信号HDOとの位相差が所定の大きさのときにだけ、位相比較器26の比較結果信号RPDが負電位−Eにある期間の長さAと正電位+Eにある期間の長さBとが等しくなる。そして、それら期間の長さが等しいときには、LPF28の出力レベルはニュートラルになり、VCO22の制御入力端子22aへ供給される周波数制御信号は、DAC36の出力だけから成るようになる。従ってこのとき、PLL回路20は、基準信号XHDによって何ら影響を受けることなく動作しており、即ち、このときのVCO22の出力信号VOUTの周波数は、VCO22の自走周波数となっている。
【0026】
VCO22の自走周波数は、DAC36の出力に応じて変化し、従って、マイクロコンピュータ32のメモリに保持されているディジタルデータDAC_DATAの値に応じて変化する。また、マイクロコンピュータ32は、カウンタ34のカウンタ値に応じてディジタルデータDAC_DATAを更新する。従って、カウンタ34によってカウントされる、比較結果信号RPDが負電位−Eにある期間中にVCO22が出力するパルス信号VOUTのパルス数に応じて、VCO22の自走周波数が調整されることになる。この自走周波数の調整のためのマイクロコンピュータ32の動作について、以下に、図3の信号チャートと、図4のフローチャートとを参照して説明する。
【0027】
VCO22の自走周波数の自動調整はPLL回路20の動作中に行われるが、この自動調整は、絶え間なく実行し続ける必要はなく、適当な間隔を置いて実行するようにすればよい。また、マイクロコンピュータ32は、PLL回路20の構成要素としての機能しか果たさない専用のものとするよりも、ディスプレイパネル10を装備した表示装置の様々な機能を制御するマイクロコンピュータと兼用することが経済的である。そのため、図示の実施の形態では、マイクロコンピュータ32が、VCO22の自走周波数の自動調整を行うためのプログラムを、定期的に起動するようにしている。この自走周波数自動調整プログラムを起動した時点では、PLL回路20は既に動作しているため、VCO22の出力信号VOUTの周波数は、基準信号XHDの周波数に分周カウンタ24の分周比Rを乗じた周波数にロックしている。ただし、表示装置の電源を投入してからはじめて自走周波数自動調整プログラムが起動されたときには、VCOの自走周波数は、一般的に、基準信号XHDの周波数に分周カウンタ24の分周比Rを乗じた周波数からずれており、また、はじめて起動されたのではない場合でも、自動周波数自動調整プログラムを前回実行したときから時間が経過したことによるPLL回路の温度変化などによって、VCO22の自走周波数が、基準信号XHDの周波数に分周カウンタ24の分周比Rを乗じた周波数からずれていることがある。
【0028】
VCO22の自走周波数が、基準信号XHDの周波数に分周カウンタ24の分周比Rを乗じた周波数より高くなっているときには、LPF28の出力レベルが上がっており、そのためVCO22へ入力している周波数制御信号のレベルが上がっているために、第1入力信号XHDと第2入力信号HDOとの間の位相差の縮小が抑止されており、このとき、位相比較器26から出力されている比較結果信号RPDは、図3の(c)に示したように、負電位−Eにある期間の長さAが短く、正電位+Eにある期間の長さBが長くなっている。
【0029】
逆に、VCO22の自走周波数が、基準信号XHDの周波数に分周カウンタ24の分周比Rを乗じた周波数より低くなっているときには、LPF28の出力レベルが下がっており、そのためVCO22へ入力している周波数制御信号のレベルが下がっているために、第1入力信号XHDと第2入力信号HDOとの間の位相差の拡大が抑止されており、このとき、位相比較器26から出力されている比較結果信号RPDは、図3の(d)に示したように、負電位−Eにある期間の長さAが長く、正電位+Eにある期間の長さBが短くなっている。
【0030】
そして、VCO22の自走周波数と、基準信号XHDの周波数に分周カウンタ24の分周比Rを乗じた周波数とが等しくなっているときには、位相比較器26の比較結果信号RPDは、図3の(b)に示したように、負電位−Eにある期間の長さAと、正電位+Eにある期間の長さBとが等しくなっており、そのため、LPF28の出力レベルはニュートラルになっており、VCO22の出力信号VOUTの周波数は、自走周波数になっている。
【0031】
また、カウンタ34によってカウントされる、位相比較器26の比較結果信号RPDが負電位−Eにある期間中にVCO22が出力するパルス信号VOUTのパルス数(以下「カウント値N」という)は、位相結果信号RPDが負電位−Eにある期間の長さAに応じて変化する。このカウント値Nの評価を行うために、マイクロコンピュータ32のメモリには、比較結果信号RPDが負電位−Eにある期間の長さAと正電位+Eにある期間の長さBとが等しいときの、そのパルス数(以下「基準カウント値N0」という)の値が予め格納されている。
【0032】
マイクロコンピュータ32は、自走周波数自動調整プログラムを開始したならば、図5に示したように、先ず、タイマをセットして、ゼロから計時を開始させ(502)。続いて、そのタイマの値が所定の値を超えているか否かを判定する(504)。このタイマは、自走周波数自動調整プログラムを開始してからの経過時間を示すものであり、マイクロコンピュータ32は、このタイマの値を調べることでその経過時間をチェックして、時間切れか否かを判定する。最初にブロック502からこのブロック504へ進んで来たときには、即ち、タイマをセットした直後には、この判定結果は「NO」であり、そのため処理の流れはブロック506へ進む。
【0033】
ブロック506では、マイクロコンピュータ32は、カウンタ34を制御して位相比較器26の比較結果信号RPDが負電位−Eにある期間中にVCO22が出力するパルス信号VOUTのパルス数をカウントさせ、そのカウント値Nを読取る。
【0034】
続いてマイクロコンピュータ32は、読取ったカウント値Nを基準カウント値N0と比較する(508)。もし、それらカウント値の差(N−N0)が所定の許容範囲内にあったならば(N0−ε<N<N0+ε)、これは、VCO22の自走周波数が、望ましい周波数範囲(即ち、基準信号XHDの周波数に分周カウンタの分周比Rを乗じた周波数に十分近い周波数範囲)に調整されていることを意味しており、この場合には、マイクロコンピュータ32は自走周波数自動調整プログラムを終了する。これは正常終了である。
【0035】
一方、それらカウント値の差(N−N0)が所定の許容範囲から外れており、しかも、カウント値Nが基準カウント値N0より小さかったならば(N<N0−ε)、これは、VCO22の自走周波数が高すぎることを意味しており、このとき、位相比較器26の比較結果信号RPDは図3の(c)のようになっている。この場合には、続いてマイクロコンピュータ32は、ディジタルデータDAC_DATAの値を増大させて(510)VCO22の自走周波数を下げるようにする。
【0036】
また、それらカウント値の差(N−N0)が所定の許容範囲から外れており、しかも、カウント値Nが基準カウント値N0より大きかったならば(N>N0+ε)、これは、VCO22の自走周波数が低すぎることを意味しており、このとき、位相比較器26の比較結果信号RPDは図3の(d)のようになっている。この場合には、続いてマイクロコンピュータ32は、ディジタルデータDAC_DATAの値を減少させて(512)VCO22の自走周波数を上げるようにする。
【0037】
ただし、個別のブロック410及び412で示した以上の2つの処理はいずれも、ディジタルデータDAC_DATAの値をOで表すとき、「O=O+(N0−N)×K」で表される処理として実行され、ここでKは補正係数である。
【0038】
ブロック510と、ブロック512とのいずれからも、処理の流れはブロック504へループバックし、そこでは再び、前述のタイマの値が所定の値を超えているか否かを調べることで、時間切れか否かの判定が行われる。PLL回路20またはそれに関連する回路に何らかの不具合が発生していて、自走周波数自動調整プログラムを実行し続けていても、VCO22の自走周波数が望ましい周波数範囲に到達できない場合には、処理の流れがループしている間に、前述のタイマの値が所定の値を超え、その場合には、処理の流れはブロック504からブロック514へ分岐し、そこで異常終了を知らせるアラームを発した後に処理を終了する。このように、自走周波数自動調整プログラムを起動してから所定の時間が経過しても、VCO22の自走周波数の自動調整が完了しない場合には、この自動調整プログラムを異常終了させるようにしているため、自動調整のためのプロセスが永久ループとなってマイクロコンピュータ32のその他の機能に悪影響が及ぶという事態が防止される。また、この異常終了により不良装置の検出も同時に可能となる。
【0039】
【発明の効果】
以上の説明から明らかなように、本発明にかかる位相ロックループ(PLL)回路は、制御入力端子へ供給される周波数制御信号に応じた周波数のパルス信号を出力する電圧制御発振器と、前記電圧制御発振器が出力するパルス信号を受取り、その受取ったパルス信号を分周したパルス信号を出力する分周カウンタと、外部から供給される所定周波数のパルス信号である基準信号を第1入力信号として受取り、前記分周カウンタが出力するパルス信号を第2入力信号として受取り、前記第1入力信号と前記第2入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する位相比較器と、前記位相比較器の前記比較結果信号が前記所定レベルにある期間中に前記電圧制御発振器が出力するパルス信号のパルス数をカウントするカウント手段と、前記カウント手段のカウント値に基づいて、保持しているディジタルデータを更新するデータ保持/更新手段と、前記データ保持/更新手段に保持されているディジタルデータに対応したアナログ信号を出力するDACと、前記位相比較器が出力する比較結果信号を受取り、その受取った信号を平滑化した信号を出力するローパスフィルタと、前記ローパスフィルタの出力と前記DACの出力とを結合して、前記電圧制御発振器の前記制御入力端子へ供給される周波数制御信号を生成する結合器とを備え、前記データ保持/更新手段が前記ディジタルデータを更新することにより、前記電圧制御発振器の自走周波数が自動調整されるようにした位相ロックループ回路において、前記位相比較器は、前記電圧制御発振器から出力されるパルス信号の周期と比べて充分に短い周期でクロックを発生するクロック発生手段と、前記クロック発生手段が発生するクロックをアップカウントするアップカウント手段と、前記クロック発生手段が発生するクロックをダウンカウントするダウンカウント手段と、前記第1入力信号と前記第2入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する出力手段と、前記アップカウント手段、前記ダウンカウント手段、及び前記出力手段を制御する制御手段とを備え、前記位相比較器の前記制御手段は、前記第1入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段をリセットしてゼロからアップカウントを開始させるように前記アップカウント手段を制御するとともに、前記比較結果信号をノンアクティブ状態から所定の負電位レベルへ遷移させるように前記出力手段を制御し、前記第2入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段のリセット前のカウント値の1/2からダウンカウントを開始させるように前記ダウンカウント手段を制御し、前記ダウンカウント手段のカウント値がゼロになったときに、前記比較結果信号を前記所定の負電位レベルから所定の正電位レベルへ遷移させるように前記出力手段を制御し、前記第1入力信号がローレベルからハイレベルへ遷移したときに、前記比較結果信号を前記所定の正電位レベルからノンアクティブ状態へ遷移させるように前記出力手段を制御するものである。
【0040】
この構成によれば、位相比較器の比較結果信号が所定レベルにある期間中に電圧制御発振器が出力するパルス信号のパルス数をカウントするカウント手段のカウント値に基づいて、データ保持/更新手段がディジタルデータを更新することにより、電圧制御発振器の自走周波数が自動調整されるため、高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、PLL回路の動作安定性がそのような回路によって影響されることがないことから、高い精度と高い安定性とを有するPLL回路が得られる。
【図面の簡単な説明】
【図1】本発明に係るPLL回路を用いた表示装置の表示駆動回路を示したブロック図である。
【図2】本発明の好適な実施の形態に係るPLL回路の構成を示したブロック図である。
【図3】図2のPLL回路の位相比較器が出力する比較結果信号の状態変化を示した信号チャートである。
【図4】図2のPLL回路の位相比較器の具体例を示したブロック図である。
【図5】図2のPLL回路のマイクロコンピュータが実行するデータ更新アルゴリズムを示したフローチャート図である。
【符号の説明】
10……ディスプレイパネル、12……RGB駆動回路、14……タイミング信号発生回路、20……位相ロックループ(PLL)回路、22……電圧制御発振器(VCO)、24……分周カウンタ、26……位相比較器、28……ローパスフィルタ(LPF)、30……結合器、32……マイクロコンピュータ、34……カウンタ、36……DAC。
Claims (3)
- 制御入力端子へ供給される周波数制御信号に応じた周波数のパルス信号を出力する電圧制御発振器と、
前記電圧制御発振器が出力するパルス信号を受取り、その受取ったパルス信号を分周したパルス信号を出力する分周カウンタと、
外部から供給される所定周波数のパルス信号である基準信号を第1入力信号として受取り、前記分周カウンタが出力するパルス信号を第2入力信号として受取り、前記第1入力信号と前記第2入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する位相比較器と、
前記位相比較器の前記比較結果信号が前記所定レベルにある期間中に前記電圧制御発振器が出力するパルス信号のパルス数をカウントするカウント手段と、
前記カウント手段のカウント値に基づいて、保持しているディジタルデータを更新するデータ保持/更新手段と、
前記データ保持/更新手段に保持されているディジタルデータに対応したアナログ信号を出力するDACと、
前記位相比較器が出力する比較結果信号を受取り、その受取った信号を平滑化した信号を出力するローパスフィルタと、
前記ローパスフィルタの出力と前記DACの出力とを結合して、前記電圧制御発振器の前記制御入力端子へ供給される周波数制御信号を生成する結合器とを備え、
前記データ保持/更新手段が前記ディジタルデータを更新することにより、前記電圧制御発振器の自走周波数が自動調整されるようにした位相ロックループ回路において、
前記位相比較器は、
前記電圧制御発振器から出力されるパルス信号の周期と比べて充分に短い周期でクロックを発生するクロック発生手段と、
前記クロック発生手段が発生するクロックをアップカウントするアップカウント手段と、
前記クロック発生手段が発生するクロックをダウンカウントするダウンカウント手段と、
前記第1入力信号と前記第2入力信号との位相差に応じて所定レベルにある期間の長さが変化する比較結果信号を出力する出力手段と、
前記アップカウント手段、前記ダウンカウント手段、及び前記出力手段を制御する制御手段とを備え、
前記位相比較器の前記制御手段は、
前記第1入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段をリセットしてゼロからアップカウントを開始させるように前記アップカウント手段を制御するとともに、前記比較結果信号をノンアクティブ状態から所定の負電位レベルへ遷移させるように前記出力手段を制御し、
前記第2入力信号がハイレベルからローレベルへ遷移したときに、前記アップカウント手段のリセット前のカウント値の1/2からダウンカウントを開始させるように前記ダウンカウント手段を制御し、
前記ダウンカウント手段のカウント値がゼロになったときに、前記比較結果信号を前記所定の負電位レベルから所定の正電位レベルへ遷移させるように前記出力手段を制御し、
前記第1入力信号がローレベルからハイレベルへ遷移したときに、前記比較結果信号を前記所定の正電位レベルからノンアクティブ状態へ遷移させるように前記出力手段を制御する、
ことを特徴とする位相ロックループ回路。 - 前記データ保持/更新手段が、マイクロコンピュータで構成されており、前記カウント手段が、前記マイクロコンピュータと、前記マイクロコンピュータに制御されるカウンタとで構成されていることを特徴とする請求項1記載の位相ロックループ回路。
- 前記分周カウンタが出力するパルス信号が、表示装置の表示駆動回路のマスタークロックであることを特徴とする請求項1記載の位相ロックループ回路。
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