JP3854908B2 - デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路 - Google Patents
デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路 Download PDFInfo
- Publication number
- JP3854908B2 JP3854908B2 JP2002226139A JP2002226139A JP3854908B2 JP 3854908 B2 JP3854908 B2 JP 3854908B2 JP 2002226139 A JP2002226139 A JP 2002226139A JP 2002226139 A JP2002226139 A JP 2002226139A JP 3854908 B2 JP3854908 B2 JP 3854908B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- digital
- vco
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010355 oscillation Effects 0.000 claims description 44
- 239000013078 crystal Substances 0.000 claims description 38
- 238000006243 chemical reaction Methods 0.000 claims description 31
- 238000005070 sampling Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000007257 malfunction Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）とそのデジタルＶＣＯを用いたＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】
図４（ａ）は、従来のＶＣＯの一例を示す図である。
図４（ａ）に示すように、従来におけるＶＣＯ４０は、例えば、２つの定電流源４１と、２つのスイッチ４２と、コンデンサ４３と、コンパレータ４４と、可変基準電圧回路４５とから構成される。
【０００３】
ＶＣＯ４０において、定電流源４１の電流量は、制御電圧Ｖｉｎに基づいて可変され、スイッチ４２のＯＮ／ＯＦＦの動作は、コンパレータ４４の出力信号に基づいて制御されている。このように、制御電圧Ｖｉｎ及びコンパレータ４４の出力発振信号（以下、発振信号という）に基づいて、定電流源４１の電流量及びスイッチ４２の動作を制御することによりコンデンサ４３で充放電される電流量を可変させ、コンパレータ４４のＯＮ／ＯＦＦの動作を制御し、コンパレータ４４から出力される発振信号の周波数を可変させている。なお、可変基準電圧回路４５から出力される基準電圧は、コンパレータ４４から出力される発振信号のＨｉｇｈレベル又はＬｏｗレベルに基づいて可変され、コンパレータ４４の−端子に入力される。
【０００４】
また、図４（ｂ）に示すＶＣＯも従来のＶＣＯの一例を示す図である。
図４（ｂ）に示すＶＣＯ４６は、リングオシレータと呼ばれるもので、インバータ４７から出力される発振信号をインバータ４７の入力部に戻すことにより、所定の周波数をもつ発振信号を生成している。発振信号の周波数は、連結されるインバータ４７の個数やインバータ４７に入力されるバイアス電流に応じて所定の周波数に可変することができ、例えば、定電流源４８に入力されるバイアス電流量を増やすことによって、インバータ４７の信号切替動作時間を短くし、発振信号の周波数を高くすることができる。
【０００５】
このように、従来のＶＣＯは、入力される制御電圧Ｖｉｎ（アナログ値）に基づいて、発振信号の周波数を可変させていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のＶＣＯの出力する発振信号の周波数は、ＶＣＯを構成するトランジスタ（不図示）、コンデンサ４３、又は、抵抗（不図示）などの素子の特性に大きく依存しており、それぞれの素子の特性がばらつくと、ＶＣＯのフリーラン周波数が大きくばらついてしまうということがあった。
【０００７】
そして、上記ＶＣＯをＰＬＬ回路に適用する場合において、フリーラン周波数が大きくばらついてしまうと、そのフリーラン周波数がキャプチャレンジから外れてしまい入力信号の位相をロックすることができなくなり、ＰＬＬ回路として機能しなくなるという問題があった。
【０００８】
そこで、従来では、このようなフリーラン周波数のばらつきを抑えるために、上記ＶＣＯに、ばらつき調整回路を設けていた。
図４（ｃ）は、例えば、図４（ａ）のＶＣＯ４０に、ばらつき調整回路５０を備えた回路構成を示す図である。
【０００９】
図４（ｃ）に示すばらつき調整回路５０は、コンパレータ４４から出力される発振信号の周波数が所望の周波数になるように、ばらつき防止制御電圧Ｖｉｎｂを定電流源４１に与え、ＶＣＯを構成する素子の特性によるフリーラン周波数のばらつきを抑えている。すなわち、従来のＶＣＯは、製品出荷前に、発振信号の周波数をモニタし、そのモニタされた周波数に基づいて発振信号の周波数を制御することによって、素子の特性のばらつきを補正している。
【００１０】
しかしながら、図４（ｃ）に示すように、ばらつき調整回路５０を備え、フリーラン周波数がばらつかないように設定しても、例えば、製品出荷後、ばらつき補正時と周辺温度が異なる場所においては、素子の温度特性によるフリーラン周波数の変動が起きることがあった。すなわち、ＶＣＯにばらつき調整回路５０を備えることによって、各素子の製造ばらつきによるフリーラン周波数のばらつきを抑えることはできても、各素子の温度特性のばらつきによるフリーラン周波数のばらつきを抑えることはできなかった。
【００１１】
また、上記ばらつき調整回路５０では、電源電圧の変化によるフリーラン周波数の変動を補正することが難しかった。すなわち、例えば、製品出荷前に、ばらつき調整回路５０によってフリーラン周波数を所望な周波数に補正しても、製品出荷後、ユーザの操作によって上記ＶＣＯ４９の電源電圧が変化した場合、所望なフリーラン周波数が得られないという問題があった。
【００１２】
このように、従来のＶＣＯでは、素子の製造ばらつきによるフリーラン周波数のばらつきを抑えることはできても、温度特性の変動や電源電圧の変動によるフリーラン周波数のばらつきを抑えることができず、ＰＬＬ回路に適用した場合は、そのフリーラン周波数がキャプチャレンジから外れ入力信号の位相がロックされないということがあった。
【００１３】
そこで、本発明では、使用される素子の製造ばらつきや温度特性の変動、及び電源電圧の変動に対しても、発振信号の周波数を所望な周波数に設定することができるデジタルＶＣＯを提供することを目的とする。
また、使用される素子の製造ばらつきや温度特性の変動、及び電源電圧の変動に対しても、動作が良好なＰＬＬ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のように構成する。
すなわち、本発明のデジタルＶＣＯは、水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、与えられたアナログ信号をデジタル信号に変換する変換回路と、上記水晶発振回路で生成される信号の周波数を、上記デジタル信号に基づく分周比で分周する分周回路とを備える。
【００１５】
このように、素子の製造ばらつきや温度特性、及び電源電圧変化に依らない周波数変動の少ない水晶振動子を使用し、その水晶振動子に基づいて生成される信号から所望の周波数をもつ信号を生成することが可能なデジタルＶＣＯを構成しているので、素子の製造ばらつきや温度特性、及び電源電圧変化による出力信号の周波数変動を少なくすることが可能となる。
【００１６】
また、上記デジタルＶＣＯは、上記変換回路から出力されるデジタル信号を一定周期で取り込み、その一定周期で取り込んだデジタル信号を上記分周比として上記分周回路へ出力するサンプルホールド回路を備える構成としてもよい。
そして、上記サンプルホールド回路は、上記変換回路で用いられるサンプリング時間よりも周期が長く、ホールド時間内に上記変換回路から取り込んだデジタル信号を保持し、その保持したデジタル信号を上記分周比として上記分周回路へ出力する構成であることが望ましい。
【００１７】
これより、上記変換回路においてサンプリング時間が変化しても一定のサンプリング周期でデジタル信号を上記分周回路に出力することができるので、上記分周回路の誤動作を防止することが可能となる。
また、上記デジタルＶＣＯは、上記変換回路で発生する上記デジタル信号のオフセット誤差を補正する補正回路を備える構成としてもよい。
【００１８】
上記オフセット誤差は、例えば、上記変換回路における製造上のばらつきによって生じる誤りのあるデジタルデータと製造上のばらつきに依らない正しいデジタルデータとの誤差を示すものであって、このように、出力されるデジタル信号の値が所望な値になっていない場合（誤差がある場合）に、デジタル信号の値が所望な値となるようにデジタル信号にオフセットをかけ、上記変換回路の製造ばらつきによって生じるオフセット誤差を補正することが可能となる。
【００１９】
また、上記デジタルＶＣＯは、上記分周比の可変範囲を制限する制限回路を備える構成としてもよい。
これより、デジタルＶＣＯ出力の発振周波数の可変範囲を制限することが可能となる。
【００２０】
また、本発明のＰＬＬ回路は、ＦＭ受信機で受信された入力信号と基準信号との位相差を検出する検出回路と、上記位相差を示す信号をデジタル信号に変換する変換回路と、上記変換回路で発生する上記デジタル信号のオフセット誤差を補正する補正回路と、水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、上記水晶発振回路で生成される信号の周波数を、上記補正回路で補正されたデジタル信号に基づく上記基準信号の周波数が所望な周波数になるような分周比で分周することにより上記基準信号を生成する分周回路とを備える。
また、本発明のＰＬＬ回路は、ＦＭ受信機で受信された入力信号と基準信号との位相差を検出する検出回路と、上記位相差を示す信号をデジタル信号に変換する変換回路と、水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、上記水晶発振回路で生成される信号の周波数を、上記デジタル信号に基づく上記基準信号の周波数が所望な周波数になるような分周比で分周することにより上記基準信号を生成する分周回路と、上記分周比の可変範囲を制限する制限回路とを備える。
【００２１】
このように、周波数変動の少ない水晶振動子を使用し、その水晶振動子に基づいて生成される信号から所望の周波数をもつ信号を生成することが可能なデジタルＶＣＯをＰＬＬ回路に適用するので、そのデジタルＶＣＯのフリーラン周波数はばらつきが少なく、キャプチャレンジから外れて入力信号の位相がロックされない状態となることを防止することが可能となる。
【００２２】
また、上記ＰＬＬ回路は、上記変換回路から出力されるデジタル信号を一定周期で取り込み、その一定周期で取り込んだデジタル信号を上記分周比として上記分周回路へ出力するサンプルホールド回路を備える構成としてもよい。
これにより、上記変換回路においてサンプリング時間が変化しても一定のサンプリング周期でデジタル信号を上記分周回路に出力することができるので、上記分周回路の誤動作を防止することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
図１は、本発明の実施形態のデジタルＶＣＯの原理構成を示す図である。
図１において、デジタルＶＣＯ１０は、与えられたアナログ信号をデジタル信号に変換するＡ／Ｄコンバータ１１（請求項に記載の変換回路）と、水晶振動子を備え、ある所定の周波数をもつ信号を生成する水晶発振回路１２（請求項に記載の水晶発振回路）と、上記デジタル信号に基づいて分周比を可変させ、その分周比に基づいて水晶発振回路１２で生成された信号の周波数を分周する可変分周回路１３（請求項に記載の分周回路）とを備えて構成される。例えば、水晶発振回路１２において生成される発振信号の周波数がｆｘｏｓｃである場合、可変分周回路１３は、入力されるデジタル信号に基づいて、分周比をＮ（１以上の整数）に可変し、周波数がｆｘｏｓｃ／Ｎである発振信号を出力する。
【００２４】
上記水晶発振回路１２は、水晶振動子の性質上、製造ばらつきや温度特性、及び電源電圧変化による周波数の変動の少ない信号を生成することができる。
このように、周波数変動の少ない水晶振動子を使用し、その水晶振動子に基づいて生成される信号から所望の周波数をもつ発振信号を生成することが可能なデジタルＶＣＯを構成することによって、製造ばらつきや温度特性、及び電源電圧変化によるフリーラン周波数のばらつきを少なくすることが可能となる。なお、上記可変分周回路１３は、例えば、一般的に知られる入力信号の周波数をデジタル信号に基づいて分周するプログラマブルディバイダであって、その詳細な回路構成の図や説明は省略する。また、同様に、Ａ／Ｄコンバータ１１も一般的に知られている回路構成により実現可能であるので、その詳細な回路構成の図や説明は省略する。
【００２５】
次に、例えば、上記デジタルＶＣＯ１０を備えるＰＬＬ回路の構成を説明する。
図２は、デジタルＶＣＯ１０を備えるＰＬＬ回路の構成を示す図である。なお、図２に示すＰＬＬ回路は、ＦＭ受信機におけるＰＬＬ回路であるが、デジタルＶＣＯ１０は、ＦＭ受信機に限らず、ＡＭ受信機やオーディオ装置などにおける様々な位相ロック回路に適用可能である。
【００２６】
図２に示すＰＬＬ回路２０は、ＦＭ受信機で受信されるコンポジット信号の位相と基準信号の位相との位相差に基づく信号（位相差の電圧値を示す電圧値であって、以下、アナログ信号という）を生成する位相検波回路２１（請求項に記載の検出回路）と、ＰＬＬ回路２０の制御ループを安定させるために必要なループフィルタ２２と、デジタルＶＣＯ１０と、デジタルＶＣＯ１０から出力される基準信号の周波数（例えば、７６ｋＨｚ）を２分周する第１の分周回路２３と、更に第１の分周回路で分周された基準信号の周波数（例えば、３８ｋＨｚ）を２分周する第２の分周回路２４とを備えて構成されている。
【００２７】
図２に示すＰＬＬ回路２０は、コンポジット信号に含まれるパイロット信号（１９ｋＨｚ）に同期した基準発振信号（３８ｋＨｚ）を生成するための回路であり、この基準発振信号を２分周した信号（１９ｋＨｚ）とパイロット信号との位相差に基づいて、所望な周波数をもつ基準発振信号をデジタルＶＣＯ１０において生成する。そして、このＰＬＬ回路２０から出力された基準発振信号を、不図示のミキサなどでコンポジット信号と混合することなどで、所望の音声信号を得る。
【００２８】
このように、デジタルＶＣＯ１０をＰＬＬ回路２０に適用した場合、デジタルＶＣＯ１０のフリーラン周波数はばらつきが少なく安定するので、キャプチャレンジから外れて入力信号の位相がロックされない状態となることを防止することが可能となる。
【００２９】
次に、上記デジタルＶＣＯ１０を詳細に説明する。
図３は、上記デジタルＶＣＯ１０を詳細に説明するための図である。
図３に示すように、デジタルＶＣＯ１０は、Ａ／Ｄコンバータ１１と可変分周回路１３との間に、オフセット調整回路３０（請求項に記載の補正回路）と、ＬＡＴＣＨ回路３１（請求項に記載のサンプルホールド回路）と、変動範囲調整回路３２（請求項に記載の制限回路）とを設けている。また、第３の分周回路３３は、水晶発振回路１２から出力される発振信号の周波数をＫ（１以上の整数）分周し、そのＫ分周された信号をＡ／Ｄ変換動作のためのクロック信号としてＡ／Ｄコンバータ１１に入力している。なお、オフセット調整回路３０、ＬＡＴＣＨ回路３１、及び変動範囲調整回路３２は、一般的に知られている回路構成によって実現可能であるので、その詳細な回路構成の図や説明は省略する。
【００３０】
上記オフセット調整回路３０は、外部において予め設定される調整信号に基づいて、Ａ／Ｄコンバータ１１における製造ばらつきや温度特性によるデジタル信号のオフセット誤差を補正するための回路である。なお、上述のオフセット誤差を補正することとは、例えば、本来、Ａ／Ｄコンバータ１１から出力されるべき、デジタル信号のデータ値が「００１０１１」というデータであるはずが、Ａ／Ｄコンバータ１１の製造ばらつきや温度特性により「００１０１０」というデータが出力されるのを、マイクロコンピュータなどの外部制御回路から入力される調整信号や、一旦内部メモリに取り込まれたオフセット調整信号などによって「００１０１１」に補正（オフセット）させることである。
【００３１】
このように、オフセット調整回路３０をデジタルＶＣＯ１０に備えることによって、Ａ／Ｄコンバータ１１の製造ばらつきや温度特性によるデジタル信号のオフセット誤差を補正することができ、デジタルＶＣＯ１０の誤作動を防止することが可能となる。
【００３２】
また、上記ＬＡＴＣＨ回路３１は、オフセット調整回路３０から入力されたデータを一定周期でサンプリングし、一定周期でデータを出力するための回路である。
すなわち、Ａ／Ｄコンバータ１１のサンプリング時間よりも時間の長いサンプリング時間でデジタル信号のデータを出力するための回路である。
【００３３】
これにより、Ａ／Ｄコンバータ１１においてサンプリング時間が変化しても一定のサンプリング周期でデジタル信号を可変分周回路１３に出力することができるので、可変分周回路１３の誤動作を防止することができる。
また、上記変動範囲調整回路３２は、可変分周回路１３の分周比の変動範囲を制限するための回路である。
【００３４】
すなわち、変動範囲調整回路３２は、入力されるデジタル信号のデータ値が予め決められている下限値以下である場合、その下限値に固定して出力し、また、入力されるデジタル信号のデータ値が予め決められている上限値以上である場合、その上限値に固定して出力する。
【００３５】
このように、変動範囲調整回路３２によりデジタルＶＣＯ１０の発振周波数の変動範囲を制限することにより、大きな位相差を示すデジタル信号が可変分周回路１３に入力されることを防ぎ、ＰＬＬ回路２０の誤動作を防止することが可能となる。
【００３６】
なお、本実施形態のオフセット調整回路３０は、上述したように、製品出荷前に外部からの調整信号に基づいてＡ／Ｄコンバータ１１から出力されるデジタル信号のオフセット誤差を補正する構成であるが、オフセット調整回路３０の出力するデジタル信号と所定の基準信号とを比較してその比較結果に基づいてデジタル信号のオフセット誤差を調整するようにしてもよい。
【００３７】
【発明の効果】
本発明によれば、周波数変動の少ない水晶振動子を使用し、その水晶振動子に基づいて生成される信号から所望の周波数をもつ信号を生成することが可能なデジタルＶＣＯを構成しているので、素子の製造ばらつきや温度特性、及び電源電圧変化による出力信号の周波数変動を少なくすることが可能となる。
【００３８】
また、本発明のデジタルＶＣＯをＰＬＬ回路に適用した場合、そのデジタルＶＣＯのフリーラン周波数はばらつきが少ないので、キャプチャレンジから外れて入力信号の位相がロックされない状態となることを防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態のデジタルＶＣＯの原理構成を示す図である。
【図２】デジタルＶＣＯが備えられるＰＬＬ回路の構成を示す図である。
【図３】デジタルＶＣＯ１０を詳細に説明するための図である。
【図４】（ａ）及び（ｂ）は、従来のＶＣＯを示す図である。（ｃ）は、従来のＶＣＯに、ばらつき調整回路を備えた回路構成を示す図である。
【符号の説明】
１０ デジタルＶＣＯ
１１ Ａ／Ｄコンバータ
１２ 水晶発振回路
１３ 可変分周回路
２０ ＰＬＬ回路
２１ 位相検波回路
２２ ループフィルタ
２３ 第１の分周回路
２４ 第２の分周回路
３０ オフセット調整回路
３１ ＬＡＴＣＨ回路
３２ 変動範囲調整回路
３３ 第３の分周回路
４０ ＶＣＯ
４１ 定電流源
４２ スイッチ
４３ コンデンサ
４４ コンパレータ
４５ 可変基準電圧回路
４６ ＶＣＯ
４７ インバータ
４８ 定電流源
４９ ＶＣＯ
５０ ばらつき調整回路
【発明の属する技術分野】
本発明は、デジタルＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）とそのデジタルＶＣＯを用いたＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】
図４（ａ）は、従来のＶＣＯの一例を示す図である。
図４（ａ）に示すように、従来におけるＶＣＯ４０は、例えば、２つの定電流源４１と、２つのスイッチ４２と、コンデンサ４３と、コンパレータ４４と、可変基準電圧回路４５とから構成される。
【０００３】
ＶＣＯ４０において、定電流源４１の電流量は、制御電圧Ｖｉｎに基づいて可変され、スイッチ４２のＯＮ／ＯＦＦの動作は、コンパレータ４４の出力信号に基づいて制御されている。このように、制御電圧Ｖｉｎ及びコンパレータ４４の出力発振信号（以下、発振信号という）に基づいて、定電流源４１の電流量及びスイッチ４２の動作を制御することによりコンデンサ４３で充放電される電流量を可変させ、コンパレータ４４のＯＮ／ＯＦＦの動作を制御し、コンパレータ４４から出力される発振信号の周波数を可変させている。なお、可変基準電圧回路４５から出力される基準電圧は、コンパレータ４４から出力される発振信号のＨｉｇｈレベル又はＬｏｗレベルに基づいて可変され、コンパレータ４４の−端子に入力される。
【０００４】
また、図４（ｂ）に示すＶＣＯも従来のＶＣＯの一例を示す図である。
図４（ｂ）に示すＶＣＯ４６は、リングオシレータと呼ばれるもので、インバータ４７から出力される発振信号をインバータ４７の入力部に戻すことにより、所定の周波数をもつ発振信号を生成している。発振信号の周波数は、連結されるインバータ４７の個数やインバータ４７に入力されるバイアス電流に応じて所定の周波数に可変することができ、例えば、定電流源４８に入力されるバイアス電流量を増やすことによって、インバータ４７の信号切替動作時間を短くし、発振信号の周波数を高くすることができる。
【０００５】
このように、従来のＶＣＯは、入力される制御電圧Ｖｉｎ（アナログ値）に基づいて、発振信号の周波数を可変させていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のＶＣＯの出力する発振信号の周波数は、ＶＣＯを構成するトランジスタ（不図示）、コンデンサ４３、又は、抵抗（不図示）などの素子の特性に大きく依存しており、それぞれの素子の特性がばらつくと、ＶＣＯのフリーラン周波数が大きくばらついてしまうということがあった。
【０００７】
そして、上記ＶＣＯをＰＬＬ回路に適用する場合において、フリーラン周波数が大きくばらついてしまうと、そのフリーラン周波数がキャプチャレンジから外れてしまい入力信号の位相をロックすることができなくなり、ＰＬＬ回路として機能しなくなるという問題があった。
【０００８】
そこで、従来では、このようなフリーラン周波数のばらつきを抑えるために、上記ＶＣＯに、ばらつき調整回路を設けていた。
図４（ｃ）は、例えば、図４（ａ）のＶＣＯ４０に、ばらつき調整回路５０を備えた回路構成を示す図である。
【０００９】
図４（ｃ）に示すばらつき調整回路５０は、コンパレータ４４から出力される発振信号の周波数が所望の周波数になるように、ばらつき防止制御電圧Ｖｉｎｂを定電流源４１に与え、ＶＣＯを構成する素子の特性によるフリーラン周波数のばらつきを抑えている。すなわち、従来のＶＣＯは、製品出荷前に、発振信号の周波数をモニタし、そのモニタされた周波数に基づいて発振信号の周波数を制御することによって、素子の特性のばらつきを補正している。
【００１０】
しかしながら、図４（ｃ）に示すように、ばらつき調整回路５０を備え、フリーラン周波数がばらつかないように設定しても、例えば、製品出荷後、ばらつき補正時と周辺温度が異なる場所においては、素子の温度特性によるフリーラン周波数の変動が起きることがあった。すなわち、ＶＣＯにばらつき調整回路５０を備えることによって、各素子の製造ばらつきによるフリーラン周波数のばらつきを抑えることはできても、各素子の温度特性のばらつきによるフリーラン周波数のばらつきを抑えることはできなかった。
【００１１】
また、上記ばらつき調整回路５０では、電源電圧の変化によるフリーラン周波数の変動を補正することが難しかった。すなわち、例えば、製品出荷前に、ばらつき調整回路５０によってフリーラン周波数を所望な周波数に補正しても、製品出荷後、ユーザの操作によって上記ＶＣＯ４９の電源電圧が変化した場合、所望なフリーラン周波数が得られないという問題があった。
【００１２】
このように、従来のＶＣＯでは、素子の製造ばらつきによるフリーラン周波数のばらつきを抑えることはできても、温度特性の変動や電源電圧の変動によるフリーラン周波数のばらつきを抑えることができず、ＰＬＬ回路に適用した場合は、そのフリーラン周波数がキャプチャレンジから外れ入力信号の位相がロックされないということがあった。
【００１３】
そこで、本発明では、使用される素子の製造ばらつきや温度特性の変動、及び電源電圧の変動に対しても、発振信号の周波数を所望な周波数に設定することができるデジタルＶＣＯを提供することを目的とする。
また、使用される素子の製造ばらつきや温度特性の変動、及び電源電圧の変動に対しても、動作が良好なＰＬＬ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のように構成する。
すなわち、本発明のデジタルＶＣＯは、水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、与えられたアナログ信号をデジタル信号に変換する変換回路と、上記水晶発振回路で生成される信号の周波数を、上記デジタル信号に基づく分周比で分周する分周回路とを備える。
【００１５】
このように、素子の製造ばらつきや温度特性、及び電源電圧変化に依らない周波数変動の少ない水晶振動子を使用し、その水晶振動子に基づいて生成される信号から所望の周波数をもつ信号を生成することが可能なデジタルＶＣＯを構成しているので、素子の製造ばらつきや温度特性、及び電源電圧変化による出力信号の周波数変動を少なくすることが可能となる。
【００１６】
また、上記デジタルＶＣＯは、上記変換回路から出力されるデジタル信号を一定周期で取り込み、その一定周期で取り込んだデジタル信号を上記分周比として上記分周回路へ出力するサンプルホールド回路を備える構成としてもよい。
そして、上記サンプルホールド回路は、上記変換回路で用いられるサンプリング時間よりも周期が長く、ホールド時間内に上記変換回路から取り込んだデジタル信号を保持し、その保持したデジタル信号を上記分周比として上記分周回路へ出力する構成であることが望ましい。
【００１７】
これより、上記変換回路においてサンプリング時間が変化しても一定のサンプリング周期でデジタル信号を上記分周回路に出力することができるので、上記分周回路の誤動作を防止することが可能となる。
また、上記デジタルＶＣＯは、上記変換回路で発生する上記デジタル信号のオフセット誤差を補正する補正回路を備える構成としてもよい。
【００１８】
上記オフセット誤差は、例えば、上記変換回路における製造上のばらつきによって生じる誤りのあるデジタルデータと製造上のばらつきに依らない正しいデジタルデータとの誤差を示すものであって、このように、出力されるデジタル信号の値が所望な値になっていない場合（誤差がある場合）に、デジタル信号の値が所望な値となるようにデジタル信号にオフセットをかけ、上記変換回路の製造ばらつきによって生じるオフセット誤差を補正することが可能となる。
【００１９】
また、上記デジタルＶＣＯは、上記分周比の可変範囲を制限する制限回路を備える構成としてもよい。
これより、デジタルＶＣＯ出力の発振周波数の可変範囲を制限することが可能となる。
【００２０】
また、本発明のＰＬＬ回路は、ＦＭ受信機で受信された入力信号と基準信号との位相差を検出する検出回路と、上記位相差を示す信号をデジタル信号に変換する変換回路と、上記変換回路で発生する上記デジタル信号のオフセット誤差を補正する補正回路と、水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、上記水晶発振回路で生成される信号の周波数を、上記補正回路で補正されたデジタル信号に基づく上記基準信号の周波数が所望な周波数になるような分周比で分周することにより上記基準信号を生成する分周回路とを備える。
また、本発明のＰＬＬ回路は、ＦＭ受信機で受信された入力信号と基準信号との位相差を検出する検出回路と、上記位相差を示す信号をデジタル信号に変換する変換回路と、水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、上記水晶発振回路で生成される信号の周波数を、上記デジタル信号に基づく上記基準信号の周波数が所望な周波数になるような分周比で分周することにより上記基準信号を生成する分周回路と、上記分周比の可変範囲を制限する制限回路とを備える。
【００２１】
このように、周波数変動の少ない水晶振動子を使用し、その水晶振動子に基づいて生成される信号から所望の周波数をもつ信号を生成することが可能なデジタルＶＣＯをＰＬＬ回路に適用するので、そのデジタルＶＣＯのフリーラン周波数はばらつきが少なく、キャプチャレンジから外れて入力信号の位相がロックされない状態となることを防止することが可能となる。
【００２２】
また、上記ＰＬＬ回路は、上記変換回路から出力されるデジタル信号を一定周期で取り込み、その一定周期で取り込んだデジタル信号を上記分周比として上記分周回路へ出力するサンプルホールド回路を備える構成としてもよい。
これにより、上記変換回路においてサンプリング時間が変化しても一定のサンプリング周期でデジタル信号を上記分周回路に出力することができるので、上記分周回路の誤動作を防止することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
図１は、本発明の実施形態のデジタルＶＣＯの原理構成を示す図である。
図１において、デジタルＶＣＯ１０は、与えられたアナログ信号をデジタル信号に変換するＡ／Ｄコンバータ１１（請求項に記載の変換回路）と、水晶振動子を備え、ある所定の周波数をもつ信号を生成する水晶発振回路１２（請求項に記載の水晶発振回路）と、上記デジタル信号に基づいて分周比を可変させ、その分周比に基づいて水晶発振回路１２で生成された信号の周波数を分周する可変分周回路１３（請求項に記載の分周回路）とを備えて構成される。例えば、水晶発振回路１２において生成される発振信号の周波数がｆｘｏｓｃである場合、可変分周回路１３は、入力されるデジタル信号に基づいて、分周比をＮ（１以上の整数）に可変し、周波数がｆｘｏｓｃ／Ｎである発振信号を出力する。
【００２４】
上記水晶発振回路１２は、水晶振動子の性質上、製造ばらつきや温度特性、及び電源電圧変化による周波数の変動の少ない信号を生成することができる。
このように、周波数変動の少ない水晶振動子を使用し、その水晶振動子に基づいて生成される信号から所望の周波数をもつ発振信号を生成することが可能なデジタルＶＣＯを構成することによって、製造ばらつきや温度特性、及び電源電圧変化によるフリーラン周波数のばらつきを少なくすることが可能となる。なお、上記可変分周回路１３は、例えば、一般的に知られる入力信号の周波数をデジタル信号に基づいて分周するプログラマブルディバイダであって、その詳細な回路構成の図や説明は省略する。また、同様に、Ａ／Ｄコンバータ１１も一般的に知られている回路構成により実現可能であるので、その詳細な回路構成の図や説明は省略する。
【００２５】
次に、例えば、上記デジタルＶＣＯ１０を備えるＰＬＬ回路の構成を説明する。
図２は、デジタルＶＣＯ１０を備えるＰＬＬ回路の構成を示す図である。なお、図２に示すＰＬＬ回路は、ＦＭ受信機におけるＰＬＬ回路であるが、デジタルＶＣＯ１０は、ＦＭ受信機に限らず、ＡＭ受信機やオーディオ装置などにおける様々な位相ロック回路に適用可能である。
【００２６】
図２に示すＰＬＬ回路２０は、ＦＭ受信機で受信されるコンポジット信号の位相と基準信号の位相との位相差に基づく信号（位相差の電圧値を示す電圧値であって、以下、アナログ信号という）を生成する位相検波回路２１（請求項に記載の検出回路）と、ＰＬＬ回路２０の制御ループを安定させるために必要なループフィルタ２２と、デジタルＶＣＯ１０と、デジタルＶＣＯ１０から出力される基準信号の周波数（例えば、７６ｋＨｚ）を２分周する第１の分周回路２３と、更に第１の分周回路で分周された基準信号の周波数（例えば、３８ｋＨｚ）を２分周する第２の分周回路２４とを備えて構成されている。
【００２７】
図２に示すＰＬＬ回路２０は、コンポジット信号に含まれるパイロット信号（１９ｋＨｚ）に同期した基準発振信号（３８ｋＨｚ）を生成するための回路であり、この基準発振信号を２分周した信号（１９ｋＨｚ）とパイロット信号との位相差に基づいて、所望な周波数をもつ基準発振信号をデジタルＶＣＯ１０において生成する。そして、このＰＬＬ回路２０から出力された基準発振信号を、不図示のミキサなどでコンポジット信号と混合することなどで、所望の音声信号を得る。
【００２８】
このように、デジタルＶＣＯ１０をＰＬＬ回路２０に適用した場合、デジタルＶＣＯ１０のフリーラン周波数はばらつきが少なく安定するので、キャプチャレンジから外れて入力信号の位相がロックされない状態となることを防止することが可能となる。
【００２９】
次に、上記デジタルＶＣＯ１０を詳細に説明する。
図３は、上記デジタルＶＣＯ１０を詳細に説明するための図である。
図３に示すように、デジタルＶＣＯ１０は、Ａ／Ｄコンバータ１１と可変分周回路１３との間に、オフセット調整回路３０（請求項に記載の補正回路）と、ＬＡＴＣＨ回路３１（請求項に記載のサンプルホールド回路）と、変動範囲調整回路３２（請求項に記載の制限回路）とを設けている。また、第３の分周回路３３は、水晶発振回路１２から出力される発振信号の周波数をＫ（１以上の整数）分周し、そのＫ分周された信号をＡ／Ｄ変換動作のためのクロック信号としてＡ／Ｄコンバータ１１に入力している。なお、オフセット調整回路３０、ＬＡＴＣＨ回路３１、及び変動範囲調整回路３２は、一般的に知られている回路構成によって実現可能であるので、その詳細な回路構成の図や説明は省略する。
【００３０】
上記オフセット調整回路３０は、外部において予め設定される調整信号に基づいて、Ａ／Ｄコンバータ１１における製造ばらつきや温度特性によるデジタル信号のオフセット誤差を補正するための回路である。なお、上述のオフセット誤差を補正することとは、例えば、本来、Ａ／Ｄコンバータ１１から出力されるべき、デジタル信号のデータ値が「００１０１１」というデータであるはずが、Ａ／Ｄコンバータ１１の製造ばらつきや温度特性により「００１０１０」というデータが出力されるのを、マイクロコンピュータなどの外部制御回路から入力される調整信号や、一旦内部メモリに取り込まれたオフセット調整信号などによって「００１０１１」に補正（オフセット）させることである。
【００３１】
このように、オフセット調整回路３０をデジタルＶＣＯ１０に備えることによって、Ａ／Ｄコンバータ１１の製造ばらつきや温度特性によるデジタル信号のオフセット誤差を補正することができ、デジタルＶＣＯ１０の誤作動を防止することが可能となる。
【００３２】
また、上記ＬＡＴＣＨ回路３１は、オフセット調整回路３０から入力されたデータを一定周期でサンプリングし、一定周期でデータを出力するための回路である。
すなわち、Ａ／Ｄコンバータ１１のサンプリング時間よりも時間の長いサンプリング時間でデジタル信号のデータを出力するための回路である。
【００３３】
これにより、Ａ／Ｄコンバータ１１においてサンプリング時間が変化しても一定のサンプリング周期でデジタル信号を可変分周回路１３に出力することができるので、可変分周回路１３の誤動作を防止することができる。
また、上記変動範囲調整回路３２は、可変分周回路１３の分周比の変動範囲を制限するための回路である。
【００３４】
すなわち、変動範囲調整回路３２は、入力されるデジタル信号のデータ値が予め決められている下限値以下である場合、その下限値に固定して出力し、また、入力されるデジタル信号のデータ値が予め決められている上限値以上である場合、その上限値に固定して出力する。
【００３５】
このように、変動範囲調整回路３２によりデジタルＶＣＯ１０の発振周波数の変動範囲を制限することにより、大きな位相差を示すデジタル信号が可変分周回路１３に入力されることを防ぎ、ＰＬＬ回路２０の誤動作を防止することが可能となる。
【００３６】
なお、本実施形態のオフセット調整回路３０は、上述したように、製品出荷前に外部からの調整信号に基づいてＡ／Ｄコンバータ１１から出力されるデジタル信号のオフセット誤差を補正する構成であるが、オフセット調整回路３０の出力するデジタル信号と所定の基準信号とを比較してその比較結果に基づいてデジタル信号のオフセット誤差を調整するようにしてもよい。
【００３７】
【発明の効果】
本発明によれば、周波数変動の少ない水晶振動子を使用し、その水晶振動子に基づいて生成される信号から所望の周波数をもつ信号を生成することが可能なデジタルＶＣＯを構成しているので、素子の製造ばらつきや温度特性、及び電源電圧変化による出力信号の周波数変動を少なくすることが可能となる。
【００３８】
また、本発明のデジタルＶＣＯをＰＬＬ回路に適用した場合、そのデジタルＶＣＯのフリーラン周波数はばらつきが少ないので、キャプチャレンジから外れて入力信号の位相がロックされない状態となることを防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態のデジタルＶＣＯの原理構成を示す図である。
【図２】デジタルＶＣＯが備えられるＰＬＬ回路の構成を示す図である。
【図３】デジタルＶＣＯ１０を詳細に説明するための図である。
【図４】（ａ）及び（ｂ）は、従来のＶＣＯを示す図である。（ｃ）は、従来のＶＣＯに、ばらつき調整回路を備えた回路構成を示す図である。
【符号の説明】
１０ デジタルＶＣＯ
１１ Ａ／Ｄコンバータ
１２ 水晶発振回路
１３ 可変分周回路
２０ ＰＬＬ回路
２１ 位相検波回路
２２ ループフィルタ
２３ 第１の分周回路
２４ 第２の分周回路
３０ オフセット調整回路
３１ ＬＡＴＣＨ回路
３２ 変動範囲調整回路
３３ 第３の分周回路
４０ ＶＣＯ
４１ 定電流源
４２ スイッチ
４３ コンデンサ
４４ コンパレータ
４５ 可変基準電圧回路
４６ ＶＣＯ
４７ インバータ
４８ 定電流源
４９ ＶＣＯ
５０ ばらつき調整回路
Claims (13)
- 水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、
与えられたアナログ信号をデジタル信号に変換する変換回路と、
上記水晶発振回路で生成される信号の周波数を、上記デジタル信号に基づく分周比で分周する分周回路と、
を備えることを特徴とするデジタルＶＣＯ。 - 請求項１に記載のデジタルＶＣＯであって、
上記変換回路から出力されるデジタル信号を一定周期で取り込み、その一定周期で取り込んだデジタル信号を上記分周比として上記分周回路へ出力するサンプルホールド回路を備えることを特徴とするデジタルＶＣＯ。 - 請求項２に記載のデジタルＶＣＯであって、
上記サンプルホールド回路は、上記変換回路で用いられるサンプリング時間よりも周期が長く、ホールド時間内に上記変換回路から取り込んだデジタル信号を保持し、その保持したデジタル信号を上記分周比として上記分周回路へ出力することを特徴とするデジタルＶＣＯ。 - 請求項１に記載のデジタルＶＣＯであって、
上記変換回路で発生する上記デジタル信号のオフセット誤差を補正する補正回路を備えることを特徴とするデジタルＶＣＯ。 - 請求項１に記載のデジタルＶＣＯであって、
上記分周比の可変範囲を制限する制限回路を備えることを特徴とするデジタルＶＣＯ。 - ＦＭ受信機で受信された入力信号と基準信号との位相差を検出する検出回路と、
上記位相差を示す信号をデジタル信号に変換する変換回路と、
上記変換回路で発生する上記デジタル信号のオフセット誤差を補正する補正回路と、
水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、
上記水晶発振回路で生成される信号の周波数を、上記補正回路で補正されたデジタル信号に基づく上記基準信号の周波数が所望な周波数になるような分周比で分周することにより上記基準信号を生成する分周回路と、
を備えることを特徴とするＰＬＬ回路。 - ＦＭ受信機で受信された入力信号と基準信号との位相差を検出する検出回路と、
上記位相差を示す信号をデジタル信号に変換する変換回路と、
水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、
上記水晶発振回路で生成される信号の周波数を、上記デジタル信号に基づく上記基準信号の周波数が所望な周波数になるような分周比で分周することにより上記基準信号を生成する分周回路と、
上記分周比の可変範囲を制限する制限回路と、
を備えることを特徴とするＰＬＬ回路。 - 請求項６または請求項７に記載のＰＬＬ回路であって、
上記変換回路から出力されるデジタル信号を一定周期で取り込み、その一定周期で取り込んだデジタル信号を上記分周比として上記分周回路へ出力するサンプルホールド回路を備えることを特徴とするＰＬＬ回路。 - ＦＭ受信機で受信された入力信号と基準信号との位相差を示すアナログ信号を生成する検出回路と、
デジタルＶＣＯとを備え、
上記デジタルＶＣＯは、
水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、
上記検出回路で生成されるアナログ信号をデジタル信号に変換する変換回路と、
上記水晶発振回路で生成される信号の周波数を、上記デジタル信号に基づく分周比で分周することにより上記基準信号を生成する分周回路と、
を備えることを特徴とするＰＬＬ回路。 - ＦＭ受信機で受信された入力信号と基準信号との位相差を示すアナログ信号を生成する検出回路と、
上記アナログ信号が入力されるループフィルタと、
デジタルＶＣＯとを備え、
上記デジタルＶＣＯは、
水晶振動子を用いて所定周波数の信号を生成する水晶発振回路と、
上記ループフィルタから出力されるアナログ信号をデジタル信号に変換する変換回路と、
上記水晶発振回路で生成される信号の周波数を、上記デジタル信号に基づく分周比で分周することにより上記基準信号を生成する分周回路と、
を備えることを特徴とするＰＬＬ回路。 - 請求項９または請求項１０に記載のＰＬＬ回路であって、
上記変換回路から出力されるデジタル信号を一定周期で取り込み、その一定周期で取り込んだデジタル信号を上記分周比として上記分周回路へ出力するサンプルホールド回路を備え、
上記サンプルホールド回路のサンプリング時間は、上記変換回路で用いられるサンプリング時間よりも周期が長く、上記サンプルホールド回路は、ホールド時間内に上記変換回路から取り込んだデジタル信号を保持することを特徴とするＰＬＬ回路。 - 請求項９または請求項１０に記載のＰＬＬ回路であって、
上記変換回路で発生する上記デジタル信号のオフセット誤差を補正する補正回路を備えることを特徴とするＰＬＬ回路。 - 請求項９または請求項１０に記載のＰＬＬ回路であって、
上記変換回路と上記分周回路との間に、上記分周比の可変範囲を制限する制限回路を備えることを特徴とするＰＬＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002226139A JP3854908B2 (ja) | 2002-08-02 | 2002-08-02 | デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路 |
| US10/523,209 US20060034409A1 (en) | 2002-08-02 | 2003-07-25 | Digital vco and pll circuit using the digital vco |
| PCT/JP2003/009454 WO2004013968A1 (ja) | 2002-08-02 | 2003-07-25 | デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路 |
| CNA038186292A CN1675839A (zh) | 2002-08-02 | 2003-07-25 | 数字式vco及使用该数字式vco的pll电路 |
| TW092120933A TW200403927A (en) | 2002-08-02 | 2003-07-31 | Digital voltage controlled oscillator and phase locked loop circuit using digital voltage controlled oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002226139A JP3854908B2 (ja) | 2002-08-02 | 2002-08-02 | デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004072244A JP2004072244A (ja) | 2004-03-04 |
| JP3854908B2 true JP3854908B2 (ja) | 2006-12-06 |
Family
ID=31492178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002226139A Expired - Fee Related JP3854908B2 (ja) | 2002-08-02 | 2002-08-02 | デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20060034409A1 (ja) |
| JP (1) | JP3854908B2 (ja) |
| CN (1) | CN1675839A (ja) |
| TW (1) | TW200403927A (ja) |
| WO (1) | WO2004013968A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973608B2 (en) * | 2006-11-30 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop, semiconductor device, and wireless tag |
| JP4879783B2 (ja) * | 2007-03-09 | 2012-02-22 | パナソニック株式会社 | 自動利得制御回路 |
| DE102007034186B4 (de) * | 2007-07-23 | 2010-04-08 | Texas Instruments Deutschland Gmbh | Digital gesteuerter Oszillator |
| TW200945802A (en) * | 2008-04-30 | 2009-11-01 | Novatek Microelectronics Corp | Receiver and receiving method of FM signal |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4446446A (en) * | 1981-07-17 | 1984-05-01 | Rockwell International Corporation | Programmable frequency synthesizer primarily for use in an atomic clock |
| WO1987002490A1 (en) * | 1985-10-17 | 1987-04-23 | Ampex Corporation | Digital-based phase control system |
| JP2758782B2 (ja) * | 1992-05-22 | 1998-05-28 | 三菱電機株式会社 | 電源装置 |
| JP3366032B2 (ja) * | 1992-12-14 | 2003-01-14 | パイオニア株式会社 | キャリア同期用ｐｌｌ回路 |
| SE514770C2 (sv) * | 1999-05-25 | 2001-04-23 | Ericsson Telefon Ab L M | Förfarande och arrangemang för korrigering av offsetfel vid A/D-omvandling |
-
2002
- 2002-08-02 JP JP2002226139A patent/JP3854908B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-25 US US10/523,209 patent/US20060034409A1/en not_active Abandoned
- 2003-07-25 CN CNA038186292A patent/CN1675839A/zh active Pending
- 2003-07-25 WO PCT/JP2003/009454 patent/WO2004013968A1/ja active Application Filing
- 2003-07-31 TW TW092120933A patent/TW200403927A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US20060034409A1 (en) | 2006-02-16 |
| JP2004072244A (ja) | 2004-03-04 |
| CN1675839A (zh) | 2005-09-28 |
| TW200403927A (en) | 2004-03-01 |
| WO2004013968A1 (ja) | 2004-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8253454B2 (en) | Phase lock loop with phase interpolation by reference clock and method for the same | |
| US8085098B2 (en) | PLL circuit | |
| US8253458B2 (en) | Digital phase locked loop with reduced switching noise | |
| US7161443B2 (en) | Temperature compensated crystal oscillator | |
| US8698568B2 (en) | Automatic self-calibrated oscillation method and apparatus using the same | |
| TWI638526B (zh) | 頻率合成裝置及其方法 | |
| US7151414B2 (en) | Method and circuit for frequency synthesis using a low drift current controlled oscillator with wide output frequency range | |
| JP2011040943A (ja) | 位相ロックループ回路 | |
| JP6234545B2 (ja) | 注入同期型分周器のフリーラン周波数調整方法及びそれを用いた位相同期ループ | |
| JP3854908B2 (ja) | デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路 | |
| KR100830898B1 (ko) | 전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법 | |
| KR101364843B1 (ko) | 자동 주파수 교정회로 및 이를 포함한 주파수 합성장치 | |
| WO2001022593A1 (fr) | Boucle a phase asservie | |
| JPH1070457A (ja) | Ｐｌｌ回路 | |
| JP2007295027A (ja) | スペクトラム拡散クロックジェネレータ | |
| JP2006287484A (ja) | クロック・データリカバリ回路 | |
| JPH1065525A (ja) | Ｐｌｌ回路 | |
| US20090231003A1 (en) | Voltage controlled oscillator and pll and filter using the same | |
| JP3781725B2 (ja) | 位相同期ループ回路 | |
| CN113098508B (zh) | 锁相环 | |
| US5751196A (en) | Circuit arrangement for compensating frequency deviations of a voltage-controlled oscillator, using a second oscillator | |
| TWI502897B (zh) | 壓控振盪器及鎖相迴路 | |
| JP2002314413A (ja) | 位相同期ループ回路 | |
| JP2000078003A (ja) | Ｐｌｌ回路 | |
| JP2011085417A (ja) | 角速度センサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060731 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060905 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060911 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |