CN1675839A - 数字式vco及使用该数字式vco的pll电路 - Google Patents

数字式vco及使用该数字式vco的pll电路 Download PDF

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宫城弘
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

一种数字式VCO，包括：将所提供的模拟信号转换为数字信号的A/D转换器11；设置有晶振并生成具有某一规定频率的信号的晶振电路12；以及可根据所述数字信号调节分频比、并根据该分频比对晶振电路12生成的信号的频率进行分频的可变分频电路13。

Description

数字式VCO及使用该数字式VCO的PLL电路
技术领域
本发明涉及数字式VCO(Voltage Controlled Oscillator：压控振荡器)及使用该数字式VCO的PLL(Phase Locked Loop：锁相环)电路。
背景技术
图1A是表示现有的VCO的一例的图。
如图1A所示，现有的VCO40例如由2个恒流源41、2个开关42、电容器43、比较器44、可变参考电压电路45构成。
在VCO40中，恒流源41的电流量基于控制电压Vin来调节，开关42的通/断动作受比较器44的输出信号控制。这样，通过根据控制电压Vin和比较器44的输出振荡信号(以下称为振荡信号)来控制恒流源41的电流量和开关42的动作，即可调节电容器43充放电的电流量，从而控制比较器44的通/断动作，并调节比较器44输出的振荡信号的频率。另外，可变参考电压电路45输出的参考电压基于比较器44输出的振荡信号的高电平或低电平来调节，并输入到比较器44的一个端子。
再有，图1B所示的VCO46也是表示现有的VCO的一例的图。
图1B所示的VCO46被称为环形振荡器(ringoscillator)，它是将反相器47输出的振荡信号返回到反相器47的输入部，从而生成具有规定频率的振荡信号。振荡信号的频率可以根据所连接的反相器47的个数或输入到反相器47的偏置电流而调节为规定的频率，例如可通过增加由恒流源48输入的偏置电流量，从而缩短反相器47的信号切换动作时间，并提高振荡信号的频率。
这样，现有的VCO40或46可以基于输入的控制电压Vin(模拟值)来调节振荡信号的频率。
但是，现有的VCO40或46的输出振荡信号的频率很大程度上依赖于构成VCO40或46的晶体管(未图示)、电容器43、或者电阻(未图示)等元件的特性，如果各元件的特性存在偏差，则往往会导致VCO40或46的自激频率产生很大偏差。
而且，当PLL电路中采用上述VCO40或46时，如果自激频率偏差很大，将导致因自激频率偏离俘获范围而不能锁定输入信号的相位，从而失去PLL电路的功能的问题。
因此，为了抑制上述自激频率频率的偏差，通常在上述VCO40中设置偏差调整电路。
图1C表示例如在图1A的VCO40中设置了偏差调整电路50的VCO49的电路结构图。
图1C所示的偏差调整电路50向恒流源41提供防偏差控制电压Vinb，并抑制构成VCO49的元件的特性所引发的自激频率的偏差，从而使比较器44输出的振荡信号的频率达到希望的频率。也就是说，现有的VCO4949通过在产品出厂前检验振荡信号的频率，并基于检验到的频率来控制振荡信号的频率，由此来校正元件特性的偏差。
但是，即使如图1C所示那样设定为具有偏差调整电路50并消除了自激频率偏差，例如在产品出厂后，在与偏差校正时的环境温度不同的情形下，也往往会产生因元件的温度特性所引发的自激频率的改变。即，在图1A所示的VCO40中即使由于具有偏差调整电路50而能够抑制由各元件的制造偏差所引起的自激频率的偏差，也不能够抑制由各元件的温度特性的偏差所引起的自激频率的偏差。
另外，在上述偏差调整电路50中，很难对因电源电压的变化所引发的自激频率的变动进行校正。即，例如，即使在产品出厂前通过偏差调整电路50将自激频率校正到希望的频率，依然存在下述问题：产品出厂后，受由于用户的操作而导致上述VCO49的电源电压发生变化时，也不能得到希望的自激频率。
如上所述，在现有的VCO49中，即使能够由抑制元件的制造偏差所引发的自激频率的偏差，也不能够抑制由温度特性的变动或电源电压的变动所引起的自激频率的偏差，并且当应用到PLL电路时，往往会发生因其自激频率偏离俘获范围而不能锁定输入信号的相位的问题。
发明内容
本发明的目的在于提供一种即使对于所使用的元件的制造偏差或温度特性的变动以及电源电压的变动也可以将振荡信号的频率设定为希望的频率的数字式VCO。
此外，本发明的另一目的在于提供一种即使对于所使用的元件的制造偏差或温度特性的变动以及电源电压的变动仍可良好工作的PLL电路。
为了解决上述问题，本发明具有如下结构：
即，本发明的数字式VCO包括：采用晶振生成规定频率信号的晶振电路、将提供的模拟信号转换为数字信号的转换电路、和将上述晶振电路生成的信号的频率以基于上述数字信号的分频比进行分频的分频电路。
如上所述，由于使用了频率变动不依赖于元件的制造偏差或温度特性以及电源电压的变化的、频率变动较小的晶振，并构成了可从基于该晶振生成的信号生成具有希望的频率的信号的数字式VCO，所以使减少由元件的制造偏差或温度特性及电源电压变化所引发的输出信号的频率变动成为可能。
此外，上述数字式VCO还可以具有以一定周期获取从上述转换电路输出的数字信号的采样保持电路。
而且，上述采样保持电路最好具有下述结构：其周期比在上述转换电路中使用的采样时间长，并可在保持时间内保持并输出从上述转换电路获取的数字信号。
由此，在上述转换电路中，即使采样时间变化也能够以一定的采样周期将数字信号输出到上述分频电路，因而可以防止上述分频电路的误动作。
再者，上述数字式VCO也可具有对上述转换电路所产生的上述数字信号的偏移误差进行校正的校正电路。
上述偏移误差表示由上述转换电路中制造上的偏差所产生的出错的数字数据与不依赖于制造偏差的正确的数字数据间的误差。这样，当输出的数字信号的值未达到所希望的值时(存在误差时)，可对数字信号施加偏移以便使数字信号的值达到希望的值，并校正由上述转换电路的制造偏差所产生的偏移误差。
上述VCO也可以具有限制上述分频比的调节范围的限制电路。
这样，就可以控制数字VCO输出的振荡频率的调节范围。
本发明的PLL电路包括：在调整输入信号和参考信号间的相位差的PLL电路中检测上述输入信号和参考信号间的相位差的检测电路；将表示上述相位差的信号转换为数字信号的转换装置；使用晶振生成规定频率的信号的晶振电路；以及将由该晶振电路生成的信号的频率以基于上述数字信号的分频比进行分频的分频电路，根据被上述分频电路所分频的信号，调整上述输入信号与上述参考信号间的相位差。
这样，由于使用了频率变动较小的晶振，并将可从基于该晶振生成的信号生成具有希望的频率的信号的数字式VCO应用于PLL电路，故该数字VCO的自激频率偏差较小，并能够防止因其自激频率偏离俘获范围而造成不能锁定输入信号的相位的状态的发生。
另外，上述PLL电路也可以具有以一定周期获取上述转换电路输出的数字数据的采样保持电路。
由此，在上述转换电路中，即使采样时间发生变化也能够以一定的采样周期将数字信号输出到上述分频电路，故可以防止上述分频电路的误动作。
附图说明
如果将下述的详细说明与以下附图一起参照的话，则本发明将会更加清晰。
图1A是现有的VCO的示意图。
图1B是现有的VCO的示意图。
图1C是现有的VCO中具有偏差调整电路的电路结构的示意图。
图2是本发明的实施方式所涉及的数字式VCO的原理结构的示意图。
图3是具有本发明的实施方式所涉及的数字式VCO的PLL电路的结构的示意图。
图4是用于详细说明本发明的实施方式的数字式VCO的图。
具体实施方式
以下，使用附图说明本发明的实施方式。
图2是本发明的实施方式的数字VCO的原理结构的示意图。
在图2中，数字VCO10具有：将所提供的模拟信号转换为数字信号的A/D转换器11(相当于权利要求中记载的转换电路)；具有晶振并生成具有某一规定频率的信号的晶振电路12(相当于权利要求中记载的晶振电路)；以及根据上述数字信号调节分频比、并根据该分频比对晶振电路12中生成的信号的频率进行分频的可变分频电路13(相当于权利要求中记载的分频电路)。例如，当晶振电路12中生成的振荡信号的频率为fxosc时，可变分频电路13根据输入的数字信号将分频比变为N(大于等于1的整数)，并输出频率为fxosc/N的振荡信号。
上述晶振电路12可以生成由晶振的性质所决定的、因制造偏差或温度特性以及电源电压变化所引起的频率变动较小的信号。
这样，通过使用频率变动较小的晶振，并构成可以从基于该晶振生成的信号生成具有希望的频率的振荡信号的数字式VCO，由此可以减少由制造偏差或温度特性、及电源电压变化所引起的自激频率的偏差。此外，由于上述可变分频电路13是一种根据数字信号对公知的输入信号的频率进行分频的可编程序除法器，故省略其详细的电路结构图和说明。同样地，由于A/D转换器11也可以通过公知的电路结构来实现，故省略其详细的电路结构图和说明。
其次，对具有上述数字VCO10的PLL电路的结构进行说明。
图3是具有数字式VCO10的PLL电路的结构的示意图。此外，虽然图3所示的PLL电路是用于FM接收机中的PLL电路，但是数字式VCO10并不限制于FM接收机，也可用于AM接收机或音频装置等各种相位锁定电路。
图3所示的PLL电路20由相位检波电路21(相当于权利要求中记载的检测电路)、稳定PLL电路20的控制环所必须的环形滤波器22、数字式VCO10、第1分频电路23、和第2分频电路24构成。其中，所述相位检波电路21生成基于FM接收机中接收的复合信号的相位与参考信号的相位间的相位差的信号(表示相位差的电压值，以下称为模拟信号)；所述第1分频电路23对从数字式VCO10输出的参考信号的频率(例如，76kHz)进行2分频；所述第2分频电路24对经第1分频电路23分频后的参考信号的频率(例如，38kHz)进行2分频。
图3所示的PLL电路20是用于生成与包含在复合信号中的导频信号(19kHz)同步的参考振荡信号(38kHz)的电路，根据对该参考振荡信号进行2分频的信号(19kHz)和导频信号间的相位差，在数字式VCO10中生成具有希望的频率的参考振荡信号。然后，通过使用未图示的混频器等、将该PLL电路20输出的参考振荡信号与复合信号进行混合等手段，从而获得希望的声音信号。
这样，当数字式VCO10应用在PLL电路20上时，数字式VCO10的自激频率的偏差小而较为稳定，所以可以防止其偏离俘获范围而使输入信号的相位未被锁定的状态的发生。
其次，详细说明上述数字式VCO10。
图4是用于详细说明上述数字式VCO10的图。
如图4所示，数字式VCO10在A/D转换器11和可变分频电路13之间设置有偏移调整电路30(相当于权利要求中记载的校正电路)、锁存电路31(相当于权利要求中记载的采样保持电路)、以及调节范围调整电路32(相当于权利要求中记载的限制电路)。第3分频电路33对晶振电路12输出的振荡信号的频率进行K(K大于等于1)分频，且该经过K分频后的信号作为用于进行A/D转换动作的时钟信号输入到A/D转换器11中。此外，偏移调整电路30、锁存电路31以及调节范围调整电路32通过公知的电路结构即可实现，所以省略其详细的电路结构图及其说明。
上述偏移调整电路30是一种用于根据在外部预先设定的调整信号校正A/D转换器11中因制造偏差或温度特性所引起的数字信号的偏移误差的电路。此外，所谓的校正上述偏移误差是指：例如，将本应该从A/D转换器11中输出的、数字信号的数据值应为“001011”但由于A/D转换器11的制造偏差或温度特性而输出了值为“001010”的数据，借助于从微型计算机等外部控制电路输入的调整信号或暂时取入到内存中的偏移调整信号等将其校正(偏移)为“001011”。
如上所述，由于数字式VCO10中具有偏移调整电路30，所以可以校正由A/D转换器11的制造偏差或温度特性所引起的数字信号的偏移误差，并可以防止数字式VCO10的误动作。
另外，上述锁存电路31是一种用于以一定的周期对从偏移调整电路30输入的数据进行采样，并以一定周期输出数据的电路。
即，是一种用于以比A/D转换电路的采样时间长的采样时间输出数字信号的数据的电路。
由此，在A/D转换器11中，即使采样时间发生变化，也能够以一定的采样周期将数字信号输出到可变分频电路13，故能够防止可变分频电路13的误动作。
另外，上述调节范围调整电路32是用于限制可变分频电路13的分频比的调节范围的电路。
也就是说，当输入的数字信号的数据值不超过预定的下限值时，调节范围调整电路32固定在下限值并输出该下限值；当输入的数字信号的数据值超过不低于预定的上限值时，调节范围调整电路32固定在上限值并输出该上限值。
这样，通过利用调节范围调整电路32从而限制数字式VCO10的振荡频率的调节范围，由此可以防止表示较大相位差的数字信号输入到可变分频电路13，并防止PLL电路20的误动作。
再有，如上所述，本发明的偏移调整电路30虽然具有在产品出厂前根据外部的调整信号校正从A/D转换器11输出的数字信号的偏移误差的结构，但是也可以比较偏移调整电路30输出的数字信号和规定的参考信号并根据其比较结果调整数字信号的偏移误差。
根据本发明，由于使用频率变动较小的晶振，并构成可以从基于该晶振生成的信号生成具有希望的频率的振荡信号的数字式VCO，故可以减少因制造偏差或温度特性以及电源电压变化所引起的输出信号的频率变动。
当PLL电路中采用本发明的数字式VCO时，由于该数字式VCO的自激频率的偏差较小，故可以防止由于其偏离俘获范围而导致输入信号的相位不能锁定的状态的发生。

Claims (7)

1.一种数字式VCO，其特征在于，包括：
使用晶振生成规定频率的信号的晶振电路；
将所提供的模拟信号转换为数字信号的转换电路；以及
以基于所述数字信号的分频比将所述晶振电路生成的信号的频率分频的分频电路。
2.权利要求1所述的数字式VCO，其特征在于，
具有以一定周期获取从所述转换电路输出的数字信号的采样保持电路。
3.权利要求2所述的数字式VCO，其特征在于，
所述采样保持电路的周期比所述转换电路所使用的采样时间长，在保持时间内保持并输出从所述转换电路获取的数字信号。
4.权利要求1所述的数字式VCO，其特征在于，
具有校正所述转换电路中产生的所述数字信号的偏移误差的校正电路。
5.权利要求1所述的数字式VCO，其特征在于，
具有限制所述分频比的调节范围的限制电路。
6.一种调整输入信号和参考信号的相位差的PLL电路，其特征在于，包括：
检测所述输入信号和参考信号间的相位差的检测电路；
将表示所述相位差的信号转换为数字信号的转换电路；
使用晶振生成规定频率的信号的晶振电路；以及
以基于所述数字信号的分频比将所述晶振电路生成的信号的频率分频的分频电路，
根据被所述分频电路分频的信号来调整所述输入信号和所述参考信号间的相位差。
7.权利要求6所述的PLL电路，其特征在于，
具有以一定周期获取从所述转换电路输出的数字数据的采样保持电路。
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