CN1433152A - 具有正弦波发生器的小数分频合成器 - Google Patents

具有正弦波发生器的小数分频合成器 Download PDF

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Abstract

一个小数分频频率合成器被公开，其中，锁相环的反馈路径中的多模分频器被一个delta－sigma调制器控制来获得期望的分频比。delta－sigma调制器的小数输入控制信号被抖动以便断开该调制器输出信号中的任何周期从而避免小数寄生频率的产生。

Description

具有正弦波发生器的小数分频合成器
技术领域
本发明通常地涉及到基于小数分频锁相环频率合成器的delta-sigma调制器并且更特别地用一个正弦波发生器中断delta-sigma调制器输出的周期以消除小数寄生频率的产生的办法来处理一个基于小数分频锁相环频率合成器的delta-sigma调制器。
发明背景
数字频率合成器在通信系统中已经被应用了很长时间，特别是在射频通信系统中，它被用来产生靠射频信道携带的射频信号。在频率合成中，在尽可能短的时间内完成选择的频率输出而同时所有寄生输出被最小化是被期望的。众所周知，可以通过在一个锁相环路(PLL)中的电压可控振荡器(VCO)输出端和相频检波器(PFD)之间安插一个分频器功能来创造一个频率合成器，其中，该输出端是一个到PFD的输入基准频率的整数分频复联端。上述的寄生输出通常与相位检波器相关联并且发生在相位检波器工作频率，这通常无异于信道间隔。在PLL中合并一个小数分频除法功能通过允许相位检波器对同样的信道间隔在更高频率操作相位检波器来帮助克服了在一个整数PLL中寄生频率输出的问题。
许多基于整数分频频率合成概念的方法被所知用来实现小数分频除法功能并且包括脉冲吞咽(pulse swallowing)，相位内插法，wheatly随机抖动和delta-sigma调制来控制包括双模在内的多模，和分频器来提供除法功能。在已知的方法中，小数分频频率合成器的delta-sigma调制器实现是期望的并且更好的来获得低相位噪声，快速建立时间，优良信道分辩率和宽的调整带宽。delta-sigma调制器小数分频锁相环频率合成器基于分频比平均值的概念，其中，整数分频器多于小数分频器被使用，并且分频比动态地在两个或更多值之间切换，有效地提供了一个非整数除法功能。使用delta-sigma调制器控制多模的一个更重要的优点是能够整形通过由小数分频除法功能控制的delta-sigma调制器引入的相位噪声。通常地与这样的delta-sigma调制器小数分频频率合成器相关联的的问题通常地是在小数偏移频率的小数寄生电平的出现或存在。小数寄生电平还可以出现在小数偏移频率谐波。delta-sigma调制器中基于小数分频频率合成器的小数寄生电平可能来源于包括几个原因：delta-sigma调制器本身的操作、多模预换算装置或驱动环路滤波器的电荷泵和通过电源供给馈送或基片的外界之间的耦合、以及电荷泵的非线性。小数寄生频率还可能来源于多模预换算装置的间隔误差或计时误差。
因此本发明总的目的是提供一种防止在基于delta-sigma的小数分频频率合成器中寄生频率误差产生的方法和相关设备。
本发明的另一个目的是中断delta-sigma调制器的多模控制输出信号的周期来消除来源于delta-sigma调制器操作的小数分频频率合成器中的小数寄生频率。
本发明进一步的目的是提供一个具有一个正弦波发生器的基于delta-sigma的小数分频锁相环频率合成器来中断delta-sigma调制器输出信号的周期来消除小数寄生频率的产生。
本发明其它的目的和特征将结合在其中形成说明书一部分的附图从下述详细说明中将容易变得明显。
发明内容
本发明在于一个小数分频频率合成器，其在锁相环的反馈路径中有一个多模分频器分频比的delta-sigma调制器控制。delta-sigma调制器的输出控制信号被抖动(dither)来中断分频比控制信号的周期，这在到delta-sigma调制器的小数控制输入字只有很少的引起小数寄生频率产生的“0”或“1”的时候出现。本发明避免了小数寄生频率的产生。
在本发明的一个方面中，delta-sigma小数分频频率合成器包括一个锁相环，这个锁相环包括一个相频检波器，一个环路滤波器，一个电压可控振荡器和在电压可控振荡器输出端和相频检波器输入端之间的反馈环中的一个多模分频器。delta-sigma调制器有：一个用来接收一个小数控制字的输入端；和耦合到多模分频器的输出端的一个输入端，响应于小数控制字用来控制多模分频器的分频比。一个发生器按照来自多模分频器的频率补偿环路误差信号产生一个信号并且与之相联系。装置被提供来把发生器信号输出加到小数输入控制字上来产生一个零平均抖动小数控制字来作为到delta-sigma调制器的输入。delta-sigma调制器产生一个多模输入控制信号，凭此分频比被改变，而不会产生小数寄生频率。
优选地，delta-sigma调制器的命令(order)有一个在Z到X范围内的整数值，其中，Z是一个至少为2的整数值而X有一个大于Z的任意的整数值。
优选地，发生器输出信号频率有一个在Fcomp/Z到Fcomp/Y范围内的值，其中，Z是一个至少为2的整数值并且Y的最大值同环路滤波器和频率补偿环路误差信号有关。
优选地，发生器信号输出是一个不平衡的信号。
优选地，发生器信号输出是一个平衡的信号。
优选地，发生器是一个平衡的正弦波发生器。
优选地，发生器是一个不平衡的正弦波发生器。
优选地，Fcomp/Z等于4。
优选地，Fcomp/Z等于8。
优选地，Fcomp/Z等于16。
优选地，FFcomp/Z有一个等于或大于1的任意的整数值。
优选地，多模分频器是一个双模分频器。
在本发明的一个更进一步的方面，双模分频器包括一个耦合到电压可控振荡器输出端的预换算装置并且还包括一个N分频器和耦合到预换算装置输出端的A分频器。预换算装置有一个耦合到A分频器的分频比控制输入端来切换分频比以响应完成预确定计算的A分频器。
在本发明的另一个方面，小数输入控制字还包括一个单独的Finput控制信号和一个Minput控制信号。装置被提供来结合Finput控制信号和发生器信号输出以产生一个delta-sigma调制器输入控制字。delta-sigma调制器产生一个响应输入控制字的输出控制字。装置还被提供来结合Minput控制信号和delta-sigma调制器输出控制字以产生多模分频器分频比控制。
优选地，多模分频器还包括一个双模分频器。
在本发明的一个更进一步的方面，小数输入控制字还包括一个单独的Finput控制信号和一个Ainput控制信号以及一个Ninput控制信号。装置被提供来结合Finput控制信号和发生器信号输出以产生一个delta-sigma调制器输入控制字。delta-sigma调制器产生一个输出控制字以响应输入控制字。装置被提供来结合Ainput控制信号和delta-sigma调制器输出控制字以产生一个多模″A″控制输入信号。装置还被提供来把被结合的Ainput控制信号和delta-sigma调制器输出控制字的结果与Ninput控制信号相结合以产生一个多模″N″控制输入信号。
附图说明
图1是一个基于小数分频合成器的delta-sigma调制器的示意功能框图。
图2是本发明的delta-sigma小数分频合成器第一实施例的一个示意功能框图。
图3是本发明的delta-sigma小数分频合成器一个候选实施例的一个示意功能框图。
图4是本发明的delta-sigma小数分频合成器又一个候选实施例的一个示意功能框图。
图5是本发明的delta-sigma小数分频合成器又一个候选实施例的一个示意功能框图。
图6是一个使用逻辑电路的正弦波信号发生器的一个功能框图。
图7是一个使用只读存储器(ROM)的正弦波信号发生器的一个功能框图。
图8是一个使用随机存取存储器(RAM)的正弦波信号发生器的一个功能框图。
最佳实施方式
现在参见附图并且首先考虑图1，基于小数分频锁相环频率合成器的一个典型的delta-sigma调制器的一个示意功能框图在那里被说明并且通常地被指定为10。delta-sigma小数分频频率合成器10包括一个相频检波器(PFD)16，一个环路滤波器22，和一个电压可控振荡器(VCO)28。在输入端12的一个到频率合成器10的基准频率被用于PFD16的输入端14。多模分频器34位于VCO输出端30和PFD16的输入端38之间。PFD16的输出端18耦合到环路滤波器22的输入端20。环路滤波器22机能上操作为一个积分电容器。环路滤波器22的输出端24耦合到VCO输入端26。VCO28在VCO输出端30产生一个频率信号以响应在它的输入端26的信号。在VCO输出端30的频率Fout耦合到多模分频器(MMD)34的输入端32。多模分频器34还耦合到通常地被指定为42的delta-sigma调制器(DSM)并被其控制。DSM42的控制输出端44耦合到MMD34的控制输入端40。多模分频器34的输出端36连接到PFD16的输入端38。在输入端38的到PFD16的信号Fcomp表示环路相位误差，即，频率Fout和输入端频率Fref之间的相位差。来自MMD34的输出信号Fcomp是被小数分频器或多模分频器除法因子M(Fcomp＝Fout/M)相除的VCO输出信号Fout的相位，这由DSM42来控制。频率Fcomp和频率Fref之间的相位差在PFD16的输出端18被产生。事实上，MMD34的输出信号38是一个时钟信号并且PDF16测量Fcomp信号的上升沿和Fref信号的上升沿之间的差异。此外，相位差可以通过使用Fcomp和Fref信号的衰减时钟脉冲边沿来产生。PFD16通常地在技术上显示为两个分离函数模块：一个相位检波器(PD)和一个电荷泵(CP)并且读者可参见教科书、文献、数据记录表以及对PFD操作进一步的说明容易地有效的其它信息。PFD16测量相位差并且校准(预付或延迟)VCO 28的相位然后这样地频率Fout通过VCO产生。在VCO输出端30的频率Fout通过一个被MMD 34确定的比例因数与输入基准频率Fref联系。
在VCO输出端30的频率Fout是输入基准频率Fref的一小部分。因为MMD 34事实上不是被一个小数分频比而是被一个整数值除，小数分频频率合成通过分频比取平均值而得到，即，分频比动态地在两个或更多的值之间切换，有效地促使分频器被一个非整数去除。在图1，DSM42按照一个在耦合到DSM 42的输入端48去的输入行46上的N比特控制字Fract中的信息来控制MMD34的分频比。为理解图1起见，输入控制字Fract包括将被提供给包括任何预先分频器在内的多模分频器的全部必要信息。同样地，多模分频器可以采用不同的形式和执行过程，然后，为了图1的解释起见，多模分频器产生环路相位误差信号Fcomp。DSM 42的时钟信号在图1中没有示出，然而它可能是Fref，Fcomp或一个更快一些的时钟信号，其中，最大的时钟脉冲频率Fmax是VCO输出频率Fout。正如在此作进一步论述的一样，利用Fcomp时钟信号作为保障DSM输出信号正确地与MMD同步的时钟信号是更可取的。当前所知的基于小数分频频率合成器10的delta-sigma调制器的一个障碍和缺陷是小数寄生频率的产生，其在当输入小数控制字Fract有很少“0”或“1”的时候由DSM42输出端44的信号周期产生。很少的“0”或“1”的情况存在，这是因为全部的期望的RF信道或VCO输出端频率必须是可选的。如果期望的信道仅仅是一个不同于或远离整数信道的小数信道，那么当到DSM的输入字宽度是8比特的时候，到DSM的输入字/码Fract以二进制格式是″00000001″。这导致一个大的最低位(LSB)小数偏移量寄生以及它的谐波。相对地，输入字/码Fract″11111110″也产生一个大的最低位(LSB)小数偏移量。同样地，只要最高有效位(MSB)是高″10000000″，那么MSB小数寄生出现并且DSM的输出信号不具有一个优良的噪声形状。小数分频合成器的经验衡量和观测显示出在输入码Fract中的至少3或4个“0”或″1″产生优良的噪声形状特性，这是因为DSM产生足够多的不同频率分量/项。虽然被很大程度地改进，但是仍然不可避免所有坏信道，即，不可能避免小数寄生频率的产生并且正如图2到5所示的实施例中所说明的，一个正弦波发生器被增加来克服太少的“0”或″1″的问题，这个问题引起DSM输出控制信号的一个周期以及寄生频率信号的产生。
现在参见图2，本发明的delta-sigma小数分频锁相环频率合成器的第一实施例的一个示意功能框图在其中被说明并且通常被指定为100。该delta-sigma小数分频频率合成器100包括：一个相位频率检测器(PFD)102、一个环路滤波器104、一个电压可控振荡器(VCO)106以及在VCO输出120和PFD102的一个输入130之间的一个反馈环路中的一个多模分频器(MMD)108。在VCO106的输出端120处的信号Fout被耦合到MMD108的输入端122。MMD的输出端128被耦合到PFD102的输入端130。在PFD14的输入端130处的信号Fcomp表示环路相位误差，即，在频率Fout和输入频率Fref之间的同相差值，正如在上面讨论的。PFD102起作用来测量输入频率Fref和VCO输出频率Fout之间的相位差并且调整(提前或延迟)VCO的相位以及因此由VCO产生的频率Fout。MMD 108还被耦合到通常被设计的一个delta-sigma调制器(DSM)110并且被其控制。DSM110的控制输出124被耦合到MMD108的控制输入126。在VCO输出端120处的VCO输出频率Fout是在连接到PFD 102的输入端的线路112上的一个基准频率Fref的一个小数。环路滤波器104的输出端118被耦合到VCO 106的输入端。PFD 102的输出端116被耦合到环路滤波器104的输入端，其机能上操作为一个积分电容器。
MMD的输出端128还被耦合到一个通常被称为正弦波发生器132的输入端134。正弦波发生器132的输出端136被耦合到一个加法器138。在引线140上的小数分频比特控制字Fract被耦合到加法器138的输入端146，在其中，小数分频比特控制字被加到正弦波发生器132的输出信号上来在加法器138的输出端142处产生一个改变的(N+1)比特控制字。
加法器138的输出端142被耦合到DSM110的输入端144。通过把由正弦波发生器产生的一个对称的″平均零″信号加到该小数分频比特控制字Fract上来″抖动″该delta-sigma调制器的输入控制信号。DSM110的″抖动″输入信号中断了输出端124处的信号周期，其被耦合到MMD 108的输入端126以便控制分频比并且消除另外产生的小数寄生信号。正如在上面所提及的，没有抖动，则在有太少“0”或“1”的情况下，DSM的输出太重复或者是周期性的。例如：在一个小数分频频率合成器模式中，其连同一个第三级DSM和一个其中仅仅MSB是“1”和另一个剩余比特是“0”的Fract输入字，DSM仅仅产生4个不同的检验值(02，-1，1)，其不断地重复。因此，DSM不能提供足够的噪声形状而不会抖动Fract输入信号到DSM。输入位组合产生归咎于DSM输出周期的最差小数寄生还取决于一个具体的应用程序？。
现在参见图3，使本发明具体化的一个delta-sigma小数分频锁相环频率合成器在其中被说明并且通常被称为200。该delta-sigma小数分频频率合成器200包括：一个相位频率检测器(PFD)202、一个环路滤波器204、一个电压可控振荡器(VCO)206以及在VCO输出210和PFD 202的一个输入212之间的一个反馈环路中的一个多模分频器(MMD)208。一个基准频率Fref被耦合到一个通常称为R分频器216的输入端214。在R输入端218上的一个R控制信号使R分频器加载期望的计算来调整(scale)Fref的频率。R分频器的功能将调整基准频率Fref到一个较低频率，而且，一般地是在一个数字信号处理机(DSP)控制下，其提供R输入信号。R分频器允许在不同的解决方案中使用同样的锁相环PLL，例如，一个提供使用的晶体振荡器可能被改变而不改变期望的信道间隔。在同样的无线通信中的各种不同的RF规格或协议(GSM，PDC，WCDMA)可能需要一个R分频器的值的改变来获得期望的频率。本领域的一般技术人员将理解最高比较频率通常地提供PLL的最好性能。
R分频器216的输出端220被耦合到PFD 202的一个输入端222。由VCO 206产生的频率Fout是输入频率Fref的一小部分，其作为从R分频器216的输出端220到PFD的输入。VCO输出端210被耦合到MMD 208的输入端224。来自MMD 208的输出端226中的Fcomp信号被耦合到DSM 230的一个时钟输入端228和正弦波发生器234的一个时钟信号输入端232，以及PFD 202的输入端212。正弦波发生器234的输出端236被耦合到加法器240的一个输入端238，在此，正弦波信号与242引线上的被耦合到加法器240的输入端262的小数分频比特控制字结合来在加法器240的输出端244处产生一个″抖动″控制信号。输出端244被耦合到DSM230的输入端246。DSM 230在它的输出端248处产生一个控制信号，输出端248被耦合到加法器252的输入端250。引线256上的一个Minput字被耦合到加法器252的输入端254，在此，它与DSM 230的输出结合来在加法器输出端258处产生一个多模控制字。加法器输出端258被耦合到控制输入260到MMD 208来控制分频比。图1中引线46上和图2中引线140上的小数输入信号Fract被分成图3中的两个分开的控制输入信号Finput和Minput，因为Fract输入信号仅仅被耦合到图1和2中的DSM的输入端。在许多应用中，M是一个整数值而F是一个小数值。最后，DSM的输出端在MMD之前和M输入结合。注意，在图3中，加法器240的结果从不溢出DSM输入的容量而且正弦波发生器(比特数)的振幅小于F输入信号的比特数。
正弦波发生器234在它的输出端236产生一个固定频率而且与出现在正弦波发生器输入232的比较频率Fcomp相关联。比较频率Fcomp可以被一个在2到值Y的范围内的因数除。Y的值取决于使用的环路滤波器和决定哪个正弦频率值是获得需要的性能的最好选择的比较频率Fcomp。一般地，最高可能频率是最好的选择，这是因为振荡频率要尽可能的在环路之外。如果正弦波频率例如是Fcomp/2，那么在正弦波发生器的输出端是仅仅两个不同的值1和-1，其不是一个正弦波信号。至少需要四个值来产生一个正弦波。环路滤波器对于Y的最大值是确定的，因为振荡频率将被滤出。基于经验测量值和观测值，显而易见地，对于正弦波发生器的最好的分频器因数是：4，8，16或32。另外，正弦波信号的振幅可以变化，而且这取决于使用的小数输入，其以至当一个位宽信号可以被选择的时候多大的振幅。该振幅是在经过环路滤波器之后的一个在形状特征和正弦波信号的输出幅度之间的折衷。通常来说，确切地预言或知道某个应用的正确的振幅电平是不可能的。因此，执行许多不同的被DSP控制和选择来获得期望的性能的振幅电平是更可取的。当然，最好的选择是使用一个尽可能小的振幅电平来产生必需的噪声形状特征。
现在参见图4，一个配备本发明的delta-sigma小数分频锁相环频率合成器在那里被说明并且通常地被指定为300。delta-sigma小数分频合成器300包括一个相频检波器(PFD)302，一个环路滤波器304、一个电压可控振荡器(VCO)306和在VCO输出端310和PFD302的一个输入端312之间的一个反馈环的虚线框中显示的一个双模分频器(DMD)。基准频率Fref被耦合到通常地被指定为316的R分频器的输入端314。在R输入端318上的R控制信号致使R分频器装载期望的计算来调整频率Fref。R分频器如上所述与图3有关地运行和操作。R分频器316的输出端320被耦合到PFD302的一个322。在引线310上的被VCO 306产生的输出端频率信号Fout是输入频率Fref的一小部分，其被当做从R分频器316的输出端320到PFD302的输入。VCO输出端310被耦合到DMD 308的输入端382。来自DMD 308 326的Fcomp信号被耦合到delta-sigma调制器(DSM)330的一个时钟输入328和正弦波发生器334的时钟信号输入端332，以及PFD 302的输入端312。
正弦波发生器334的输出端336被耦合到加法器340的一个输入端338，在那里正弦波信号与一个在引线342上的小数分频位控制字Finput结合，其被耦合到加法器340的输入端343来在加法器输出端344产生一个″平均零″抖动控制信号。输出端344被耦合到DSM 330的输入端346。DSM 330在它的输出端348产生一个控制信号，该输出端被耦合到加法器352的一个输入端350。引线354上的一个Ainput字被耦合到加法器352的一个输入端356而且被加给来自DSM输出端348的″抖动″控制信号来在加法器输出端358和加法器输出端362产生一个″A″控制信号。加法器352的输出端358被耦合到输入端360来把DMD 308供给A分频器380的输入端394来自加法器输出端358的″A″控制信号控制A分频器/计数器380，其决定预换算装置376计算使用P+1时钟信号多少次加法器352的输出端362被耦合到加法器366的输入端364。一个在引线370上的N比特控制字Ninput被耦合到加法器输入端368而且与加法器352的输出端362结合来在加法器366的输出端372产生一个″N″控制信号。该″N″被耦合到输入端374，其把DMD 308供给N分频器378的输入端377在输入端374的该″N″控制信号携带着控制DMD 308的分频比的开关的信息。
DMD 308包括一个预换算装置376，一个N分频器378和一个A分频器380。在VCO输出端310的频率Fout被耦合到预换算装置376的输入端382预换算装置376是一个整数分频器，其被来自A分频器380的输出端396的在它的输入端398的MOD信号控制并且取决于MOD信号的值被P或P+1除。VCO频率Fout的一个比例频率Fpre在预换算装置376的输出端384被产生而且被耦合到N分频器378的输入端386和A分频器380的输入端388并且起到两个分频器的时钟信号的作用。N分频器378根据在它的输入端377处被输入端374和预换算装置频率输出Fpre提供的控制字在DMD输出端326产生一个比较频率Fcomp。N分频器378的输出端390被耦合到A分频器380的输入端392来根据A分频器输入端394的控制字施加一个除法操作到预换算装置频率Fpre。A分频器380在它的输出端396产生一个MOD控制信号，其被反馈到预换算装置376的输入端398来促成预换算装置改变它的分频比。N分频器的输出端390是一个加载信号或一个到A分频器380的重设/设置信号。输出端390在当每次N分频器378是满的情况下一个Fpre时钟周期的时候是活跃的。这意味着A计数器/分频器380的计算总是小于或等于N分频器378的计算。在加载信号之后A计数器/分频器380被置零并且它计算直到它到达输入端394的″A″控制字的值。另一个除了加到A计数器/分频器380一个零的计算的趋近将被设置A计数器/分频器380一个最大值来减控制字值，例如，(15-6＝11，这对应4比特A计算器和一个控制字值6。在该情况下，A计算器输出信号被直接地用作MOD信号。当A分频器全部信号是零的时候，预换算装置376计算使用P+1时钟信号并且否则它计算使用P时钟信号。
现在参见图5，一个实现本发明的delta-sigma小数分频锁相环频率合成器在那里被说明并且通常地被指定为400。delta-sigma小数分频合成器400是特别地适合于用作一个间接delta-sigma小数分频合成器或被调整的小数分频合成器，那就是说，调制被相位信息控制。delta-sigma小数分频合成器400类似于在图4中说明的实施例并且类似的参考数字相应于类似的组件；然而，在该情况下，引线342上的Finput信号是加法器470的输出并且是被耦合到输入端442的Fract输入信号和被耦合到输入端454的调制数据信号的和。delta-sigma小数分频合成器400在正弦波信号的振幅具有一个超过可以被输入到delta-sigma调制器的那些振幅的大小的情况下也是可取的。delta-sigma小数分频合成器400包括一个相频检波器(PFD)302，一个环路滤波器304一个电压可控振荡器(VCO)306和在VCO输出端310和PFD 302的一个输入端312之间的一个反馈环中的虚线框中显示的一个DMD。
基准频率Fref被耦合到通常地被指定为316的R分频器的输入端314。在R输入端318上的R控制信号使R分频器装载期望计算来调整频率Fref。R分频器如上所述与上述的图3和图4有关地运行和操作。R分频器316的输出端320被耦合到PFD 302的一个输入端322。在引线310上的被VCO 306产生的输出端频率信号Fout是输入频率Fref的一小部分，其被当做从R分频器316的输出端320到PFD 302的输入。VCO输出端310被耦合到DMD 308的输入端382。来自DMD 308的输出端326的Fcomp信号被耦合到delta-sigma调制器(DSM)330的一个时钟输入328，正弦波发生器334的一个时钟输入332，首先补偿延迟装置402的一个输入端414和第二个补偿延迟装置404的一个输入端420以及PFD 302的输入端312。在这个实施例中，避免在DSM输出信号(时钟循环数)中的延迟是关键性的，否则会改变控制信息的相位误差将被被引进到A计数器/分频器和计数器/分频器。因此，任何DSM时钟循环数的延迟必须在到双模分频器的输入之前被补偿。在DSM的时钟循环数中的任何延迟取决于DSM的具体的执行过程。应该注意到，补偿延迟装置还被Fcomp信号计时来保存特有的时间标记并且可以使用寄存器或闩锁来执行。补偿延迟装置的一个更进一步的可能的执行过程是一个使用RAM单元及其他包括计算器的时钟逻辑的FIFO(先进先出)结构。
正弦波发生器334的输出端336被耦合到加法器340的一个输入端338，在那里正弦波信号与一个在引线342上小数分频位控制字Finput结合，其被耦合到加法器340的输入端343来在加法器输出端344产生一个″平均零″抖动控制信号。输出端344被耦合到DSM330的输入端346。DSM 330在它的输出端348产生一个控制信号(时钟循环数)，该输出端被耦合到加法器408的一个输入端410。来自补偿延迟装置402的输出端412被耦合到加法器408的输入端426并且输出端412被增加给来自DSM 330的输出端348。
一个在引线354上的Ainput被耦合到加法器352的一个输入端356并且被增加给正弦波+Finput″抖动的″信号，其耦合到来自加法器340的输出端345的它的输入端350。在加法器352的输出端362的合成正弦波+Finput+Ainput被耦合到加法器366的输入端364。加法器352的输出端353被耦合到补偿延迟装置402的输入端416。一个在引线370上的N比特字Ninput被耦合到加法器366的加法器输入端368并且与那个来自加法器352的正弦波+Finput+Ainput输出362结合。来自加法器366的合成正弦波+Finput+Ainput+Ninput输出372被连接到补偿延迟装置404的输入端418。补偿延迟装置402的引线412的输出端在加法器408中被增加到DSM的输出端348来在输出端428产生一个″A″控制信号，该输出端428被输入到双模分频器308来把A计数器/分频器供给输入端394。加法器408的另一个输出端430被连接到加法器406的一个输入端432，输出端430的信号被增加给被耦合到加法器406的输入端424的来自补偿延迟装置404的输出端422的信号上。加法器406在输出端434产生一个″N″控制信号，该输出端被耦合到供给N计数器/分频器378的双模分频器308的输入端374。被耦合到Finput，Ainput以及Ninput的加法器340，352和366被分别使用，因为正弦波发生器输出信号的振幅(加权或MSB)可能是和N输入信号同样的电平。加法器346，352和366的一个附加功能是处理在计算中的溢出与下溢的情况，例如，如果Finput是满255(8比特)，Ainput是满15(4比特)，Ninput是23(8比特)并且正弦波发生器输出端是″0″，那么一切顺利。然而，如果正弦波发生器的输出端是″1″，那么加法器340的输出端是″0″并且输出信号345变成″1″，这使加法器352溢出。现在加法器352的输出端是″0″并且输出信号362是″1″，其被同N输入信号加在一起。最后，加法器366的输出端372的值是24。
如图4，图5中的DMD308包括一个预换算装置376，一个N分频器378以及一个A分频器380。在VCO输出端310的频率Fout被耦合到预换算装置376的输入端382。预换算装置376是一个整数分频器并且取决于MOD信号的值被P或P+1除，其被来自分频器380的输出端396的在它的输入端398处呈现的MOD信号所控制。VCO频率Fout的一个定比频率Fpre在预换算装置376的输出端384处被产生而且被耦合到N分频器378的输入端386和A分频器380的输入端388并且起到两个分频器的时钟信号的作用。N分频器378根据在它的输入端377处被输入端374和预换算装置频率输出Fpre提供的控制字在双模分频器输出端326产生一个比较频率Fcomp。N分频器378的输出端390被耦合到A分频器380的输入端392来根据A分频器输入端394的控制字施加一个除法操作到预换算装置频率Fpre。A分频器380在它的输出端396产生一个MOD控制信号，其被反馈到预换算装置376的输入端398来促成它改变它的分频比。
被用来将输入″抖动″到delta-sigma调制器的正弦波信号可以使用许多不同的技术和已知或未来开发的方法产生，其中一些方法已被说明，例如，在图6，7和8中。在图6中，正弦波发生器334包括一个计算器500和一个逻辑功能装置502。补偿频率Fco被连接到计算器500的输入端504。计数器500在它的输出端506处产生一个N比特字。该N比特字被耦合到逻辑功能装置502的输入端508，该装置听输出端510产生一个M比特字正弦波信号来响应N比特字输入。
在图7中，正弦波发生器包括一个计数器500和一个只读存储器(ROM)512。补偿频率Fco被连接到计算器500的输入端504。计数器500在它的输出端506处产生一个N比特字。该N比特字被耦合到ROM512的输入端514。一个M比特字从在ROM中的一个地址单元重现，其相当于N比特字输入并且在输出端516产生一个M比特字正弦波。
在图8中，正弦波发生器包括一个计数器500和一个随机存取存储器(RAM)520。补偿频率Fco被连接到计算器500的输入端504。计数器500在它的输出端506产生一个N比特字。该N比特字被耦合到RAM520的输入端522并且当RAM被一个在写可用输入端524上的写入信号启动的时候被写入一个地址单元。一个M比特字从RAM的地址单元重现，其相当于N比特字输入并且在输出端526产生一个M比特字。

Claims (20)

1.一种delta-sigma小数分频频率合成器，包括：
一个锁相环，该锁相环包括：一个相位频率检测器、一个环路滤波器、一个电压可控振荡器以及在该电压可控振荡器输出和该相位频率检测器的一个输入之间的一个反馈环路中的一个多模分频器；
一个delta-sigma调制器，具有：一个用于接收一个小数控制字的输入和一个耦合到多模分频器的输出，其响应于该被输入的小数控制字来用于控制该多模分频器的分频比；
一个发生器，用于根据来自多模分频器中的一个频率补偿环路误差信号并且与之相关地产生一个信号；
和装置，用于把所述发生器信号输出加到一个小数输入控制字中来产生一个零平均抖动(dither)小数控制字作为delta-sigma调制器的输入从而产生一个多模输入控制信号，因此该分频比被改变而没有小数寄生频率产生。
2.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中，该delta-sigma调制器的量级(order)为在Z到X范围内的整数值，在此，Z是一个至少为2的整数值而X具有一个大于Z的随机整数值。
3.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中，所述发生器输出信号频率具有一个在Fcomp/Z到Fcomp/Y范围内的数值，在此，Z是一个至少为2的整数值而Y的最大值与该环路滤波器和频率补偿环路误差信号相关。
4.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中，所述发生器信号输出是一个不对称的信号。
5.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中，所述发生器信号输出是一个对称的信号。
6.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中，所述发生器信号输出是一个对称的正弦波发生器。
7.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中，所述发生器是一个不对称的正弦波发生器。
8.如权利要求3中所定义的delta-sigma小数分频频率合成器，其中，Fcomp/Z等于4。
9.如权利要求3中所定义的delta-sigma小数分频频率合成器，其中，Fcomp/Z等于8。
10.如权利要求3中所定义的delta-sigma小数分频频率合成器，其中，Fcomp/Z等于16。
11.如权利要求3中所定义的delta-sigma小数分频频率合成器，其中，Fcomp/Z具有一个等于或大于1的随机整数值。
12.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中，所述多模分频器是一个双模分频器。
13.如权利要求12中所定义的delta-sigma小数分频频率合成器，还包括：所述双模分频器包括耦合到到该电压可控振荡器输出上的一个预换算装置(prescaler)和耦合到该预换算装置输出上的一个N分频器和A分频器，所述预换算装置具有耦合到所述A分频器的一个分频比控制输入，以便响应于所述A分频器完成一个预确定计数来切换分频比。
14.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中：
所述小数输入控制字还包括一个分开的Finput控制信号和一个Minput控制信号；
装置，用于把所述Finput控制信号和所述发生器信号输出合并来产生一个delta-sigma输入控制字，所述delta-sigma调制器响应于所述输入控制字的一个输出控制字；
和装置，用于把所述Minput控制信号和所述delta-sigma调制器输出控制字合并来产生所述多模分频器分频比控制。
15.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中，所述多模分频器还包括一个双多模分频器。
16.如权利要求1中所定义的delta-sigma小数分频频率合成器，其中：
所述小数输入控制字还包括一个分开的Finput控制信号和一个Ainput信号和一个Ninput控制信号；
装置，用于把所述Finput控制信号和所述发生器信号输出合并来产生一个delta-sigma输入控制字，所述delta-sigma调制器响应于所述输入控制字产生一个输出控制字；
装置，用于把所述Ainput控制信号和所述delta-sigma调制器输出控制字合并来产生一个多模″A″控制输入信号；
和装置，用于把所述Ninput控制信号和合并的Ainput控制信号和delta-sigma调制器输出控制字的结果合并来产生一个多模″N″控制输入信号。
17.一种用于提供期望合成分频的方法而不会产生小数寄生频率的方法，包括如下步骤：
提供一个小数分频频率合成器，该小数分频频率合成器包括一个锁相环，该锁相环包括：一个相位频率检测器、一个环路滤波器、一个电压可控振荡器以及在该电压可控振荡器输出和该相位频率检测器的一个输入之间的一个反馈环路中的一个多模分频器；
提供一个delta-sigma调制器，具有：一个用于接收一个小数分频控制字的输入和一个耦合到多模分频器的输出，其响应于该被输入的小数分频控制字来用于控制该多模分频器的分频比；
根据来自多模分频器中的一个频率补偿环路误差信号并且与之相关地产生一个信号；
和把所述信号加到一个小数输入控制字中来产生一个零平均抖动(dither)小数控制字作为delta-sigma调制器的输入从而产生一个多模输入控制信号，因此该分频比被改变而没有小数寄生频率产生。
18.如权利要求17中所定义的方法，其中，提供一个信号的步骤还包括提供一个对称的正弦波信号的步骤。
19.如权利要求17中所定义的方法，其中，提供一个信号的步骤还包括提供一个不对称的正弦波信号的步骤。
20.一种产生一个合成分频而没有小数寄生频率产生的方法，包括如下步骤：
提供一个基准频率；
提供一个锁相环压控振荡器；
通过控制该锁相环中的一个反馈路径中一个多模分频器的分频比来产生一个期望的输出频率；
使用一个正弦波发生器把小数输入控制信号抖动到一个delta-sigma调制器中；和控制多模分频比与由delta-sigma调制器产生的输出信号。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100389542C (zh) * 2004-11-04 2008-05-21 海信集团有限公司 移动无线终端接收定位系统信号的装置及其方法
CN101309082B (zh) * 2007-05-16 2011-03-16 中国科学院电子学研究所 基于时钟借用频率控制的相位切换多模分频方法及分频器
CN1702973B (zh) * 2004-05-28 2011-06-08 美国博通公司 数字△∑调制器及其应用
CN101060330B (zh) * 2007-03-22 2011-06-22 郑尧 一种小数分频频率合成器
CN103001631A (zh) * 2011-09-16 2013-03-27 英飞凌科技奥地利有限公司 小数n锁相环路
CN103178834A (zh) * 2013-03-07 2013-06-26 上海山景集成电路股份有限公司 小数分频系统
CN103248360A (zh) * 2013-05-16 2013-08-14 中国电子科技集团公司第四十一研究所 一种小数分频锁相环电路及直流调频方法
CN103593161A (zh) * 2013-11-20 2014-02-19 上海爱信诺航芯电子科技有限公司 基于真随机数发生器的全随机任意分数分频器及方法
WO2015120706A1 (zh) * 2014-02-13 2015-08-20 深圳市汇顶科技股份有限公司 正弦波生成装置和方法
CN106549667A (zh) * 2015-09-22 2017-03-29 大唐半导体设计有限公司 数字小数分频器及其分频方法
CN107113002A (zh) * 2014-12-16 2017-08-29 北欧半导体公司 振荡器校准
CN107248862A (zh) * 2017-06-09 2017-10-13 芯海科技（深圳）股份有限公司 一种小数分频降低频率抖动电路及方法
CN107493101A (zh) * 2016-06-10 2017-12-19 硅实验室公司 用于低功率信号发生器的设备和相关联的方法
CN107682010A (zh) * 2017-11-07 2018-02-09 杭州城芯科技有限公司 基于脉冲吞咽多模分频器的低功耗全数字的快速自动频率校准电路
CN108566200A (zh) * 2018-04-27 2018-09-21 上海顺久电子科技有限公司 一种分频器控制器电路、锁相环及芯片

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100398048B1 (ko) * 2001-12-11 2003-09-19 한국전자통신연구원 델타 시그마 나누기의 구조
US7599662B2 (en) * 2002-04-29 2009-10-06 Broadcom Corporation Method and system for frequency feedback adjustment in digital receivers
US6823033B2 (en) * 2002-03-12 2004-11-23 Qualcomm Inc. ΣΔdelta modulator controlled phase locked loop with a noise shaped dither
GB2403085B (en) * 2002-03-28 2005-09-07 Kaben Res Inc Phase error cancellation circuit and method for fractional frequency dividers and circuits incorporating same
US20030198311A1 (en) * 2002-04-19 2003-10-23 Wireless Interface Technologies, Inc. Fractional-N frequency synthesizer and method
US6946884B2 (en) * 2002-04-25 2005-09-20 Agere Systems Inc. Fractional-N baseband frequency synthesizer in bluetooth applications
US7116729B2 (en) * 2002-04-29 2006-10-03 Broadcom Corporation Trimming of local oscillation in an integrated circuit radio
KR100468734B1 (ko) * 2002-06-11 2005-01-29 삼성전자주식회사 노이즈를 감소시키기 위한 주파수 합성 회로
JP4629310B2 (ja) * 2003-01-29 2011-02-09 ルネサスエレクトロニクス株式会社 位相同期回路
US7003274B1 (en) * 2003-03-05 2006-02-21 Cisco Systems Wireless Networking (Australia) Pty Limited Frequency synthesizer and synthesis method for generating a multiband local oscillator signal
US7463710B2 (en) * 2003-06-27 2008-12-09 Analog Devices, Inc. Fractional-N synthesizer and method of programming the output phase
JP4373267B2 (ja) * 2003-07-09 2009-11-25 株式会社ルネサステクノロジ スプレッドスペクトラムクロック発生器及びそれを用いた集積回路装置
US8019035B2 (en) * 2003-08-05 2011-09-13 Stmicroelectronics Nv Noise shaped interpolator and decimator apparatus and method
US7038507B2 (en) * 2003-11-14 2006-05-02 Teledyne Technologies Incorporated Frequency synthesizer having PLL with an analog phase detector
JP4155406B2 (ja) * 2004-04-01 2008-09-24 ソニー・エリクソン・モバイルコミュニケーションズ株式会社 デルタシグマ変調型分数分周ｐｌｌ周波数シンセサイザ、及び、無線通信装置
US7253671B2 (en) * 2004-06-28 2007-08-07 Intelliserv, Inc. Apparatus and method for compensating for clock drift in downhole drilling components
WO2006002844A1 (en) * 2004-07-01 2006-01-12 Ericsson Technology Licensing Ab Apparatus comprising a sigma-delta modulator and method of generating a quantized signal in a sigma-delta modulator
DE102005018950B4 (de) * 2004-12-01 2011-04-14 Wired Connections LLC, Wilmington Vorrichtung und Verfahren zur Phasensynchronisation mit Hilfe eines Mikrocontrollers
US7482885B2 (en) * 2005-12-29 2009-01-27 Orca Systems, Inc. Method of frequency synthesis for fast switching
US7519349B2 (en) * 2006-02-17 2009-04-14 Orca Systems, Inc. Transceiver development in VHF/UHF/GSM/GPS/bluetooth/cordless telephones
JP4827764B2 (ja) * 2007-02-20 2011-11-30 富士通セミコンダクター株式会社 分数分周ｐｌｌ装置、およびその制御方法
US7656236B2 (en) 2007-05-15 2010-02-02 Teledyne Wireless, Llc Noise canceling technique for frequency synthesizer
GB2451473A (en) * 2007-07-31 2009-02-04 Wolfson Microelectronics Plc Dithered clock signal generator with zero average dither
US7911247B2 (en) * 2008-02-26 2011-03-22 Qualcomm Incorporated Delta-sigma modulator clock dithering in a fractional-N phase-locked loop
US8179045B2 (en) 2008-04-22 2012-05-15 Teledyne Wireless, Llc Slow wave structure having offset projections comprised of a metal-dielectric composite stack
US7983378B2 (en) * 2008-06-30 2011-07-19 Intel Corporation Extended multi-modulus prescaler
EP2417704B1 (en) * 2009-04-10 2017-08-02 Hittite Microwave LLC Fractional-n frequency synthesizer having reduced fractional switching noise
US8742864B2 (en) 2010-11-04 2014-06-03 Qualcomm Incorporated Method and digital circuit for generating a waveform from stored digital values
CN102769462A (zh) * 2011-05-06 2012-11-07 成都天奥电子股份有限公司 直接数字频率锁相倍频器电路
US8514118B2 (en) * 2011-09-23 2013-08-20 Silicon Laboratories Inc. Sigma-delta modulation with reduction of spurs using a dither signal
US8994420B2 (en) * 2012-05-11 2015-03-31 Silicon Laboratories Inc. Higher-order phase noise modulator to reduce spurs and quantization noise
US9202660B2 (en) 2013-03-13 2015-12-01 Teledyne Wireless, Llc Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes
CN103414469A (zh) * 2013-06-27 2013-11-27 深圳市创成微电子有限公司 一种rfid小数分频pll技术
US9692428B2 (en) * 2013-12-20 2017-06-27 Texas Instruments Incorporated Self-calibrating shared-component dual synthesizer
WO2015172372A1 (en) * 2014-05-16 2015-11-19 Lattice Semiconductor Corporation Fractional-n phase locked loop circuit
JP6439915B2 (ja) * 2014-09-12 2018-12-19 セイコーエプソン株式会社 フラクショナルｎ−ｐｌｌ回路、発振器、電子機器及び移動体
US10020818B1 (en) 2016-03-25 2018-07-10 MY Tech, LLC Systems and methods for fast delta sigma modulation using parallel path feedback loops
US10530372B1 (en) 2016-03-25 2020-01-07 MY Tech, LLC Systems and methods for digital synthesis of output signals using resonators
WO2018094380A1 (en) 2016-11-21 2018-05-24 MY Tech, LLC High efficiency power amplifier architectures for rf applications
CN106849946A (zh) * 2016-12-13 2017-06-13 航天恒星科技有限公司 一种小数分频频率综合器及小数分频方法
US11658667B2 (en) * 2021-07-05 2023-05-23 Shaoxing Yuanfang Semiconductor Co., Ltd. Reduction of noise in output clock due to unequal successive time periods of a reference clock in a fractional-N phase locked loop
US11933919B2 (en) 2022-02-24 2024-03-19 Mixed-Signal Devices Inc. Systems and methods for synthesis of modulated RF signals

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1560233A (en) * 1977-02-02 1980-01-30 Marconi Co Ltd Frequency synthesisers
US5495206A (en) 1993-10-29 1996-02-27 Motorola, Inc. Fractional N frequency synthesis with residual error correction and method thereof
JP3679503B2 (ja) 1996-06-11 2005-08-03 松下電器産業株式会社 周波数シンセサイザ
US5903194A (en) * 1997-08-05 1999-05-11 Rockwell Science Center, Inc. Digital phase modulation of frequency synthesizer using modulated fractional division
US6044124A (en) * 1997-08-22 2000-03-28 Silicon Systems Design Ltd. Delta sigma PLL with low jitter
US5986512A (en) * 1997-12-12 1999-11-16 Telefonaktiebolaget L M Ericsson (Publ) Σ-Δ modulator-controlled phase-locked-loop circuit
EP0948138B1 (en) * 1998-04-03 2005-03-09 Motorola Semiconducteurs S.A. Frequency synthesiser
US6060950A (en) 1998-06-05 2000-05-09 Nokia Mobile Phones Limited Control of a variable gain amplifier with a delta sigma modulator D/A converter
CA2281522C (en) * 1999-09-10 2004-12-07 Philsar Electronics Inc. Delta-sigma based two-point angle modulation scheme
WO2001024357A1 (en) * 1999-09-27 2001-04-05 Parthus Technologies Plc Method and apparatus for a frequency synthesizer having a compensated sigma delta modulator output signal

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1702973B (zh) * 2004-05-28 2011-06-08 美国博通公司 数字△∑调制器及其应用
CN100389542C (zh) * 2004-11-04 2008-05-21 海信集团有限公司 移动无线终端接收定位系统信号的装置及其方法
CN101060330B (zh) * 2007-03-22 2011-06-22 郑尧 一种小数分频频率合成器
CN101309082B (zh) * 2007-05-16 2011-03-16 中国科学院电子学研究所 基于时钟借用频率控制的相位切换多模分频方法及分频器
CN103001631A (zh) * 2011-09-16 2013-03-27 英飞凌科技奥地利有限公司 小数n锁相环路
CN103001631B (zh) * 2011-09-16 2017-04-12 英飞凌科技奥地利有限公司 小数n锁相环路
CN103178834B (zh) * 2013-03-07 2015-06-17 上海山景集成电路股份有限公司 小数分频系统
CN103178834A (zh) * 2013-03-07 2013-06-26 上海山景集成电路股份有限公司 小数分频系统
CN103248360B (zh) * 2013-05-16 2016-02-17 中国电子科技集团公司第四十一研究所 一种小数分频锁相环电路及直流调频方法
CN103248360A (zh) * 2013-05-16 2013-08-14 中国电子科技集团公司第四十一研究所 一种小数分频锁相环电路及直流调频方法
CN103593161A (zh) * 2013-11-20 2014-02-19 上海爱信诺航芯电子科技有限公司 基于真随机数发生器的全随机任意分数分频器及方法
WO2015120706A1 (zh) * 2014-02-13 2015-08-20 深圳市汇顶科技股份有限公司 正弦波生成装置和方法
CN107113002B (zh) * 2014-12-16 2020-10-27 北欧半导体公司 振荡器校准
CN107113002A (zh) * 2014-12-16 2017-08-29 北欧半导体公司 振荡器校准
CN106549667B (zh) * 2015-09-22 2019-11-15 大唐半导体设计有限公司 数字小数分频器及其分频方法
CN106549667A (zh) * 2015-09-22 2017-03-29 大唐半导体设计有限公司 数字小数分频器及其分频方法
CN107493101A (zh) * 2016-06-10 2017-12-19 硅实验室公司 用于低功率信号发生器的设备和相关联的方法
CN107493101B (zh) * 2016-06-10 2023-08-15 硅实验室公司 用于低功率信号发生器的设备和相关联的方法
CN107248862A (zh) * 2017-06-09 2017-10-13 芯海科技（深圳）股份有限公司 一种小数分频降低频率抖动电路及方法
CN107682010A (zh) * 2017-11-07 2018-02-09 杭州城芯科技有限公司 基于脉冲吞咽多模分频器的低功耗全数字的快速自动频率校准电路
CN107682010B (zh) * 2017-11-07 2024-06-04 杭州城芯科技有限公司 基于脉冲吞咽多模分频器的低功耗全数字的快速自动频率校准电路
CN108566200A (zh) * 2018-04-27 2018-09-21 上海顺久电子科技有限公司 一种分频器控制器电路、锁相环及芯片

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