JP4629310B2 - 位相同期回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、信号送信を行う位相同期回路(PLL:Phase Locked Loop circuit)に係り、特に切替え信号によりループ帯域を変更できる同期回路に関する。
【0002】
【従来の技術】
信号送信を行う位相同期回路の第1の従来例を図1に示す。この位相同期回路は、2つの入力信号REF、OSCの位相差を検出して位相差に応じた出力パルスを生成する位相比較器1(PFD:Phase Frequency Detector)と、位相比較器1の出力信号に応じた電流を出力するチャージポンプ2(CP:Charge Pump)と、チャージポンプ2の出力信号を平滑化するループフィルタ3(LF:Loop Filter)と、ループフィルタ3の出力電圧Vctrl1が第1の制御端子に供給されて周波数が制御される電圧制御発振器(VCO:Voltage Controlled Oscillator)4と、この電圧制御発振器4の出力信号foutを分周して位相比較器1に帰還するプログラマブル分周器(PDV:Programmable Divider)5と、入力される送信パルス列TX_DATAを所定の送信波形電圧Vctrl2に変換して電圧制御発振器4の第2の制御端子に入力するパルスの波形整形回路(PSC:Pulse Shaping Circuit)6と、送信チャネルを表す定数値、すなわちキャリア周波数を示す定数値CSにデルタシグマ変調をかけてプログラマブル分周器5の分周数設定信号を出力するデルタシグマ回路(ΔΣ)7とから構成される(例えば、特許文献1参照)。
【0003】
第1の従来例の位相同期回路の動作について説明する。位相比較器1、チャージポンプ2、ループフィルタ3、電圧制御発振器4、プログラマブル分周器5、デルタシグマ回路7により構成される部分は、分数分周方式の位相同期回路を構成する。デルタシグマ回路7は、N以上、N+1以下の定数値CSが入力されると、出力信号の平均値がCSと等しくなるようランダムにNまたはN+1を出力する。これにより、プログラマブル分周器5の平均分周数がNとN+1の間の分数値、すなわち定数値CSとなるため、分数分周数を有する位相同期回路を実現できる。このような分数分周方式の位相同期回路については、例えば、非特許文献2に記載されている。
【0004】
次に、波形整形回路6について説明する。波形整形回路6は送信パルス列Tx_DATAとして入力されるバイナリパルス列を、所定の送信波形に整形して電圧制御発振器4の第2の制御端子に送信波形電圧Vctrl2を供給する。例えば、周波数伝達特性がガウス分布の低域通過フィルタにより帯域制限した周波数偏移変調、すなわちGFSK(Gaussian Filtered Frequency Shift Keying)変調を行うためには、波形整形回路6を、ガウスフィルタと、デジタル/アナログ(D/A)変換器を用いて構成する。
【0005】
第1の従来例において、送信波形電圧Vctrl2から電圧制御発振器4の出力信号foutまでの伝達関数は、ハイパス特性を有する。すなわち、位相同期回路のループ帯域が広く、シンボル周波数がハイパスフィルタの阻止域または遷移域にある場合、送信波形電圧Vctrl2から入力される変調信号は出力信号foutにおいて劣化する。
【0006】
位相同期回路のループ帯域は温度やデバイス変動により変動するため、劣化の割合もそれに応じて変化する。この対策としてループ帯域を低く設定し、シンボル周波数をハイパスフィルタの通過域に設定する手法が挙げられる。しかし、この手法では位相同期回路の収束時間が長くなるため、位相同期回路の起動時間を満たすことができない難点がある。このため、第1の従来例では、収束時はループ帯域を広く、送信時は信号bandによりチャージポンプCPのチャージポンプ電流とループフィルタLFの時定数を切替え、ループ帯域を狭くするループ帯域切替方式をとり、収束時間と送信特性の双方を満たすようにしている。
【0007】
次に、第2の従来例を図3に示す。この位相同期回路は、位相比較器1と、チャージポンプ2と、ループフィルタ3と、電圧制御発振器4と、プログラマブル分周器5と、送信パルス列TX_DATAをGMSK信号に変換するガウスフィルタ8と、ガウスフィルタ8の出力と分周数設定信号を加算する加算回路9とに接続されるデルタシグマ回路7と、位相同期回路のループ特性と逆特性を有するディジタルフィルタ(DF:Digital Filter)10とから構成される(例えば、非特許文献3参照)。
【0008】
第2の従来例による位相同期回路の動作について説明する。位相同期回路の定常状態において、電圧制御発振器4の中心周波数は分周数を指定する定数CSと基準信号REFの周波数frefの積CS×frefである。送信時において送信パルス列TX_DATAはガウスフィルタ(GF:Gaussian Filter)8に入力されて波形整形を受けた後、ディジタルフィルタ10により位相同期回路のループ特性による劣化を補正した信号に変換される。ディジタルフィルタ10の出力は、キャリア周波数を表す信号CSと加算された後、デルタシグマ回路7に入力される。デルタシグマ回路7の出力は、プログラマブル分周器7に入力され分周数設定値が更新される。
【0009】
ここで、分かりやすく説明するため、まず、ディジタルフィルタ10が無く、ガウスフィルタ8の出力とデルタシグマ回路7の出力が接続されている場合を考える。なお、送信パルス列TX_DATAの周波数は位相同期回路のループ帯域よりも十分高いものとする(例えば10倍の周波数)。
【0010】
デルタシグマ回路7の出力信号は、送信変調信号をディジタル値で表現した信号である。この信号がプログラマブル分周器5に入力されると、プログラマブル分周器5の出力信号の位相が変化する。この位相の変化が、位相比較器1、チャージポンプ2、ループフィルタ3を介して電圧制御発振器4の出力に伝達し、中心周波数がCS×frefの変調信号を生成する。ここで、デルタシグマ回路7の出力信号が電圧制御発振器4の出力に伝達する際の伝達関数はローパス特性を示す。したがって、電圧制御発振器4からの出力はデルタシグマ回路7から出力された信号に位相同期回路のローパス特性を乗算した信号となる。
【0011】
このように、ディジタルフィルタ10が無い場合でも変調信号を出力することは可能であるが、位相同期回路のローパス特性により変調波形が減衰するため、特に位相同期回路のループ帯域に対し、送信パルス列TX_DATAの周波数が十分高い場合において動作が困難となる。第2の従来例では、この変調波形の減衰を防止するため、ディジタルフィルタ10を設けている。ディジタルフィルタ10は位相同期回路のローパス特性の逆特性を有し、送信信号をプログラマブル分周器5に入力する前に位相同期回路のローパス特性による劣化分を考慮した信号増幅を行う。この操作により、ループ帯域に依存せずシンボルレートの高速化を図ることができる。
【0012】
【非特許文献1】
SeongHwan Cho他、”A 6.5GHz CMOS FSKModulator for Wireless Sensor Applications”, Symposium on VLSI Digest of Technical Papers, pp182−185, 2002.
【非特許文献2】
Razavi著、「RF Microelectronics, 1998年、Prentice Hall社」、p279−283
【非特許文献3】
Michael H. Perrott他、”A 27−mW CMOSFractional−N Synthesizer Using Digital Compensation for 2.5−Mb/s GFSK Modulation,” IEEE JSSC Vol.32, No.12,pp2048−2060, Dec. 2002
【0013】
【発明が解決しようとする課題】
前述した第1の従来例の問題点について図2を用いて説明する。図2において、縦軸に周波数f、横軸に時間tをとり、fcはキャリア周波数、Δfは変調周波数、tsは変調開始時点を表わしている。ディジタル送信信号が“11111111”の連続の場合、理想的な変調波形は実線Aのようにキャリア周波数fcに対しΔf離れた変調を受けている波形である。しかし、ループ帯域がパケット長に対して広い場合、1点鎖線Bのように変調波形が劣化する。したがって、位相同期回路は、送信シンボルの最大パケット長が送信された場合においても、信号劣化を起こさないように十分低いループ帯域に設定されなくてはならない。
【0014】
一方、位相同期回路を構成する電圧制御発振器4はループフィルタLFのリークなどの外乱により、例えば図2の2点鎖線Cのような周波数ドリフトを発生する。このドリフトを位相同期回路により補正するためには、1パケット内で発生する電圧制御発振器4の周波数ドリフトに対して追随できるように、ループ帯域は広く設定されなくてはならない。
【0015】
第1の従来例では、特に“11111111”と、“1”が連続するような偏りのあるディジタル信号が送信される用途において、送信特性とドリフトの補正特性を両立することは困難であり、電圧制御発振器4のドリフトを低減するための別の手段が必要となる。
【0016】
第2の従来例では、デルタシグマ回路7やディジタルフィルタ10には、変調波形の波形の精度が必要となるため高いクロックレートが必要となる。したがって、基準信号REFの周波数frefも高く設定する必要があるため、位相比較器1やデルタシグマ回路7、ディジタルフィルタ10などのディジタル回路を高速で動作させる必要がある。これにより動作限界周波数や電力消費の面で難点がある。
【0017】
まとめると、第1の従来例では、“11111111”などの“1”の連続信号が送信された場合、PLLの引き込み動作により変調信号が劣化することに問題があり、第2の従来例では、送信信号誤差を小さくするためにシンボルレートに対し十分高いサンプリング周波数で動作する必要があるので、frefがシンボルレートに対して高い周波数に設定され、位相比較などディジタル回路の動作が困難になることに問題がある。
【0018】
本発明の目的は、“11111111”などの“1”の連続信号が投入された場合にも変調信号劣化を発生せず、さらに、シンボルレートが高い場合においても基準信号の周波数を低く保ち、位相比較器およびデルタシグマ回路のサンプリング周波数を低く保持できるループ帯域可変の位相同期回路を提供することにある。
【0019】
【課題を解決するための手段】
本発明の代表的手段の一例を示せば次の通りである。すなわち、本発明に係る位相同期回路は、一方の入力端子に入力される基準信号と他方の入力端子に入力される入力信号の位相差を検出して位相差に応じた出力パルスを生成する位相比較器と、位相比較器の出力信号に応じた電流を出力するチャージポンプと、チャージポンプの出力を平滑化するループフィルタと、ループフィルタの出力電圧に応じて出力信号の周波数が制御される電圧制御発振器と、入力される分周数データにしたがって前記電圧制御発振器の出力信号を分周して前記位相比較器の前記他方の入力端子に帰還するプログラマブル分周器とから構成される位相同期回路において、入力される送信信号列を、分周数を設定する整数信号に変換して前記プログラマブル分周器の制御端子へ入力する第1の変調手段と、入力される送信信号列を所定の信号波形に整形して前記電圧制御発振器に入力する第2の変調手段と、切替信号に応じて位相同期回路のループ帯域を切替えるループ帯域切替え手段とを有することを特徴とするものである。
【0020】
本発明の上記以外の目的、構成、並びに、それによって得られる作用・効果については、以下の実施の形態で例を挙げての詳細な説明の中で順次明らかにされよう。
【0021】
【発明の実施の形態】
以下、本発明に係る位相同期回路の好適な実施形態について、添付図面を参照しながら詳細に説明する。
【0022】
<実施形態1>
図4は、本発明に係る位相同期回路の第1の実施形態を示す回路ブロック図である。なお、従来例の図1及び図2に示した構成部分と同じ構成部分には、同じ参照符号を付してある。この位相同期回路は、位相比較器1と、可変電流チャージポンプ11と、ループフィルタ3と、電圧制御発振器4と、プログラマブル分周器5から構成され、さらに、基準信号REF、送信パルス列TX_DATA、可変電流チャージポンプ11の電流値切替信号CURの送出タイミングを制御する制御回路(CTL)16と、送信パルス列TX_DATAを所定の整数値パルス列に変換してプログラマブル分周器5の分周数設定端子へ入力する第1の変調手段MD1と、送信パルス列TX_DATAに所定の信号波形に整形して前記電圧制御発振器4に入力する第2の変調手段MD2とから構成される。
【0023】
本実施形態では、一例として第1の変調手段MD1は、送信パルス列に1つの定数mを乗じる乗算器13と、乗算器13の出力を所定のパルス列に変換するデルタシグマ回路7と、デルタシグマ回路7の出力にキャリア周波数を示す定数を加算する加算回路14とから構成する回路を示し、第2の変調手段MD2は、送信パルス列TX_DATAを所定の信号形状に変換して電圧制御発振器4に入力する波形整形回路6とから構成する回路を示している。また、第1の変調手段MD1の出力と、第2の変調手段MD2の出力との間の出力遅延差を調整する遅延回路(DLY)15を、第1の変調手段MD1のデルタシグマ回路7と加算回路14の間に設けている。
【0024】
ここで、特に波形整形回路6とデルタシグマ回路7の出力位相差を調整する遅延回路15が設けられている点、電流可変チャージポンプ11によりループ帯域を切替えることができる点、送信パルス列TX_DATAとデルタシグマ回路7の間に、定数を乗算する1つの乗算器13を備えている点を特徴とする。
【0025】
このように構成される本発明に係る位相同期回路は、送信パルス列TX_DATAが入力されると、電圧制御発振器4の出力から変調信号を出力する。まず、位相同期回路の送信起動手順を、図5を用いて説明する。図5において、縦軸は電圧制御発振器4の発振周波数foscを示し、横軸は時間tを示している。
【0026】
E時点において、制御回路16から基準信号REFが投入され位相同期回路が起動されると、制御回路16は電流値切替信号CURにより電流可変チャージポンプ11の電流値を高くすることによりループ帯域を広く設定し、キャリア周波数を示す定数であるCS信号にしたがった周波数に収束を開始する。図中に示したWR期間は、ループ帯域が広く設定される。
【0027】
次に、F時点において、電流値切替信号CURの状態を変化させ電流可変チャージポンプ11の電流を低減してループ帯域を狭く切替える。図中に示したNR期間はループ帯域が狭く設定される。
【0028】
次に、切替時に生じた位相周波数差の再引込みを行った後、G時点において送信パルス列TX_DATAが投入され、送信が開始される。
【0029】
本実施形態の位相同期回路の個別構成要素の動作について、以下説明する。
波形整形回路6は、送信信号TX_DATAを所定のパルス形状に整形して電圧制御発振器4の周波数を制御する第2の制御端子に入力し、変調を行う。
【0030】
この構成では、電圧制御発振器4の第1の制御端子がループフィルタ12の出力端子に接続され、第2の制御端子が波形整形回路6に接続される。このように構成すると、第1の制御端子で中心周波数が決定され、第2の制御端子に入力される変調信号が前記中心周波数に加算されることによって変調が可能となる。この電圧制御発振器4の構成としては、例えば、第1の従来例中に記載されている電圧制御発振器を用いることができる(非特許文献1、p.184、図4参照)。また、波形整形回路6は、例えば、ディジタルフィルタとD/A変換器により構成すればよい。
【0031】
送信パルス列TX_DATAは、乗算回路13により定数mの乗算を受けたのちデルタシグマ回路7に入力される。デルタシグマ回路7は、入力された信号をデルタシグマ変調したのち、加算回路14でキャリア周波数を表す定数CSの加算を受ける。加算回路14の出力は、プログラマブル分周器5に入力され分周数が更新される。これにより生じるプログラマブル分周器5の出力の位相変化が、位相比較器1、可変電流チャージポンプ11、ループフィルタ12を介して電圧制御発振器4に伝達されることによって変調が可能となる。
【0032】
本実施形態で用いるデルタシグマ回路7の構成は特に限定されず、例えば、図6に示す1次デルタシグマ回路が適用できる。ここで、x(n)は入力信号(乗算器13の出力)、y(n)は出力信号(加算器14の入力)であり、17は加算器、18は入力された値に最も近い整数値を出力する整数化回路(INT:Integer)、19は1遅延回路である。
【0033】
定数mは、基準信号REFの周波数fref、送信パルス列TX_DATAのシンボルレート、キャリア周波数fc、分周数k、変調周波数fmodを元に決定される。fref=1MHz、fc=1GHz、k=1000、fmod=100kHzとし、シンボルを1Mbpsの、“111−1−111−1−1−1”のような信号系列の場合を例に取り、定数mの決定手段について説明する。
【0034】
位相同期回路の定常状態、すなわち電圧制御発振器4の出力周波数が1GHzであるとする。このとき、送信シンボルに“−1”が入力されると、波形整形回路6から出力される変調信号により電圧制御発振器4の周波数は1GHzから999.9MHzに変調される。変調前において位相同期回路が1GHzに収束しているため、この999.9MHzの信号が位相比較器1に帰還されたとき、位相差を生じるため位相同期回路が引込み動作を開始し変調信号が劣化する。
【0035】
この引込み動作を発生させないためには、分周数が999.9であればよい。
したがって、シンボル“−1”が入力された場合、分周数を−0.1分周し、同様にシンボル“1”が入力された場合、分周数を+0.1分周することにより位相同期回路の引き込みによる信号劣化を防止することができる。しかし、実際にはプログラマブル分周器5の分周数は少数値を取る事ができない。そこで、±0.1信号をデルタシグマ回路7に入力してデルタシグマ変調を行い出力の±1系列を、プログラマブル分周器5に入力する。すなわち、乗算器13において、入力されてくる送信シンボル“+1”、“−1”に対し定数mをかけてそれぞれ“+0.1”、“−0.1”に変換してからデルタシグマ回路7へ入力すればよい。従って、この場合はm=1/10と決定される。ここで、ディジタル信号では小数点以下の桁数に制限があるため、定数mを表現できない場合がある。その場合には、1/10である必要は無く、ディジタル信号で表現できる1/10に近い数字を選択することで対応できる。
【0036】
また、例えばfref=2MHz、送信シンボルを1Mbpsのようにシンボルレートに対して基準信号REFの周波数が高い場合は、送信シンボル“1”を基準信号REFの周波数と同じ周波数の信号“11”のように、同じシンボルの繰り返しにより表現して乗算器13に入力することで動作できる。
【0037】
更に、シンボルレートに対して基準信号REFの周波数が低い場合は、第1の変調手段MD1として図7に示す変調手段MD1aを用いればよい。ここで図7において、変調手段MD1aは、送信パルス列に1つの定数mを乗じる乗算器13と、乗算器13の出力を所定のパルス列に変換するデルタシグマ回路7と、デルタシグマ回路7の出力の所定区間における平均値を出力する平均化回路(AVG)20と、平均化回路20の出力にキャリア周波数を示す定数CSを加算する加算回路14とから構成する回路である。
【0038】
例えばfref=0.5MHz、送信シンボルを1Mbpsとし、送信シンボル“1-111”に対応するデルタシグマ回路7の出力を“1-111”とすると、平均化回路20は、2つの送信シンボルの平均をとり周波数0.5MHzで“01”の信号を出力する。
【0039】
このように、本実施形態では、基準信号REFをシンボルレート以下に設定した場合でも動作できるため、基準信号REFの周波数を低くすることができる。
【0040】
なお、1次デルタシグマ回路の代わりに、図8に示す2次デルタシグマ回路を用いてもよい。図8において、x(n)は入力信号(乗算器13の出力)、y(n)は出力信号(加算器14の入力)、17は加算器、18は入力された値に最も近い整数値を出力する整数化回路(INT)、19は1遅延回路、21は定数2と乗算する乗算器である。2次デルタシグマ回路は、出力y(n)に出現するパタンが1次デルタシグマ回路と比較してランダム性を有するため、より出力スペクトルの特性を改善することができる。
【0041】
さらに、図9に示す多段接続型デルタシグマ回路や、図10に示すデルタ変調回路を1次デルタシグマ回路の代わりに用いることもできる。
【0042】
図9においてx(n)は入力信号(加算器13の出力)、y(n)は出力信号(加算器14の入力)であり、17は加算器、18は入力された値に最も近い整数値を出力する整数化回路、19は1遅延回路である。また、DS1は1段目の1次デルタシグマ回路、DS2は2段目の1次デルタシグマ回路、DS3は3段目の1次デルタシグマ回路である。多段接続型デルタシグマ回路は、安定な2次以下のデルタシグマ回路を複数個使用して2次以上のデルタシグマ回路を構成するため、安定な動作が得られる。図9に示した多段接続型デルタシグマ回路は、1次デルタシグマ回路や2次デルタシグマ回路よりも出力y(n)に出現するパタンが1次デルタシグマ回路と比較してランダム性を有するため、より出力スペクトルの特性を改善することができる。
【0043】
図10においてx(n)は入力信号(加算器13の出力)、y(n)は出力信号(加算器14の入力)であり、17は加算器、18は入力された値に最も近い整数値を出力する整数化回路、19は1遅延回路である。デルタシグマ回路では出力信号に含まれる雑音が低周波で小さく高周波で大きくなるのに対し、デルタ変調回路の出力y(n)に出現する信号は全帯域で平坦な周波数特性を得ることができる。
【0044】
また、第1の変調手段MD1は、定数mと乗算器13で構成される部分を、送信信号TX_DATAを所定の波形に減衰させるディジタルフィルタ22に置き換えた、図11に示す変調手段MD1bを用いても構成できる。或いは、送信信号TX_DATAに応じ送信波形をデータテーブルから読み出してデルタシグマ回路7へ入力するように構成しても同様の動作ができる。
【0045】
さて、前述した第1の変調手段MD1の加算回路14の出力と、第2の変調手段MD2の波形整形回路6の出力では、回路構成が異なるため位相差を有する。この位相差を考慮せずに信号を送信した場合、波形整形回路6により生成される変調信号と加算回路14から出力される分周数更新信号に遅延差を生じるため、変調波形が崩れてしまう。
【0046】
そこで、遅延回路15によりこれらの間の位相差を調整することにより、波形整形回路6の出力と加算回路14の出力の位相差を無くすことができる。ここで、遅延回路15の挿入位置は図4に示す位置に限定されず、デルタシグマ回路7と乗算回路13の間や、加算回路14とプログラマブル分周器5の間や、波形整形回路6内に挿入することができる。また、挿入箇所は1つに限定されず複数個の遅延回路を用いてもよい。
【0047】
以上により、“11111111”などの連続信号が送信された場合においても乗算回路13、デルタシグマ回路7、遅延回路15、加算回路14により変調周波数を保つ動作が行われるため、第1の従来例の問題点である送信波形の劣化を防止することができる。
【0048】
本実施形態では、波形整形回路6から投入される信号は、例えばディジタルフィルタなどにより波形整形が行われて入力されるため精度の高い変調波形が得られる。一方、乗算回路13では所定の定数mを乗算して出力するため、波形整形されない信号が出力される。これにより、第1の変調手段MD1の加算回路14からプログラマブル分周器5へ入力される信号は、所望の送信波形に対し誤差を多く含む。したがって、本実施形態では出力される変調信号を生成する際の、波形整形回路6の変調経路すなわち第2の変調手段MD2の寄与率を、加算回路14の変調経路すなわち第1の変調手段MD1に対し大きくなるように設定することにより精度の高い変調を行う。
【0049】
位相同期回路のループ帯域が30kHz、シンボルレートが1MHzの場合を例に取り、具体的な手法を説明する。位相同期回路は、第2の変調手段MD2から入力される信号に対しカットオフ周波数30kHzのハイパス特性を有し、第1の変調手段MD1から入力される変調信号に対しカットオフ周波数30kHzのローパス特性を有する。これらのハイパス特性とローパス特性を合成すると平坦なオールパス特性が得られる。
【0050】
シンボルレート1MHzの送信シンボルは0Hzから1MHzまでの帯域を有する。このようなシンボルが送信されるとき電圧制御発振器4から出力される変調信号において、0Hzから30kHzまでは第2の変調手段MD2によって生成され、30kHzから1MHzまでは第1の変調手段MD1によって生成される。
【0051】
本発明では、このような位相同期回路の特性を利用するため、送信時のループ帯域を狭く設定する。例えば、送信時のループ帯域を5kHzとすると、0Hzから5kHzまでは第2の変調手段MD2によって生成され、5kHzから1MHzまでは第1の変調手段MD1によって生成される。これにより、変調信号の多くは第2の変調手段MD2から生成され、微少部分が第1の変調手段MD1から生成されるため、変調誤差を低減することができる。
【0052】
ここで、位相同期回路のループ帯域を低く固定した場合、位相同期回路の収束時において収束時間がかかる問題がある。そこで、制御回路16を設けて、電流値切替信号CURにより収束時はループ帯域を広く、送信時はループ帯域を狭く切り替えることにより、高速に収束しかつ送信波形の誤差を低減できる構成とする。
【0053】
具体的には、送信時のチャージポンプ11の電流を収束時のチャージポンプ電流よりも低くすることによりループ帯域を切替えることができる。ここで、可変電流チャージポンプ11の回路構成例を述べる。図12は、2値電流切替型チャージポンプの構成例である。このチャージポンプ回路は、前段の位相比較器1からの信号UP/DN信号によりスイッチSup/Sdnをオン/オフし、チャージポンプの出力端子Vcpに電流を注入/引き抜く動作を行う。このとき、注入または引き抜かれる電流値はスイッチSup,Sdnに接続される電流源23,24の電流値の総和で決定される。図12において、電流源23,24はそれぞれ電流値Ia,Ibの電流源であり、電流源23はスイッチSWによりスイッチSup,Sdnへの接続/非接続を切替える。また、スイッチSWは電流値切替信号CURによりオン/オフ制御される。
【0054】
したがって、電流値切替信号CURによりスイッチSWがオフされたとき、スイッチSup,Sdnに接続される電流源の電流値の総和は、Iaである。また、電流値切替信号CURによりスイッチSWがオンされたとき、スイッチSup,Sdnに接続される電流源の電流値の総和は、Ia+Ibである。これにより、電流をIaおよびIa+Ibの2値に切替えられるチャージポンプが構成できる。
【0055】
ここで、図12において電流値切替信号CURは1ビットの信号としたが、これを多ビット化し、さらにスイッチSWおよび電流源24を、電流源23に並列に複数設けることにより、2値以上の電流値を出力させることもできる。
【0056】
以上述べたように、本実施形態では連続信号が投入された場合にも変調信号の劣化を発生せず、さらに、シンボルレートが高い場合においても、基準信号の周波数frefを低く保ち、位相比較器1およびデルタシグマ回路7のサンプリング周波数を低く保持できる位相同期回路が構成できる。
【0057】
<実施形態2>
図13は、本発明に係る位相同期回路の第2の実施形態を示すブロック回路図である。本実施形態は、第1の実施形態で述べた位相同期回路の適用例を示すデータ送信回路である。図13において制御回路30は、位相同期回路PLLおよび増幅回路AMPなどから構成される送信回路に、基準信号REF、送信シンボルTX_DATA、電流値切替信号CUR、増幅回路のオン・オフ制御信号PAONを出力し、送信時の動作状態を制御する。位相同期回路PLLは、第1の実施形態で述べた位相同期回路であり、図4に示した構成を用いている。なお、第1および第2の変調手段MD1、MD2の構成は、第1の実施形態で述べたように、デルタシグマ回路7としては、1次または2次デルタシグマ回路、或はデルタ変調回路などを用いることができ、波形整形回路6としては、ガウスフィルタとD/A変換器で構成すればよい。
【0058】
送信時の動作は、次のようになる。
まず、電流値切替信号CURにより位相同期回路PLL内のチャージポンプ電流値が設定される。このとき、チャージポンプの電流値は位相同期回路のループ帯域を広くする状態に設定される。
【0059】
次に、位相同期回路が基準信号REFと位相同期回路の分周数に応じた周波数に収束するまで待機時間を設けた後、制御回路30から信号PAONが投入されて増幅回路AMPが起動される。
【0060】
増幅回路AMPが起動されるとき、電源変動などにより位相同期回路の出力周波数が変動するため、その周波数変動を吸収する待機時間を設けた後、制御回路30は電流値切替信号CURによりループ帯域を狭く切替える。
【0061】
ループ帯域切替時、電流変動などにより生じる位相周波数差を吸収するため位相同期回路PLLが再引き込みを行う。
【0062】
この引き込みを完了する待機時間を設けた後、制御回路30は、送信パルス列TX_DATAを位相同期回路に投入する。
位相同期回路は、第1及び第2の変調手段を用いて送信パルス列TX_DATAを変調信号p0に変換し、増幅回路AMPに出力する。増幅回路AMPは、位相同期回路の出力信号p0を増幅した信号TX_OUTを出力する。出力信号TX_OUTは、例えば無線通信の場合、フィルタやアンテナなどを介して電波として空間に放出され、他の受信回路に伝達される。
【0063】
本実施形態では、データ送信回路の位相同期回路に、前述した第1の実施形態の位相同期回路を用いたことにより、“11111111”などの“1”が連続したデータ信号が制御回路30から投入された場合にも、変調信号の劣化が発生せず、したがってデータ送信回路から出力される送信信号は誤差のない良好なデータ送信を行える。
【0064】
【発明の効果】
前述した実施形態例から明らかなように、本発明によれば、位相同期回路を構成する第1変調手段によりプログラマブル分周器への分周数変更を低い周波数で行えるため、従来の同期回路で問題となった、“11111111”などの連続信号送信時の変調信号劣化や、高速クロック周波数による位相比較器動作不良をなくすことができる。
【図面の簡単な説明】
【図1】第1の従来例を示す位相同期回路の構成図、
【図2】第1の従来例の位相同期回路の送信特性を示す図、
【図3】第2の従来例を示す位相同期回路の構成図、
【図4】本発明に係る同期回路の第1の実施形態を示す回路ブロック図、
【図5】本発明に係る位相同期回路の送信起動手順を説明するための電圧発振器の発振周波数の時間変化を示す図、
【図6】第1の実施形態で用いるデルタシグマ回路の構成例を示す図、
【図7】第1の実施形態で用いる変調回路の別の構成例を示す図、
【図8】第1の実施形態で用いるデルタシグマ回路の別の構成例を示す図、
【図9】第1の実施形態で用いる多段接続型デルタシグマ回路の構成例を示す図、
【図10】第1の実施形態で用いるデルタ変調回路の構成例を示す図、
【図11】第1の実施形態で用いる変調回路の別の構成例を示す図、
【図12】第1の実施形態で用いる電流可変チャージポンプの回路構成例を示す図、
【図13】本発明に係る同期回路の第2の実施形態を示す図。
【符号の説明】
1…位相比較器(PFD)、2…チャージポンプ(CP)、3,12…ループフィルタ(LF)、4…電圧制御発振器(VCO)、5…プログラマブル分周器(PDV)、6…波形整形回路(PSC)、7…デルタシグマ回路(ΔΣ)、8…ガウスフィルタ(GF)、9,14,17…加算回路、10,22…ディジタルフィルタ(DF)、11…電流可変チャージポンプ、13,21…乗算器、15…遅延回路(DLY)、16,30…制御回路(CTL)、18…整数化回路(INT)、19…1遅延回路、20…平均化回路(AVG)23,24…電流源、AMP…増幅回路、CUR…電流値切替信号、DS1〜DS3…デルタシグマ回路、REF…基準信号、MD1…第1の変調手段、MD2…第2の変調手段、MD1a,MD1b…変調手段、NR…ループ帯域が狭く設定された期間、PAON…オン・オフ制御信号、TX_DATA…送信パルス列、TX_OUT…出力信号、WR…ループ帯域が広く設定された期間。
Claims (9)
- 一方の入力端子に入力される基準信号と他方の入力端子に入力される入力信号との位相差を検出して位相差に応じた出力パルスを生成する位相比較器と、
該位相比較器の出力信号に応じた電流を出力するチャージポンプと、
該チャージポンプの出力を平滑化するループフィルタと、
該ループフィルタの出力電圧に応じて出力信号の周波数が制御される電圧制御発振器と、
入力される分周数データにしたがって前記電圧制御発振器の出力信号を分周して前記位相比較器の他方の入力端子に帰還するプログラマブル分周器と、
入力される送信信号列を、分周数を設定する整数信号に変換して前記プログラマブル分周器の制御端子に入力する第1の変調手段と、
入力される送信信号列を所定の信号波形に整形して前記電圧制御発振器に入力する第2の変調手段と、
切り替え信号に応じてループ帯域を切り替えるループ帯域切替手段をさらに具備してなり、
前記ループ帯域切替手段は、前記入力される送信信号列の変調信号を発生する際における送信時の前記第2の変調手段の寄与率が前記第1の変調手段の寄与率に対して大きくなるように、前記切り替え信号により制御されることを特徴とする位相同期回路。 - 請求項1記載の位相同期回路において、
前記第1の変調手段は前記送信信号列に1以下の定数を乗じる乗算器と、
該乗算器の出力に対してデルタシグマ変調を行うデルタシグマ回路と、
該デルタシグマ回路の出力とキャリア周波数を示す定数とを加算する加算器とを含んで構成されることを特徴とする位相同期回路。 - 請求項1に記載の位相同期回路において、
前記第1の変調手段は、前記送信信号列を所定の信号波形に変換するディジタルフィルタと、ディジタルフィルタの出力に対してデルタシグマ変調を行うデルタシグマ回路と、
該デルタシグマ回路の出力とキャリア周波数を示す定数とを加算する加算回路とを含んで構成されることを特徴とする位相同期回路。 - 請求項2または3に記載の位相同期回路において、
前記デルタシグマ回路は、1次または2次のデルタシグマ回路であることを特徴とする位相同期回路。 - 請求項2または3に記載の位相同期回路において、
前記デルタシグマ回路は、1次または2次のデルタシグマ回路を複数段縦続して接続し、それぞれの出力を結合するデジタルフィルタで構成されることを特徴とする位相同期回路。 - 請求項1に記載の位相同期回路において、
前記第1の変調手段は、前記送信信号列に定数を乗じる乗算器と、該乗算器の出力に対してデルタ変調を行うデルタ変調回路と、該デルタ変調回路の出力とキャリア周波数を示す定数とを加算する加算回路とを含んで構成されることを特徴とする位相同期回路。 - 請求項1に記載の位相同期回路において、
前記第1の変調手段は、前記送信信号列を所定の信号波形に変換するディジタルフィルタと、該ディジタルフィルタの出力に対してデルタ変調を行うデルタ変調回路と、該デルタ変調回路の出力とキャリア周波数を示す定数とを加算する加算回路とを含んで構成されることを特徴とする位相同期回路。 - 請求項1〜7のいずれかに記載の位相同期回路と、
前記位相同期回路の電圧制御発振器出力に接続される増幅回路と、
前記位相同期回路のループ切替えのためのループ切替信号と前記増幅回路の動作状態を制御するオン・オフ信号と前記位相同期回路への基準信号と送信信号系列とを供給する制御回路とを含んで構成され、
入力される送信信号系列を増幅して出力することを特徴とするデータ送信回路。 - 請求項8に記載のデータ送信回路において、
前記入力される送信信号系列は、前記ループ帯域切替手段の制御信号から遅延した信号によって起動されることを特徴とするデータ送信回路。
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