JP2009094582A - Pll回路 - Google Patents
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Abstract
【解決手段】まず、DCOの前段に位置する乗算器に、デジタル値である“1”を入力した状態で一度収束動作を完了させる。続いて、最初の収束状態でのDCOの制御デジタル値を任意の設定値で除したデジタル値をDCOの前段に位置する乗算器に切り替えて入力して、2度目の収束状態でのDCOの制御デジタル値を任意の設定値に収束させる。PLLの系において、DCOを制御するデジタル値の基準値を任意の値に調整して、DCOの変換利得を所望の値に調整できる。
【選択図】 図1
Description
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
を具備することを特徴とするPLL回路である。
101…位相比較器
102…デジタル制御発振回路(DCO)
103…可変利得回路
104…デジタル値設定手段
105…収束検出回路
106…収束検出信号
107…比較回路
108…第2の乗算器
109…差分検出信号
110…保持回路
111…第1の乗算器
112…デジタル低域通過フィルタ
200、200−2、200−3、200−4…デジタルPLL回路
201…位相比較器
202…デジタル制御発振回路(DCO)
203…可変利得回路
204…デジタル値設定手段
205…収束検出回路
206…収束検出信号
207…比較回路
208…第1の保持回路
209…第2の保持回路
210…第2の乗算器
211…第3の乗算器
212…差分検出信号
213…第1の乗算器
214…第3の保持回路
215…デジタル低域通過フィルタ
216…周波数変調信号成分
217…加算器
Claims (11)
- デジタル値を用いて制御される発振回路を持つPLL回路であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示された各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
を具備することを特徴とするPLL回路。 - 前記基準値調整手段は、前記位相比較器の出力が収束したときの前記利得回路が出力する基準デジタル値に対し、該基準デジタル値に任意のデジタル設定値で除した値を乗算して、前記発振回路の変換利得を該任意のデジタル設定値に調整する、
ことを特徴とする請求項1に記載のPLL回路。 - 前記基準値調整手段は、デジタル値である“1”を前記利得回路が出力する基準デジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態での基準デジタル値を任意の設定値で除したデジタル値を基準デジタル値に乗算して、2度目の収束状態での前記発振回路への基準デジタル値を該任意のデジタル設定値に収束させる、
ことを特徴とする請求項1に記載のPLL回路。 - 前記基準値調整手段は、
任意のデジタル設定値を設定するデジタル値設定手段と、
前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、
前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、
前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、
初期値としてデジタル値である“1”を保持するとともに、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持する保持手段と、
前記利得回路の出力と前記保持手段が出力する値を掛け合わせる第2の乗算器と、
を備え、
前記第2の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なう、
ことを特徴とする請求項1に記載のPLL回路。 - 前記位相比較器と前記発振回路の間にデジタル低域通過フィルタを配設する、
ことを特徴とする請求項2乃至4のいずれかに記載のPLL回路。 - 前記基準値調整手段は、前記発振回路単体での変換利得に経時変化が生じる度に、前記位相比較器の出力が収束したときの前記利得回路が出力する基準デジタル値に対し、該基準デジタル値に任意のデジタル設定値で除した値を乗算して、前記発振回路の変換利得を該任意のデジタル設定値に調整する動作を行なう、
ことを特徴とする請求項1に記載のPLL回路。 - 前記基準値調整手段は、
任意のデジタル設定値を設定するデジタル値設定手段と、
前記利得回路が出力するデジタル値からPLLの収束を検出する収束検出手段と、
前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、
前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第1の乗算器と、
初期値としてデジタル値である“1”を保持し、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がPLLの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第1の乗算器の出力を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“1”にリセットされる第1の保持手段と、
初期値としてデジタル値である“1”を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号をトリガにして、入力されるデジタル値を保持する第2の保持手段と、
前記第1及び第2の保持手段の出力を掛け合わせる第2の乗算器と、
前記位相比較器と同一の動作クロックをトリガにして、前記第2の乗算器が出力するデジタル値を保持するとともに、該デジタル値を前記第2の保持手段に入力する第3の保持手段と、
前記利得回路の出力と前記第3の保持手段が出力する値を掛け合わせる第3の乗算器と、
を備え、
前記第3の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なう、
ことを特徴とする請求項1に記載のPLL回路。 - 前記位相比較器と前記発振回路の間にデジタル低域通過フィルタを配設する、
ことを特徴とする請求項6又は7のいずれかに記載のPLL回路。 - 前記利得回路は可変利得回路であり、前記収束検出手段が検出する前記位相比較器の出力の収束度合いに応じて前記可変利得回路の利得を切り替える、
ことを特徴とする請求項4又は7のいずれかに記載のPLL回路。 - 前記デジタル値設定手段が設定するデジタル値で正規化された周波数変調成分に相当するデジタル信号を、前記発振回路を制御するデジタル信号に加算する手段をさらに備える、
ことを特徴とする請求項7に記載のPLL回路。 - 請求項1乃至10のいずれかに記載のPLL回路を備える、
ことを特徴とする無線通信装置。
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JP2007260394A JP4735632B2 (ja) | 2007-10-03 | 2007-10-03 | Pll回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012060585A (ja) * | 2010-09-13 | 2012-03-22 | Toshiba Corp | 局部発振器 |
JPWO2011001652A1 (ja) * | 2009-07-02 | 2012-12-10 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | Pll回路、およびそれを搭載した無線通信装置 |
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JP2002076886A (ja) * | 2000-06-30 | 2002-03-15 | Texas Instruments Inc | デジタル小位相検出器 |
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