JP2002076888A - ディジタルプロセッシング位相同期ループ回路 - Google Patents
ディジタルプロセッシング位相同期ループ回路Info
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- JP2002076888A JP2002076888A JP2000268165A JP2000268165A JP2002076888A JP 2002076888 A JP2002076888 A JP 2002076888A JP 2000268165 A JP2000268165 A JP 2000268165A JP 2000268165 A JP2000268165 A JP 2000268165A JP 2002076888 A JP2002076888 A JP 2002076888A
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ディジタルプロセッシング位相同期ループ回
路において、内蔵する発振器に周波数ズレが生じた場合
にかかる同期引き込み時間を短縮する。 【解決手段】 ＲＯＭ４内に発振器の電圧−周波数特性
を記憶しておき、これを用いて、所定の単位時間当たり
の位相差を測定する手段と、位相差から周波数のズレを
求める手段と、前記データベースを用いて周波数のズレ
を補正したセンター電圧値を求める手段と、求めたセン
ター電圧を前記電圧制御型発振器に与えた後に同期引き
込み動作を開始する手段からなる周波数ズレ補正処理を
行なうことによって、同期引き込み時間の短縮を図る。
路において、内蔵する発振器に周波数ズレが生じた場合
にかかる同期引き込み時間を短縮する。 【解決手段】 ＲＯＭ４内に発振器の電圧−周波数特性
を記憶しておき、これを用いて、所定の単位時間当たり
の位相差を測定する手段と、位相差から周波数のズレを
求める手段と、前記データベースを用いて周波数のズレ
を補正したセンター電圧値を求める手段と、求めたセン
ター電圧を前記電圧制御型発振器に与えた後に同期引き
込み動作を開始する手段からなる周波数ズレ補正処理を
行なうことによって、同期引き込み時間の短縮を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック生成等に
おけるディジタルプロセッシング位相同期ループ回路に
関し、特に、安定した周波数が要求される弱結合型のデ
ィジタルプロセッシング位相同期ループ回路の同期引き
込み時間を短縮する技術に関する。
おけるディジタルプロセッシング位相同期ループ回路に
関し、特に、安定した周波数が要求される弱結合型のデ
ィジタルプロセッシング位相同期ループ回路の同期引き
込み時間を短縮する技術に関する。
【０００２】
【従来の技術】近年、様々な高速伝送による通信システ
ムが登場し、これらの通信システムには信号伝送のため
のクロック周波数が重要な役割を担っている。例えば、
移動体通信システムの発達は目覚しく、国内外に多数の
基地局装置が設置されており、このような基地局におい
ても信号伝送のためのクロック周波数が必要でとなる。
こうした基地局においては、クロック発生装置（以下、
クロック供給ユニットという）として、基地局の設置工
事やメンテナンスよる運用停止の後に、クロック周波数
が迅速に立ち上がる（運用できる状態）ことが必要とさ
れている。即ち、基地局装置の中枢を担うクロック供給
ユニットが迅速に立ち上げられなければ、運用を開始或
いは再開することができないのである。基地局において
はクロック供給ユニットとして、一般的に位相同期ルー
プ（ＰＬＬ）回路を用いて外部基準周波数に同期した高
安定なクロック周波数を生成する機能が搭載されてい
る。ところが、ＰＬＬ回路に内蔵された発振器の周波数
が外部基準周波数と同期するまでには所定の引き込み時
間を要することは周知の通りである。
ムが登場し、これらの通信システムには信号伝送のため
のクロック周波数が重要な役割を担っている。例えば、
移動体通信システムの発達は目覚しく、国内外に多数の
基地局装置が設置されており、このような基地局におい
ても信号伝送のためのクロック周波数が必要でとなる。
こうした基地局においては、クロック発生装置（以下、
クロック供給ユニットという）として、基地局の設置工
事やメンテナンスよる運用停止の後に、クロック周波数
が迅速に立ち上がる（運用できる状態）ことが必要とさ
れている。即ち、基地局装置の中枢を担うクロック供給
ユニットが迅速に立ち上げられなければ、運用を開始或
いは再開することができないのである。基地局において
はクロック供給ユニットとして、一般的に位相同期ルー
プ（ＰＬＬ）回路を用いて外部基準周波数に同期した高
安定なクロック周波数を生成する機能が搭載されてい
る。ところが、ＰＬＬ回路に内蔵された発振器の周波数
が外部基準周波数と同期するまでには所定の引き込み時
間を要することは周知の通りである。
【０００３】ところで、外部基準周波数に同期するＰＬ
Ｌ回路を用いた発振回路（クロック供給ユニット）は、
その結合度合い応じて「強結合型」と「弱結合型」に分
けることができる。強結合型は、外部基準周波数と内部
周波数との結合度合いが強いものをいい、外部基準周波
数の変化に対し、内部周波数が敏感に追従応答するＰＬ
Ｌ回路を用いた発振回路であり、一般に位相同期ループ
中のＬＰＦ（低域通過型フィルタ）のカットオフ周波数
が高く、同期の引き込みが容易なものである。この発振
回路は、短時間で内部周波数を外部基準周波数に近づけ
ることができるが、ＬＰＦのカットオフ周波数が高いた
め、同期確立後においても外部基準周波数を中心にして
周波数が上下に揺らぎ、且つ、雑音成分の除去能力も低
い。したがって、非常に短時間で引き込み応答するもの
の、高精度な周波数一致が実現できず、同期して得られ
る周波数の安定度はあまり良くないものとなる。このよ
うな特性を持つ強結合型発振回路は、周波数精度（特に
安定度）をそれほど必要とせず、短時間で外部基準周波
数付近の周波数を発生させたい用途に使用される。例え
ば、上述の移動体通信システムにおける移動局の無線受
信部に見られるように、到来する電波からパイロット信
号を抽出し、これを基準周波数としてＰＬＬ回路を同期
させてクロック信号を得るような場合にあっては、移動
局内クロック周波数は受信信号を復調できる程度の周波
数精度があれば充分であるため強結合型発振回路が有効
である。
Ｌ回路を用いた発振回路（クロック供給ユニット）は、
その結合度合い応じて「強結合型」と「弱結合型」に分
けることができる。強結合型は、外部基準周波数と内部
周波数との結合度合いが強いものをいい、外部基準周波
数の変化に対し、内部周波数が敏感に追従応答するＰＬ
Ｌ回路を用いた発振回路であり、一般に位相同期ループ
中のＬＰＦ（低域通過型フィルタ）のカットオフ周波数
が高く、同期の引き込みが容易なものである。この発振
回路は、短時間で内部周波数を外部基準周波数に近づけ
ることができるが、ＬＰＦのカットオフ周波数が高いた
め、同期確立後においても外部基準周波数を中心にして
周波数が上下に揺らぎ、且つ、雑音成分の除去能力も低
い。したがって、非常に短時間で引き込み応答するもの
の、高精度な周波数一致が実現できず、同期して得られ
る周波数の安定度はあまり良くないものとなる。このよ
うな特性を持つ強結合型発振回路は、周波数精度（特に
安定度）をそれほど必要とせず、短時間で外部基準周波
数付近の周波数を発生させたい用途に使用される。例え
ば、上述の移動体通信システムにおける移動局の無線受
信部に見られるように、到来する電波からパイロット信
号を抽出し、これを基準周波数としてＰＬＬ回路を同期
させてクロック信号を得るような場合にあっては、移動
局内クロック周波数は受信信号を復調できる程度の周波
数精度があれば充分であるため強結合型発振回路が有効
である。
【０００４】一方、弱結合型とは、外部基準周波数と内
部周波数との結合度合いが弱いものをいい、外部基準周
波数の変化に対し、内部周波数が鈍感に追従応答するＰ
ＬＬ回路を用いた発振回路であり、一般に位相同期ルー
プ中のＬＰＦのカットオフ周波数が低く、ロックインレ
ンジが狭いものとなる。この発振回路は、外部基準周波
数と内部周波数との差が少しづつ縮まって同期に至るも
のであるため、差が大きい時には同期するまでに非常に
時間がかかることになる。逆に、一旦同期してしまえ
ば、外部基準周波数に対して自己の内部周波数がずれに
くくなり高精度に同期を維持することができるので、周
波数精度（特に安定度）を重視した用途、例えば、上述
の移動体通信システムにおける基地局等に使用される。
またこの場合、発振回路が内蔵する発振器として比較的
周波数が安定したものを用いた方が好ましく、例えば、
周波数を電圧にて制御可能な電圧制御型ＯＣＸＯ（Oven
Controlled Crystal Oscillator）が用いられることが
多い。
部周波数との結合度合いが弱いものをいい、外部基準周
波数の変化に対し、内部周波数が鈍感に追従応答するＰ
ＬＬ回路を用いた発振回路であり、一般に位相同期ルー
プ中のＬＰＦのカットオフ周波数が低く、ロックインレ
ンジが狭いものとなる。この発振回路は、外部基準周波
数と内部周波数との差が少しづつ縮まって同期に至るも
のであるため、差が大きい時には同期するまでに非常に
時間がかかることになる。逆に、一旦同期してしまえ
ば、外部基準周波数に対して自己の内部周波数がずれに
くくなり高精度に同期を維持することができるので、周
波数精度（特に安定度）を重視した用途、例えば、上述
の移動体通信システムにおける基地局等に使用される。
またこの場合、発振回路が内蔵する発振器として比較的
周波数が安定したものを用いた方が好ましく、例えば、
周波数を電圧にて制御可能な電圧制御型ＯＣＸＯ（Oven
Controlled Crystal Oscillator）が用いられることが
多い。
【０００５】上述のように移動体通信システムにおける
基地局等においては、弱結合型のＰＬＬ回路を備えた発
振回路（クロック供給ユニット）を用いて、高安定なク
ロック周波数を得ており、近年にあっては、ＰＬＬ回路
にディジタル演算を用いたループフィルタを形成するこ
とにより大きな時定数を扱えることができるようにな
り、更に、精度の良い周波数同期を行なうことができる
ディジタルプロセッシング位相同期ループ（ＤＰＰＬ
Ｌ）回路が多く用いられるようになった。
基地局等においては、弱結合型のＰＬＬ回路を備えた発
振回路（クロック供給ユニット）を用いて、高安定なク
ロック周波数を得ており、近年にあっては、ＰＬＬ回路
にディジタル演算を用いたループフィルタを形成するこ
とにより大きな時定数を扱えることができるようにな
り、更に、精度の良い周波数同期を行なうことができる
ディジタルプロセッシング位相同期ループ（ＤＰＰＬ
Ｌ）回路が多く用いられるようになった。
【０００６】このようなディジタルプロセッシング位相
同期ループ回路を用いた移動体通信システムにおける基
地局用のクロック供給ユニットの構成として、例えば、
ＧＰＳ(Global Positioning System)を利用し、このＧ
ＰＳから得られる信号（ＧＰＳタイムに同期した１ｐｐ
ｓ信号）を外部基準周波数としてクロック供給ユニット
のＤＰＰＬＬ回路の同期を図るものがある。この場合の
クロック供給ユニットが目標とする周波数安定度は１×
１０-12といった極めて高安定なものであり、外部基準
周波数とするＧＰＳ用人工衛星の発振源は、この精度を
有している。なお、クロック供給ユニットに用いる発振
器（ＯＣＸＯ）は、およそ５×１０-9程度のものが使用
される。そして、このクロック供給ユニットに備えられ
たＤＰＰＬＬ回路が１×１０-1 2の安定度を得るために
は、時定数を極めて大きくする必要があり、弱結合特有
の狭いロックインレンジにて同期制御を行なうとする
と、クロック供給ユニットの電源を投入したときから同
期確立までに、約２ヶ月間ほどかかることになってしま
う。
同期ループ回路を用いた移動体通信システムにおける基
地局用のクロック供給ユニットの構成として、例えば、
ＧＰＳ(Global Positioning System)を利用し、このＧ
ＰＳから得られる信号（ＧＰＳタイムに同期した１ｐｐ
ｓ信号）を外部基準周波数としてクロック供給ユニット
のＤＰＰＬＬ回路の同期を図るものがある。この場合の
クロック供給ユニットが目標とする周波数安定度は１×
１０-12といった極めて高安定なものであり、外部基準
周波数とするＧＰＳ用人工衛星の発振源は、この精度を
有している。なお、クロック供給ユニットに用いる発振
器（ＯＣＸＯ）は、およそ５×１０-9程度のものが使用
される。そして、このクロック供給ユニットに備えられ
たＤＰＰＬＬ回路が１×１０-1 2の安定度を得るために
は、時定数を極めて大きくする必要があり、弱結合特有
の狭いロックインレンジにて同期制御を行なうとする
と、クロック供給ユニットの電源を投入したときから同
期確立までに、約２ヶ月間ほどかかることになってしま
う。
【０００７】つまり、上述の場合のディジタルプロセッ
シング位相同期ループ回路を用いたクロック供給ユニッ
トにおいては、電源投入時から同期確立（ロック）時ま
でに要する時間は、「ＯＣＸＯウォームアップ時間」＋
「同期引き込み時間」となるが、同期引き込み時間が非
常に長いのである。なお、前記ＯＣＸＯウォームアップ
時間とは、電源を投入してからＯＣＸＯの周波数安定度
が、ＤＰＰＬＬの同期引き込み可能な基準値以内となる
までの一定時間である。
シング位相同期ループ回路を用いたクロック供給ユニッ
トにおいては、電源投入時から同期確立（ロック）時ま
でに要する時間は、「ＯＣＸＯウォームアップ時間」＋
「同期引き込み時間」となるが、同期引き込み時間が非
常に長いのである。なお、前記ＯＣＸＯウォームアップ
時間とは、電源を投入してからＯＣＸＯの周波数安定度
が、ＤＰＰＬＬの同期引き込み可能な基準値以内となる
までの一定時間である。
【０００８】
【発明が解決しようとする課題】しかしながら、上述よ
うな同期引き込み時間では実用に耐えないので、従来
は、時定数を段階的に小さいものから大きなものへ切り
替える方法などが採用されていたが、切替段数を多くす
るとＤＰＰＬＬ回路が非常に複雑となり、段数増大にも
限界があった。このため、ＤＰＰＬＬ回路を簡略化する
ことができ、且つ、同期確立までの時間を短縮可能なク
ロック供給ユニットが望まれていた。
うな同期引き込み時間では実用に耐えないので、従来
は、時定数を段階的に小さいものから大きなものへ切り
替える方法などが採用されていたが、切替段数を多くす
るとＤＰＰＬＬ回路が非常に複雑となり、段数増大にも
限界があった。このため、ＤＰＰＬＬ回路を簡略化する
ことができ、且つ、同期確立までの時間を短縮可能なク
ロック供給ユニットが望まれていた。
【０００９】また、ディジタルプロセッシング位相同期
ループ回路に設けられるＯＣＸＯ等の水晶発振器は、比
較的周波数は安定しているものの時間経過と共に徐々に
発振する周波数にズレが生じる場合がある。例えば、基
地局においては重要な役割を担うクロック供給ユニット
が故障したときのために、予備のクロック供給ユニット
を用意するのが一般的となっているが、ユニットの故障
に伴い長期間保管された予備用のクロック供給ユニット
を使用する場合に、電圧制御型ＯＣＸＯに対して、当初
は電源投入時に周波数制御のためのセンター電圧を与え
るのが一般的である。しかし、ＯＣＸＯが時間経過によ
り周波数ずれを生じていた場合、出力する周波数は、所
望の周波数からズレたものとなり、外部基準周波数との
差が大きいため、同期引き込み時間がそれだけ長くなっ
てしまうという問題点があった。
ループ回路に設けられるＯＣＸＯ等の水晶発振器は、比
較的周波数は安定しているものの時間経過と共に徐々に
発振する周波数にズレが生じる場合がある。例えば、基
地局においては重要な役割を担うクロック供給ユニット
が故障したときのために、予備のクロック供給ユニット
を用意するのが一般的となっているが、ユニットの故障
に伴い長期間保管された予備用のクロック供給ユニット
を使用する場合に、電圧制御型ＯＣＸＯに対して、当初
は電源投入時に周波数制御のためのセンター電圧を与え
るのが一般的である。しかし、ＯＣＸＯが時間経過によ
り周波数ずれを生じていた場合、出力する周波数は、所
望の周波数からズレたものとなり、外部基準周波数との
差が大きいため、同期引き込み時間がそれだけ長くなっ
てしまうという問題点があった。
【００１０】本発明はこのような問題点を解決するため
になされたものであり、ＰＬＬ回路を構成する発振器の
経年変化等により発振する周波数にズレが生じたとして
も、同期引き込み時間を短縮することができるディジタ
ルプロセッシング位相同期ループ回路を提供することを
目的とする。
になされたものであり、ＰＬＬ回路を構成する発振器の
経年変化等により発振する周波数にズレが生じたとして
も、同期引き込み時間を短縮することができるディジタ
ルプロセッシング位相同期ループ回路を提供することを
目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明に係わるディジタルプロセッシング位相同期ル
ープ回路の請求項１の発明は、電圧制御により発振周波
数を変化させる電圧制御型発振器と、前記電圧制御型発
振器の出力周波数を所定の周波数まで分周する分周器
と、前記分周器からの周波数と外部から供給される所定
の基準周波数との位相を比較して位相差を求める位相比
較器と、前記位相比較器からの位相差情報に基づいて前
記電圧制御型発振器に与える電圧値を計算する演算部
と、を備えたディジタルプロセッシング位相同期ループ
回路において、前記演算部は、電圧制御型発振器が有す
る電圧−周波数特性を記憶したデータベースを備えたこ
とを特徴とする。また、本発明に係わるディジタルプロ
セッシング位相同期ループ回路の請求項２の発明は、前
記請求項１記載のディジタルプロセッシング位相同期ル
ープ回路において、前記演算部は、電源投入の後に次の
手段（動作）をとることを特徴とする。即ち、所定の単
位時間当たりの位相差を測定する手段と、位相差から周
波数のズレを求める手段と、前記データベースを用いて
周波数のズレを補正したセンター電圧値を求める手段
と、求めたセンター電圧を前記電圧制御型発振器に与え
た後に同期引き込み動作を開始する手段を備えることに
よって、同期時間の短縮を図るのである。
に本発明に係わるディジタルプロセッシング位相同期ル
ープ回路の請求項１の発明は、電圧制御により発振周波
数を変化させる電圧制御型発振器と、前記電圧制御型発
振器の出力周波数を所定の周波数まで分周する分周器
と、前記分周器からの周波数と外部から供給される所定
の基準周波数との位相を比較して位相差を求める位相比
較器と、前記位相比較器からの位相差情報に基づいて前
記電圧制御型発振器に与える電圧値を計算する演算部
と、を備えたディジタルプロセッシング位相同期ループ
回路において、前記演算部は、電圧制御型発振器が有す
る電圧−周波数特性を記憶したデータベースを備えたこ
とを特徴とする。また、本発明に係わるディジタルプロ
セッシング位相同期ループ回路の請求項２の発明は、前
記請求項１記載のディジタルプロセッシング位相同期ル
ープ回路において、前記演算部は、電源投入の後に次の
手段（動作）をとることを特徴とする。即ち、所定の単
位時間当たりの位相差を測定する手段と、位相差から周
波数のズレを求める手段と、前記データベースを用いて
周波数のズレを補正したセンター電圧値を求める手段
と、求めたセンター電圧を前記電圧制御型発振器に与え
た後に同期引き込み動作を開始する手段を備えることに
よって、同期時間の短縮を図るのである。
【００１２】
【発明の実施の形態】以下、図示した実施の形態例に基
づいて本発明を詳細に説明する。図１は本発明に係わる
ディジタルプロセッシング位相同期ループ回路の実施の
形態例を示す機能ブロック図である。
づいて本発明を詳細に説明する。図１は本発明に係わる
ディジタルプロセッシング位相同期ループ回路の実施の
形態例を示す機能ブロック図である。
【００１３】この例に示すディジタルプロセッシング位
相同期ループ回路１は、直流電圧により発振周波数を制
御可能な恒温槽付水晶発振器（ＯＣＸＯ）７と、前記Ｏ
ＣＸＯ７が出力する周波数を所定の分周比にて分周する
分周器（ＤＩＶ）８と、前記分周器８により分周された
内部周波数と外部から供給される基準周波数とを入力と
しこれら相互間の位相差情報を出力する位相比較器２
と、該位相差情報を基に同期引き込み等のループ制御を
行なうＣＰＵ３と、前記ＣＰＵ３に接続されたＲＯＭ４
およびＲＡＭ５と、前記ＣＰＵ３から出力される周波数
制御信号（ディジタル信号）を直流電圧（アナログ信
号）に変換して前記ＯＣＸＯ７に与えるディジタル−ア
ナログ変換器（Ｄ／Ａ）６とを備えており、前記位相比
較器２への外部基準周波数を供給するのもとして、ＧＰ
Ｓレシーバ９を設けている。なお、ＧＰＳレシーバ９
は、複数のＧＰＳ衛星からの原子発振周波数に基づいた
ＧＰＳ１ＰＰＳ（１秒毎のパルス信号）を出力するもの
であり、この例では、ＧＰＳ１ＰＰＳを外部基準周波数
としている。
相同期ループ回路１は、直流電圧により発振周波数を制
御可能な恒温槽付水晶発振器（ＯＣＸＯ）７と、前記Ｏ
ＣＸＯ７が出力する周波数を所定の分周比にて分周する
分周器（ＤＩＶ）８と、前記分周器８により分周された
内部周波数と外部から供給される基準周波数とを入力と
しこれら相互間の位相差情報を出力する位相比較器２
と、該位相差情報を基に同期引き込み等のループ制御を
行なうＣＰＵ３と、前記ＣＰＵ３に接続されたＲＯＭ４
およびＲＡＭ５と、前記ＣＰＵ３から出力される周波数
制御信号（ディジタル信号）を直流電圧（アナログ信
号）に変換して前記ＯＣＸＯ７に与えるディジタル−ア
ナログ変換器（Ｄ／Ａ）６とを備えており、前記位相比
較器２への外部基準周波数を供給するのもとして、ＧＰ
Ｓレシーバ９を設けている。なお、ＧＰＳレシーバ９
は、複数のＧＰＳ衛星からの原子発振周波数に基づいた
ＧＰＳ１ＰＰＳ（１秒毎のパルス信号）を出力するもの
であり、この例では、ＧＰＳ１ＰＰＳを外部基準周波数
としている。
【００１４】この構成例において、特徴的な点は、ＲＯ
Ｍ４にＯＣＸＯのＶ（制御電圧）−Ｆ（周波数）特性の
データベースを備えたことであり、従来のものは、ＲＯ
Ｍ４に制御プログラムのみを記憶していたが、本発明に
あっては、Ｖ−Ｆ特性データベースを追加記憶してい
る。
Ｍ４にＯＣＸＯのＶ（制御電圧）−Ｆ（周波数）特性の
データベースを備えたことであり、従来のものは、ＲＯ
Ｍ４に制御プログラムのみを記憶していたが、本発明に
あっては、Ｖ−Ｆ特性データベースを追加記憶してい
る。
【００１５】この図に示すディジタルプロセッシング位
相同期ループ回路１は以下のように機能する。なおここ
では、ＯＣＸＯ７が公称周波数５ＭＨｚ、周波数制御範
囲±１×１０-5、周波数制御電圧＋２．５Ｖ±２Ｖであ
るとし、製造出荷時には＋２．５Ｖ（基準センター電
圧）にて５ＭＨｚを出力するよう調整がなされていたも
のとする。つまり、この場合のＲＯＭ４のＶ−Ｆ特性デ
ータベースは、制御電圧０．１Ｖ変化に対して発振周波
数が２．５Ｈｚ変化するという傾き情報をデータベース
化したものである。
相同期ループ回路１は以下のように機能する。なおここ
では、ＯＣＸＯ７が公称周波数５ＭＨｚ、周波数制御範
囲±１×１０-5、周波数制御電圧＋２．５Ｖ±２Ｖであ
るとし、製造出荷時には＋２．５Ｖ（基準センター電
圧）にて５ＭＨｚを出力するよう調整がなされていたも
のとする。つまり、この場合のＲＯＭ４のＶ−Ｆ特性デ
ータベースは、制御電圧０．１Ｖ変化に対して発振周波
数が２．５Ｈｚ変化するという傾き情報をデータベース
化したものである。
【００１６】即ち、まず、ＣＰＵ３は、ＲＯＭ４の制御
プログラムに基づき基準センター電圧である＋２．５Ｖ
をＤ／Ａ変換器６が出力するよう周波数制御信号を設定
し、Ｄ／Ａ変換器６に供給する。そして、Ｄ／Ａ変換器
６は直流制御電圧＋２．５ＶをＯＣＸＯ７に出力し、Ｏ
ＣＸＯ７は、この制御電圧に応じた周波数を発振し出力
する。
プログラムに基づき基準センター電圧である＋２．５Ｖ
をＤ／Ａ変換器６が出力するよう周波数制御信号を設定
し、Ｄ／Ａ変換器６に供給する。そして、Ｄ／Ａ変換器
６は直流制御電圧＋２．５ＶをＯＣＸＯ７に出力し、Ｏ
ＣＸＯ７は、この制御電圧に応じた周波数を発振し出力
する。
【００１７】そして、電源投入からＯＣＸＯ７のウォー
ムアップ時間経過の後に、ディジタルプロセッシング位
相同期ループ回路１は、図２に示す周波数ズレ補正処理
を行なう。
ムアップ時間経過の後に、ディジタルプロセッシング位
相同期ループ回路１は、図２に示す周波数ズレ補正処理
を行なう。
【００１８】図２は、本発明に係わるディジタルプロセ
ッシング位相同期ループ回路の周波数ズレ補正処理手段
の例を示すフローチャート図である。ウォームアップ時
間経過後に、まず、所定単位時間当たりの位相差を測定
する（ＳＴＥＰ１）。具体的には、例えば、ＣＰＵ３が
位相比較器２からの位相差情報から１０秒間の累積位相
差を測定し、この値が１０μｓであったとすれば、１０
μｓ／１０ｓを計算して、１秒当りの平均位相差１μｓ
を求める。なお、この位相差は、ＧＰＳ１ＰＰＳの位相
を基準としてプラス方向（進み位相）への差であるか、
或いは、マイナス方向（遅れ位相）への差であるかも認
識される。
ッシング位相同期ループ回路の周波数ズレ補正処理手段
の例を示すフローチャート図である。ウォームアップ時
間経過後に、まず、所定単位時間当たりの位相差を測定
する（ＳＴＥＰ１）。具体的には、例えば、ＣＰＵ３が
位相比較器２からの位相差情報から１０秒間の累積位相
差を測定し、この値が１０μｓであったとすれば、１０
μｓ／１０ｓを計算して、１秒当りの平均位相差１μｓ
を求める。なお、この位相差は、ＧＰＳ１ＰＰＳの位相
を基準としてプラス方向（進み位相）への差であるか、
或いは、マイナス方向（遅れ位相）への差であるかも認
識される。
【００１９】次に、測定した位相差から周波数のズレを
計算し（ＳＴＥＰ２）、上述の位相差１μｓが進み位相
であるとすれば、５ＭＨｚ＋１×１０-6であるから、５
ＭＨｚから５Ｈｚ分だけ早い周波数ズレを生じているこ
とを求める。次に、ＣＰＵ３は、ＲＯＭ４に記憶したＶ
−Ｆ特性データベースを用いて、周波数ズレ分を補正し
たセンター電圧を求める（ＳＴＥＰ３）。つまり、この
場合のＶ−Ｆ特性データベースにあっては、制御電圧
０．１Ｖ変化に対して発振周波数が２．５Ｈｚ変化する
正比例関係にあるので、周波数ズレの５Ｈｚ分遅くすべ
く制御電圧を０．２Ｖ下げたセンター電圧（２．３Ｖ）
を求める。
計算し（ＳＴＥＰ２）、上述の位相差１μｓが進み位相
であるとすれば、５ＭＨｚ＋１×１０-6であるから、５
ＭＨｚから５Ｈｚ分だけ早い周波数ズレを生じているこ
とを求める。次に、ＣＰＵ３は、ＲＯＭ４に記憶したＶ
−Ｆ特性データベースを用いて、周波数ズレ分を補正し
たセンター電圧を求める（ＳＴＥＰ３）。つまり、この
場合のＶ−Ｆ特性データベースにあっては、制御電圧
０．１Ｖ変化に対して発振周波数が２．５Ｈｚ変化する
正比例関係にあるので、周波数ズレの５Ｈｚ分遅くすべ
く制御電圧を０．２Ｖ下げたセンター電圧（２．３Ｖ）
を求める。
【００２０】このようにして求めたセンター電圧（２．
３Ｖ）をＯＣＸＯ７に与え、そこから同期引き込み動作
を行なう（ＳＴＥＰ４）。この後は、ＯＣＸＯ７は、上
述の補正により５ＭＨｚに近い周波数を出力し、分周器
８は１／５ＭＨｚに分周した１Ｈｚ（１ＰＰＳ）を位相
比較器２の一方に入力し、位相比較器２においてＧＰＳ
１ＰＰＳ（外部基準周波数）と１Ｈｚ（内部周波数）と
の位相差を測定し、その位相差情報をＣＰＵ３に出力す
る。そして、ＣＰＵ３は、位相差情報が一定となるよう
周波数制御を行なうことで、同期引き込みを行なう。
３Ｖ）をＯＣＸＯ７に与え、そこから同期引き込み動作
を行なう（ＳＴＥＰ４）。この後は、ＯＣＸＯ７は、上
述の補正により５ＭＨｚに近い周波数を出力し、分周器
８は１／５ＭＨｚに分周した１Ｈｚ（１ＰＰＳ）を位相
比較器２の一方に入力し、位相比較器２においてＧＰＳ
１ＰＰＳ（外部基準周波数）と１Ｈｚ（内部周波数）と
の位相差を測定し、その位相差情報をＣＰＵ３に出力す
る。そして、ＣＰＵ３は、位相差情報が一定となるよう
周波数制御を行なうことで、同期引き込みを行なう。
【００２１】このようにして、長期保管された予備用の
クロック供給ユニットに搭載されたＯＣＸＯ７であった
としても、経年変化等による周波数ズレを差し引きした
補正後のセンター電圧値に対応する周波数から同期引き
込みを行なうのである。したがって、周波数ズレ分の引
き込み時間を短縮することができる。
クロック供給ユニットに搭載されたＯＣＸＯ７であった
としても、経年変化等による周波数ズレを差し引きした
補正後のセンター電圧値に対応する周波数から同期引き
込みを行なうのである。したがって、周波数ズレ分の引
き込み時間を短縮することができる。
【００２２】以上説明した本発明の実施の形態例におい
ては、ＣＰＵ３を用いた機能ブロック例を示したが、本
発明の実際の構成にあってはこの例に限らず、例えば、
ＣＰＵ３、ＲＯＭ４、ＲＡＭ５の機能を内蔵するＤＳＰ
（Digital Signal Processor）とするように構成するこ
とも可能であり、また、デジタル信号回路からなる機能
ブロック部分をＡＳＩＣやＦＰＧＡ等で集約構成しても
良いことは言うまでもない。
ては、ＣＰＵ３を用いた機能ブロック例を示したが、本
発明の実際の構成にあってはこの例に限らず、例えば、
ＣＰＵ３、ＲＯＭ４、ＲＡＭ５の機能を内蔵するＤＳＰ
（Digital Signal Processor）とするように構成するこ
とも可能であり、また、デジタル信号回路からなる機能
ブロック部分をＡＳＩＣやＦＰＧＡ等で集約構成しても
良いことは言うまでもない。
【００２３】以上のように、本発明に係わるディジタル
プロセッシング位相同期ループ回路を用いたクロック供
給ユニットにおいては、電源投入時から同期確立（ロッ
ク）時までに要する時間は、「ＯＣＸＯウォームアップ
時間」＋「周波数ズレ補正処理時間」＋「周波数ズレを
除いた同期引き込み時間」となるので、製造後の経過時
間にかかわらず、ほぼ一定の立ち上がり時間とすること
ができる。また、ＯＣＸＯ７に経年変化等による周波数
ズレが生じていた場合において、ズレた周波数から同期
引き込みする従来技術と本発明とを比較すれば、本発明
は、周波数ズレが大きいほど同期引き込み時間の短縮に
効果を発揮する。
プロセッシング位相同期ループ回路を用いたクロック供
給ユニットにおいては、電源投入時から同期確立（ロッ
ク）時までに要する時間は、「ＯＣＸＯウォームアップ
時間」＋「周波数ズレ補正処理時間」＋「周波数ズレを
除いた同期引き込み時間」となるので、製造後の経過時
間にかかわらず、ほぼ一定の立ち上がり時間とすること
ができる。また、ＯＣＸＯ７に経年変化等による周波数
ズレが生じていた場合において、ズレた周波数から同期
引き込みする従来技術と本発明とを比較すれば、本発明
は、周波数ズレが大きいほど同期引き込み時間の短縮に
効果を発揮する。
【００２４】なお、特許請求の範囲欄の記載と、発明の
実施の形態欄との対応を示すと、電圧制御型発振器はＯ
ＣＸＯ７に対応し、演算部はＣＰＵ３、ＲＯＭ４、ＲＡ
Ｍ５に対応する。
実施の形態欄との対応を示すと、電圧制御型発振器はＯ
ＣＸＯ７に対応し、演算部はＣＰＵ３、ＲＯＭ４、ＲＡ
Ｍ５に対応する。
【００２５】
【発明の効果】以上のように本発明に係わるディジタル
プロセッシング位相同期ループ回路は、電圧−周波数特
性を記憶したデータベースを備えて構成し、周波数ズレ
補正処理を実行した後に、同期引き込みを行なうよう機
能するので、同期引き込み時間を短縮したディジタルプ
ロセッシング位相同期ループ回路が実現できる。
プロセッシング位相同期ループ回路は、電圧−周波数特
性を記憶したデータベースを備えて構成し、周波数ズレ
補正処理を実行した後に、同期引き込みを行なうよう機
能するので、同期引き込み時間を短縮したディジタルプ
ロセッシング位相同期ループ回路が実現できる。
【図１】本発明に係るディジタルプロセッシング位相同
期ループ回路の構成例を示すブロック図である。
期ループ回路の構成例を示すブロック図である。
【図２】本発明に係るディジタルプロセッシング位相同
期ループ回路の周波数ズレ補正処理手順例を示すフロー
チャート図である。
期ループ回路の周波数ズレ補正処理手順例を示すフロー
チャート図である。
１・・・ディジタルプロセッシング位相同期ループ回路 ２・・・位相比較器 ３・・・ＣＰＵ ４・・・ＲＯＭ ５・・・ＲＡＭ ６・・・Ｄ／Ａ変換器（Ｄ／Ａ） ７・・・恒温槽付電圧制御型発振器（ＯＣＸＯ） ８・・・分周器（ＤＩＶ） ９・・・ＧＰＳレシーバ
Claims (2)
- 【請求項１】電圧制御により発振周波数を変化させる電
圧制御型発振器と、前記電圧制御型発振器の出力周波数
を所定の分周比にて分周する分周器と、前記分周器から
の出力と外部から供給される基準周波数信号との位相を
比較して位相差を求める位相比較器と、前記位相比較器
からの位相差情報に基づいて前記電圧制御型発振器に与
える電圧値を計算する演算部と、を備えたディジタルプ
ロセッシング位相同期ループ回路において、 前記演算部は、電圧制御型発振器が有する電圧−周波数
特性を記憶したデータベースを備えたことを特徴とする
ディジタルプロセッシング位相同期ループ回路。 - 【請求項２】前記演算部は、電源投入の後に、所定の単
位時間当たりの位相差を測定する手段と、位相差から周
波数のズレを求める手段と、前記データベースを用いて
周波数のズレを補正したセンター電圧値を求める手段
と、求めたセンター電圧に前記電圧制御型発振器に与え
る電圧値を一致させる手段とを備えたものであることを
特徴とする前記請求項１記載のディジタルプロセッシン
グ位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268165A JP2002076888A (ja) | 2000-09-05 | 2000-09-05 | ディジタルプロセッシング位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268165A JP2002076888A (ja) | 2000-09-05 | 2000-09-05 | ディジタルプロセッシング位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076888A true JP2002076888A (ja) | 2002-03-15 |
Family
ID=18754974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000268165A Pending JP2002076888A (ja) | 2000-09-05 | 2000-09-05 | ディジタルプロセッシング位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076888A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228327A (ja) * | 2006-02-24 | 2007-09-06 | Matsushita Electric Works Ltd | 同期信号発生装置ならびにそれを用いる無線通信装置および無線通信システム |
| JP2007295581A (ja) * | 2006-04-25 | 2007-11-08 | Innowireless Co Ltd | 携帯インターネット計測器の同期維持装置 |
| JP2010283770A (ja) * | 2009-06-08 | 2010-12-16 | Nec Corp | 同期信号生成装置及び同期信号生成方法 |
| JP2014143653A (ja) * | 2013-01-25 | 2014-08-07 | Nec Commun Syst Ltd | 位相同期回路、時刻同期装置、位相同期方法、および位相同期プログラム |
| JP2017199947A (ja) * | 2016-04-25 | 2017-11-02 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
-
2000
- 2000-09-05 JP JP2000268165A patent/JP2002076888A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228327A (ja) * | 2006-02-24 | 2007-09-06 | Matsushita Electric Works Ltd | 同期信号発生装置ならびにそれを用いる無線通信装置および無線通信システム |
| JP2007295581A (ja) * | 2006-04-25 | 2007-11-08 | Innowireless Co Ltd | 携帯インターネット計測器の同期維持装置 |
| JP2010283770A (ja) * | 2009-06-08 | 2010-12-16 | Nec Corp | 同期信号生成装置及び同期信号生成方法 |
| JP2014143653A (ja) * | 2013-01-25 | 2014-08-07 | Nec Commun Syst Ltd | 位相同期回路、時刻同期装置、位相同期方法、および位相同期プログラム |
| JP2017199947A (ja) * | 2016-04-25 | 2017-11-02 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050719 |