JP4546343B2 - デジタルpll回路およびその同期制御方法 - Google Patents
デジタルpll回路およびその同期制御方法 Download PDFInfo
- Publication number
- JP4546343B2 JP4546343B2 JP2005202466A JP2005202466A JP4546343B2 JP 4546343 B2 JP4546343 B2 JP 4546343B2 JP 2005202466 A JP2005202466 A JP 2005202466A JP 2005202466 A JP2005202466 A JP 2005202466A JP 4546343 B2 JP4546343 B2 JP 4546343B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frequency
- convergence point
- phase difference
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
(1)デジタル位相比較器3による位相差カウント結果から判定する方法。
(2)スレーブ発振器4として電圧制御発振器(VCO)を用いたDPLL方式の場合,VCOの制御電圧から判定する方法。
(3)スレーブ発振器4として直接周波数合成器(DDS)を用いたDPLL方式の場合,DDSの制御信号から判定する方法。
(4)あらかじめ使用条件を想定し,周波数同期確立までに必要な時間を算出し,その時間分だけ待って,位相収束点の補正過程へ移行する方法。
2 位相差カウントクロック信号生成部
3 デジタル位相比較器
4 スレーブ発振器
5 1/N分周器
11 位相差積算部
12 位相収束点設定部
13 収束点との位相差算出部
14 スレーブ発振器制御部
15 同期確認部
16 位相収束点変更部
20 内部高精度発振器
21 アナログPLL回路
40 直接周波数合成器
Claims (4)
- スレーブ発振器を含む位相同期ループにより周波数と位相とが入力基準信号に同期した出力信号を生成するデジタルPLL回路において,
入力基準信号と出力信号の帰還信号との位相差を,前記入力基準信号の周波数fの整数倍の周波数nfにΔf(ただし,0<|Δf|<f)のオフセットを有する(nf+Δf)の周波数を持つ位相差カウントクロック信号によって測定し,その測定した位相差をM回分(M≧2)積算する位相差積算手段と,
前記位相差積算手段により積算した位相差をもとに,測定された位相差を仮の位相収束点として設定する位相収束点設定手段と,
前記積算した位相差と前記設定された仮の位相収束点とをもとに,前記スレーブ発振器に対する周波数同期制御の制御信号を出力する制御手段とを備える
ことを特徴とするデジタルPLL回路。 - 請求項1記載のデジタルPLL回路において,
前記設定された仮の位相収束点のもとで周波数同期完了を確認する同期確認手段と,
周波数同期完了を確認した後に,前記設定された仮の位相収束点を,あらかじめ設定された目的とする最終位相収束点に段階的に近づける位相収束点変更手段とを備える
ことを特徴とするデジタルPLL回路。 - 請求項2記載のデジタルPLL回路において,
前記同期確認手段は,入力基準信号と出力信号の帰還信号との位相差カウント処理結果,またはスレーブ発振器に対する制御信号,または所定の時間が経過したか否かによって,周波数同期完了を判断する
ことを特徴とするデジタルPLL回路。 - スレーブ発振器を含む位相同期ループにより周波数と位相とが入力基準信号に同期した出力信号を生成するデジタルPLL回路の同期制御方法において,
入力基準信号と出力信号の帰還信号との位相差を,前記入力基準信号の周波数fの整数倍の周波数nfにΔf(ただし,0<|Δf|<f)のオフセットを有する(nf+Δf)の周波数を持つ位相差カウントクロック信号によって測定し,その測定した位相差をM回分(M≧2)積算する過程と,
前記積算した位相差をもとに,測定された位相差を仮の位相収束点として設定する過程と,
前記積算した位相差と前記設定された仮の位相収束点とをもとに,前記スレーブ発振器に対する周波数同期制御の制御信号を出力する過程と,
前記設定された仮の位相収束点のもとで周波数同期完了を確認する過程と,
周波数同期完了を確認した後に,前記設定された仮の位相収束点を,あらかじめ設定された目的とする最終位相収束点に段階的に近づける過程とを有する
ことを特徴とするデジタルPLL回路の同期制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005202466A JP4546343B2 (ja) | 2005-07-12 | 2005-07-12 | デジタルpll回路およびその同期制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005202466A JP4546343B2 (ja) | 2005-07-12 | 2005-07-12 | デジタルpll回路およびその同期制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007027809A JP2007027809A (ja) | 2007-02-01 |
JP4546343B2 true JP4546343B2 (ja) | 2010-09-15 |
Family
ID=37788041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005202466A Expired - Fee Related JP4546343B2 (ja) | 2005-07-12 | 2005-07-12 | デジタルpll回路およびその同期制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4546343B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008126223A1 (ja) * | 2007-03-29 | 2008-10-23 | Fujitsu Limited | デジタル位相同期回路およびデジタル位相同期回路の制御方法 |
WO2009044444A1 (ja) * | 2007-10-01 | 2009-04-09 | Fujitsu Limited | クロック生成装置およびクロック生成方法 |
JP5165346B2 (ja) * | 2007-11-20 | 2013-03-21 | 国立大学法人埼玉大学 | 超音波振動子の共振周波数追従装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000244312A (ja) * | 1999-02-17 | 2000-09-08 | Toyo Commun Equip Co Ltd | デジタルプロセッシングpll |
JP2002208855A (ja) * | 2001-01-12 | 2002-07-26 | Matsushita Electric Ind Co Ltd | クロック抽出回路 |
-
2005
- 2005-07-12 JP JP2005202466A patent/JP4546343B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000244312A (ja) * | 1999-02-17 | 2000-09-08 | Toyo Commun Equip Co Ltd | デジタルプロセッシングpll |
JP2002208855A (ja) * | 2001-01-12 | 2002-07-26 | Matsushita Electric Ind Co Ltd | クロック抽出回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2007027809A (ja) | 2007-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10523219B2 (en) | Phase locked loop and control method therefor | |
US7330057B2 (en) | DPLL circuit having holdover function | |
JP4094851B2 (ja) | Pll回路 | |
JP2006217203A (ja) | デジタルpll回路 | |
US10243572B2 (en) | Hybrid phase locked loop having wide locking range | |
EP2312756A2 (en) | A dual reference oscillator phase-lock loop | |
JP2010199810A (ja) | 発振器制御装置 | |
CN110912637B (zh) | 一种时钟同步系统及方法 | |
JP4546343B2 (ja) | デジタルpll回路およびその同期制御方法 | |
US20080309421A1 (en) | Phase locked loop with two-step control | |
JP2919335B2 (ja) | Afc型発振回路 | |
US6144261A (en) | Method of stabilizing holdover of a PLL circuit | |
JP2000315945A (ja) | デジタル位相ロックループ回路 | |
JP3542978B2 (ja) | 周波数同期装置および周波数同期制御方法 | |
JPH0818446A (ja) | クロック従属同期装置の高速引込み制御回路 | |
JP3592269B2 (ja) | 位相同期回路 | |
JP2000040958A (ja) | 基準周波数・タイミング発生装置 | |
JP2002076888A (ja) | ディジタルプロセッシング位相同期ループ回路 | |
JP2000241524A (ja) | デジタルプロセッシングpll | |
US20210111725A1 (en) | Phase-locked loop apparatus and method for clock synchronization | |
JP2963552B2 (ja) | 周波数シンセサイザ | |
JP3144497B2 (ja) | 周波数シンセサイザ | |
CN118631245A (zh) | 一种基于双环结构的全数字锁相环频率校准方法、系统 | |
JP2000004152A (ja) | 時間周波数基準信号発生器及び基準時間周波数発生装置及びこれを用いる基準時刻発生装置 | |
JP2000031819A (ja) | クロック同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080317 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100531 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100629 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100701 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4546343 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |