JP2017199947A - 回路装置、発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】基準信号と発振信号との位相差を所望の値に設定できる、又はオフセット調整を利用した動作テストが可能な回路装置、発振器、電子機器及び移動体等を提供すること。
【解決手段】回路装置５００は、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとの位相比較を行う位相比較部４０と、信号処理を行う処理部５０と、処理部５０からの周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する発振信号生成回路１４０と、レジスター部３２と、を含む。レジスター部３２は、位相比較結果データをモニターデータＭＴＤとして記憶する第１のレジスター３２１と、ＧＰＳ用又はＵＴＣ用のいずれか一方のオフセット調整データが設定される第２のレジスター３２２と、位相差を調整するためのオフセット調整データが設定される第３のレジスター３２３と、の少なくとも１つを含む。
【選択図】 図１

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

従来より、ＯＣＸＯ（oven controlled crystal oscillator）、ＴＣＸＯ（temperature compensated crystal oscillator）等の発振器が知られている。このような発振器を基準信号源として用いる基地局、ネットワークルーター、測定機器等では、発振器を含むＰＬＬ（Phase Locked Loop）回路を構成し、ＧＰＳ信号等の基準信号に対して発振器の発振信号を同期させている。

ＰＬＬ回路の従来技術が、例えば特許文献１に開示されている。特許文献１では、位相比較器が基準信号とフィードバック信号の位相差に対応する位相差パルスを出力し、ＴＤＣ（Time to Digital Converter）が位相差パルスをデジタル値に変換し、そのデジタル値に基づいてＤＣＯ（Digitally Controlled Oscillator）が発振する。このような構成では、位相差パルスを生成する前段の回路のスルーレートが低い場合に、ゼロ近傍の微小な位相差に対応する細い位相差パルスがＴＤＣに伝達されない可能性がある。特許文献１では、ループのいずれかの位置にオフセット値を加算し、ロック時でもゼロでない位相差の基準信号とフィードバック信号がＴＤＣに入力されるようにして、確実に位相差パルスを伝達できるようにしている。

特開２００９−２６８０４７号公報

上記特許文献１のように、位相差パルスを生成する前段の回路のスルーレートが低い場合であっても確実に位相差パルスを伝達できるようにするだけでなく、基準信号と発振信号との位相差を所望の値に設定したい場合がある。或いは、オフセット調整を利用した動作テストを行いたい場合がある。具体的には、オフセット調整データとしてテストデータを入力し、その場合のＰＬＬ回路の動作を検査したい場合がある。

本発明の幾つかの態様によれば、基準信号と発振信号との位相差を所望の値に設定できる、又はオフセット調整を利用した動作テストが可能な回路装置、発振器、電子機器及び移動体等を提供できる。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、発振信号に基づく入力信号と基準信号との位相比較を行う位相比較部と、前記位相比較の結果に基づく周波数制御データに対して信号処理を行う処理部と、前記処理部からの前記信号処理後の前記周波数制御データにより設定される発振周波数の前記発振信号を生成する発振信号生成回路と、レジスター部と、を含み、前記位相比較の後の位相比較結果データに対してオフセット調整が行われ、前記レジスター部は、前記位相比較結果データをモニターデータとして記憶する第１のレジスターと、ＧＰＳ（Global Positioning System）用又はＵＴＣ（Coordinated Universal Time）用のいずれか一方のオフセット調整データである第１のオフセット調整データが設定される第２のレジスターと、前記基準信号と前記発振信号の位相差を調整するための第２のオフセット調整データが設定される第３のレジスターと、の少なくとも１つを含む回路装置に関係する。

このようにすれば、第２のレジスターにＧＰＳ用又はＵＴＣ用のいずれか一方のオフセット調整データが設定されることで、基準信号と発振信号の位相差を、基準信号の種類に応じた所望の値に設定できる。また、第３のレジスターに基準信号と発振信号の位相差を調整するためのオフセット調整データが設定されることで、基準信号と発振信号の位相差を任意の所望の値に設定できる。また、第１のレジスターが位相比較結果データをモニターデータとして記憶することで、そのモニターデータを外部装置に出力可能になる。これにより、ＰＬＬ回路の動作を検査できるようになる。

また本発明の一態様では、回路装置は、前記発振信号を生成するための振動子が接続可能な端子を含み、前記発振信号は、前記端子から出力される信号であってもよい。

例えば発振信号生成回路から位相比較部へのフィードバック経路での遅延等により、回路装置の端子から出力される発振信号と基準信号との間に位相差が発生する可能性がある。この点、本発明の一態様によれば、第３のレジスターに設定されるオフセット調整データにより、その位相差を調整できる。

また本発明の一態様では、テストモードにおいて、前記位相比較結果データを模擬するテストデータがオフセット調整データとして入力され、前記第１のレジスターには、前記位相比較部による前記位相比較の後の前記位相比較結果データが前記モニターデータとして記憶されてもよい。

このようにすれば、オフセット調整データの代わりに位相比較結果データを模擬するテストデータを入力し、その場合の位相比較結果データをモニターすることが可能となる。例えばテスト装置等の外部装置が位相比較結果データをモニターし、ＰＬＬ回路の動作を検査することができる。

また本発明の一態様では、前記処理部は、前記第１のオフセット調整データ及び前記第２のオフセット調整データの少なくとも一方に基づいて前記位相比較結果データに対する前記オフセット調整を行い、前記オフセット調整された前記位相比較結果データに基づいて前記周波数制御データを生成してもよい。

このように、処理部がオフセット調整データに基づいて位相比較結果データに対するオフセット調整を行うことで、処理部が生成した周波数制御データに基づく発振信号と基準信号との間に、オフセット調整データに対応する位相差が付加される。このようにして、オフセット調整データによる位相差の調整が実現される。

また本発明の一態様では、前記第２のレジスターには、前記ＧＰＳ用と前記ＵＴＣ用で異なるオフセット調整データが前記第１のオフセット調整データとして設定されてもよい。

ＧＰＳの時刻パルスとＵＴＣの時刻パルスの間には時間差がある。本発明の一態様によれば、ＧＰＳ用とＵＴＣ用で異なるオフセット調整データが設定されることで、この時間差に相当する位相差を意図的に発振信号に付加できる。これにより、ＧＰＳ、ＵＴＣのいずれの時刻パルスを基準信号として用いた場合であっても、精密な時刻同期が可能となる。

また本発明の一態様では、前記ＧＰＳ用のオフセット調整データは、前記基準信号と前記入力信号の間の位相差をＧＰＳ用の所定値に調整するオフセット調整データであり、前記ＵＴＣ用のオフセット調整データは、前記基準信号と前記入力信号の間の位相差をＵＴＣ用の所定値に調整するオフセット調整データであってもよい。

このように、ＧＰＳ用の所定値に対応するＧＰＳ用のオフセット調整データ、ＵＴＣ用の所定値に対応するＵＴＣ用のオフセット調整データが設定されることで、ＧＰＳ、ＵＴＣのいずれの時刻パルスを基準信号として用いた場合であっても、精密な時刻同期が可能となる。

また本発明の一態様では、前記位相比較部は、前記入力信号でカウント動作を行うカウンターを含み、前記基準信号のｎ周期（ｎは１以上の整数）における前記カウンターのカウント値と前記カウント値の期待値とを整数で比較する前記位相比較を行ってもよい。

本発明の一態様によれば、位相比較部が、カウンターのカウント値と期待値とを整数で比較する位相比較を行ことで、簡素な構成で位相比較部を構成できる。これにより、回路装置を小規模化できる。また本発明の一態様によれば、位相比較部が、基準信号のｎ周期におけるカウンターのカウント値とカウント値の期待値とを整数で比較する。そしてｎは２以上に設定可能である。これにより、位相比較部により検出される位相誤差の時間分解能を小さくできる。即ち、位相比較部を含むＰＬＬ回路のロック状態における位相誤差を抑制できる。

また本発明の一態様では、前記処理部は、前記信号処理として、温度補償処理、エージング補正処理、及び前記発振信号を生成するための振動子に接続される可変容量キャパシターの容量特性の補正処理の少なくとも１つを行うと共に、前記オフセット調整を行ってもよい。

このように処理部がオフセット調整を行うことで、基準信号に対して発振信号に所望の位相差を付加できる。また、そのオフセット調整と共に、処理部は温度補償処理、エージング補正処理、容量特性補正処理等を実行する。例えば、ＤＳＰ等のハードウェアを共用して複数の処理を実行することが可能である。これにより、各処理を個別のハードウェアで構成する場合に比べて処理部の回路を小規模化できる。

また本発明の一態様では、前記処理部は、前記位相比較の結果である位相誤差データに対するデジタルフィルター処理を行ってもよい。

このように処理部が位相誤差データに対するデジタルフィルター処理を行うことで、処理部が位相誤差データから周波数制御データを生成できる。

また本発明の一態様では、回路装置は、デジタルインターフェース部を含み、前記発振信号生成回路は、第１のモードでは、前記位相比較の結果に基づく前記周波数制御データで前記発振信号を生成し、第２のモードでは、前記デジタルインターフェース部を介して入力される外部生成周波数制御データに基づく前記周波数制御データで前記発振信号を生成してもよい。

このようにすれば、例えばユーザーの所望の使い方に応じてモードを選択し、内部ＰＬＬによる発振周波数の制御と、外部ＰＬＬによる発振周波数の制御とを切り替えることが可能となる。

また本発明の他の態様は、上記のいずれかに記載された回路装置と、前記発振信号を生成するための振動子と、を含む発振器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む移動体に関係する。

図１は、本実施形態の回路装置の構成例である。 図２は、位相比較部の動作を説明するタイミングチャートである。 図３は、計測時間と時間分解能の関係を示す図である。 図４は、本実施形態の回路装置の第１の詳細な構成例、位相比較部の詳細な構成例、処理部の第１の詳細な構成例である。 図５は、ＰＬＬ回路の動作テストを行うテストモードでの動作を説明する図である。 図６は、本実施形態の回路装置の第２の詳細な構成例、ループフィルターの詳細な構成例である。 図７は、カウンターの変形構成例である。 図８は、本実施形態の回路装置の第３の詳細な構成例である。 図９は、処理部の第２の詳細な構成例である。 図１０は、処理部が行う処理のフローチャートである。 図１１は、温度検出用ローパスフィルター処理の詳細なフローチャートである。 図１２は、カルマンフィルター処理及びエージング補正処理の詳細なフローチャートである。 図１３は、外部ＰＬＬモードにおける処理の詳細なフローチャートである。 図１４は、内部ＰＬＬモードにおける処理の詳細なフローチャートである。 図１５は、処理部の第３の詳細な構成例である。 図１６は、エージングによる発振周波数の変動の測定結果の例を示す図である。 図１７は、エージング補正部の詳細な構成例である。 図１８は、発振回路の構成例である。 図１９は、本実施形態の変形例の回路装置の構成例である。 図２０は、ダイレクト・デジタル・シンセサイザー方式の場合の回路構成例である。 図２１は、本実施形態の回路装置を含む発振器の構成例である。 図２２は、本実施形態の回路装置を含む電子機器の構成例である。 図２３は、本実施形態の回路装置を含む移動体の例である。 図２４は、電子機器の１つである基地局の構成例である。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

例えば以下では位相比較部が整数での位相比較を行うカウント方式である場合を例に説明するが、本発明はカウント方式以外（小数での位相比較を行う方式。例えばＴＤＣを用いた方式）の位相比較部を用いるＰＬＬ回路にも適用できる。

１．構成
図１は、本実施形態の回路装置５００の構成例である。回路装置５００は、レジスター部３２（レジスター回路）、位相比較部４０（位相比較回路）、処理部５０（処理回路）、発振信号生成回路１４０を含む。

位相比較部４０は、発振信号生成回路１４０が生成する発振信号ＯＳＣＫの位相と基準信号ＲＦＣＫの位相とを比較し、その結果を位相誤差データＰＥＤとして出力する。具体的には、位相比較部４０は、発振信号ＯＳＣＫのクロック数をカウントするカウンター４２を含み、そのカウンター４２のカウント値に基づいて位相誤差データＰＥＤを出力する。ここで、基準信号ＲＦＣＫは、所定タイミング或いは所定間隔で入力されるパルス信号であり、例えば時刻等の基準となる信号である。例えば、基準信号ＲＦＣＫは、ＧＰＳ受信器が出力する基準信号（時刻パルス）や、ネットワークの物理層回路が出力する基準信号（クロック信号）である。

図２は、位相比較部４０の動作を説明するタイミングチャートである。図２に示すように、基準信号ＲＦＣＫの周期をＴｒｅｆとする。例えばＧＰＳの基準信号ではＴｒｅｆ＝１秒である。カウンター４２は、例えば基準信号ＲＦＣＫの立ち上がりエッジでカウント値がリセットされ、そのエッジから計測時間Ｔｍｅｓ（計測期間）の間、発振信号ＯＳＣＫのクロック数をカウントする。計測時間Ｔｍｅｓは位相比較を行う周期であり、基準信号ＲＦＣＫのｎ周期である。即ち、計測時間Ｔｍｅｓの間に蓄積された位相誤差を検出することになる。後述するように、ｎは２以上に設定可能な整数である。計測時間Ｔｍｅｓが終了したときのカウント値をＮＢとした場合、期待値ｎ×ＦＣＷとカウント値ＮＢとの差分（ｎ×ＦＣＷ−ＮＢ）が位相誤差データＰＥＤとして出力される。ＦＣＷは、発振信号ＯＳＣＫの周波数を設定するための周波数設定データである。

なお、ここではカウンター４２が初期値「０」からカウントアップする場合を例に説明したが、これに限定されない。例えば後述するように、期待値ｎ×ＦＣＷを初期値としてカウントダウンし、計測時間Ｔｍｅｓが終了したときのカウント値が（ｎ×ＦＣＷ−ＮＢ）となるように構成してもよい。

処理部５０は種々のデジタル信号処理を行う。具体的には処理部５０は、位相比較部４０からの位相誤差データＰＥＤをデジタル信号処理して、発振信号ＯＳＣＫの周波数を制御するための周波数制御データＤＦＣＱを生成する。例えば処理部５０は、カウント値と期待値ｎ×ＦＣＷとの差である位相誤差データＰＥＤを、時間を単位とする位相誤差データに変換する処理や、位相誤差データに対するループフィルター処理（デジタルフィルター処理）を行う。また処理部５０は、位相誤差データに対するオフセット調整処理（基準信号ＲＦＣＫと発振信号ＯＳＣＫとの間のオフセット調整処理）や、ループフィルター処理後の周波数制御データに対する種々の補正処理等を行ってもよい。補正処理は、例えば振動子の発振周波数の温度依存性を補償する処理（温度補償処理）や、発振周波数を制御するための可変容量キャパシター（バリキャップ等）の容量特性を補正する処理（容量特性補正処理）である。或いは、補正処理として、ホールドオーバー時に発振器が自走発振している状態での発振周波数の経時変化を補正する処理（エージング補正処理）等を行ってもよい。処理部５０は、ゲートアレイ等のＡＳＩＣ回路により実現してもよいし、プロセッサー（例えばＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）等）とプロセッサー上で動作するプログラム（プログラムモジュール）により実現してもよい。

発振信号生成回路１４０は、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する。例えば発振信号生成回路１４０は、処理部５０からの周波数制御データＤＦＣＱと振動子を用いて、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する。一例としては、発振信号生成回路１４０は、周波数制御データＤＦＣＱにより設定される発振周波数で振動子を発振させて、発振信号ＯＳＣＫを生成する。

なお発振信号生成回路１４０は、ダイレクト・デジタル・シンセサイザー方式で発振信号ＯＳＣＫを生成する回路であってもよい。例えば振動子（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＦＣＱで設定される発振周波数の発振信号ＯＳＣＫをデジタル的に生成してもよい。或いは発振信号生成回路１４０は、振動子を用いずに、周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する回路であってもよい。例えば発振信号生成回路１４０は、周波数制御データＤＦＣＱを制御電圧に変換するＤ／Ａ変換回路と、その制御電圧で設定される発振周波数で発振する電圧制御発振回路（ＶＣＯ）で構成されてもよい。或いは、周波数制御データＤＦＣＱで容量が可変に制御される可変容量を含むＣＲ発振回路で構成されてもよい。このＣＲ発振回路は、可変容量の容量により設定される発振周波数で発振する。

以上の位相比較部４０、処理部５０、発振信号生成回路１４０によりＰＬＬ回路が構成され、基準信号ＲＦＣＫに同期した発振信号ＯＳＣＫが生成される。即ち、処理部５０はＰＩ（Proportional-Integral）制御等によって位相誤差データＰＥＤに対して負帰還制御を行い、位相誤差を小さくする（ゼロに近づける）周波数制御データＤＦＣＱを生成する。そして、その周波数制御データＤＦＣＱに基づいて発振信号生成回路１４０が発振信号ＯＳＣＫを生成することで、基準信号ＲＦＣＫに同期した発振信号ＯＳＣＫが生成される。

レジスター部３２は、第１のレジスター３２１（モニターレジスター）、第２のレジスター３２２（ＧＰＳ及びＵＴＣオフセットレジスター）、第３のレジスター３２３（位相調整レジスター）、第４のレジスター３２４（テスト入力レジスター）を含む。

まず第２のレジスター３２２について説明する。基準信号ＲＦＣＫがＧＰＳ（Global Positioning System）受信器から入力される時刻パルスである場合には、ＧＰＳ用のオフセット調整データが第２のレジスター３２２に記憶される。また基準信号ＲＦＣＫがネットワーク等から入力されるＵＴＣ（Coordinated Universal Time）の時刻パルスである場合には、ＵＴＣ用のオフセット調整データが第２のレジスター３２２に記憶される。処理部５０は、第２のレジスター３２２に記憶されたオフセット調整データを位相比較結果データ（例えば図４ではＱＰＥ）に加算処理する。これにより、基準信号ＲＦＣＫと発振信号ＯＳＣＫの間には、ＧＰＳ用又はＵＴＣ用のオフセット調整データに対応する位相差（オフセット）が付加されることになる。

ＧＰＳの時刻パルスとＵＴＣの時刻パルスの間には所定の時間差（例えば２０ナノ秒）がある。そのため、ＧＰＳの時刻パルスに同期させた発振器と、ＵＴＣの時刻パルスに同期させた発振器の間には、その時間差に相当する時刻の誤差が生じることになる。本実施形態では、基準信号ＲＦＣＫの種類に応じて基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相差を調整できるので、複数の発振器の間で高精度な時刻同期を行うことが可能となる。例えば、ＧＰＳ用又のオフセット調整データは、位相差ゼロに対応したオフセット調整データであり、ＵＴＣ用のオフセット調整データは、上記所定の時間差に対応したオフセット調整データである。

第３のレジスター３２３には、基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相差を調整するためのオフセット調整データが記憶される。処理部５０は、第３のレジスター３２３に記憶されたオフセット調整データを位相比較結果データに加算処理する。これにより、基準信号ＲＦＣＫと発振信号ＯＳＣＫの間に、任意の位相差（オフセット）を付加することができる。

位相比較部４０の入力ノードに到達する発振信号ＯＳＣＫの位相は、発振信号生成回路１４０が出力する発振信号ＯＳＣＫの位相と異なっている可能性がある。例えば、バッファー回路を通過することによる遅延や、信号線の寄生容量及び寄生抵抗による遅延等により、位相が変化する。そのため位相比較部４０の入力ノードに到達する発振信号ＯＳＣＫと基準信号ＲＦＣＫの位相差がゼロになったとしても、発振信号生成回路１４０が出力する発振信号ＯＳＣＫと基準信号ＲＦＣＫとの間には位相差が生じる可能性がある。本実施形態では、基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相差を任意に調整できるので、このような位相差を微調整できる。

第４のレジスター３２４には、位相比較結果データを模擬するテストデータが記憶される。処理部５０は、位相比較結果データに変えて、第４のレジスター３２４に記憶されたテストデータに対して信号処理を行う。これにより、テストデータを位相比較結果データとしてＰＬＬ回路を動作させた場合の位相誤差データＰＥＤが位相比較部４０から出力されることになる。第１のレジスター３２１には、処理部５０からの位相比較結果データがモニターデータＭＴＤとして記憶される。なお、第１のレジスター３２１には、位相比較部４０からの位相誤差データＰＥＤがモニターデータＭＴＤとして記憶されてもよい。なお、第３のレジスター３２３が第４のレジスター３２４を兼ね、テストモード時にテストデータを記憶してもよい。この場合、第４のレジスター３２４は省略される。

例えば回路装置５００の出荷前検査等における検査項目の１つとして、ＰＬＬ回路の動作テストが考えられる。本実施形態では、位相比較結果データを模擬するテストデータを入力することが可能であり、そのテストデータに対して期待した位相誤差データＰＥＤが得られるか否かを検査できる。

なお、位相比較結果データは、位相比較部４０による位相比較の後のデータのことである。位相比較結果データは、位相比較の後にループ内で生成されるデータであればよい。例えば位相比較結果データは、位相比較部４０が出力する位相誤差データＰＥＤに対して何らかの処理（例えば変換処理、乗算処理、加算処理、フィルター処理等）がされたデータである。或いは、位相比較結果データは、位相比較部４０が出力する位相誤差データＰＥＤであってもよい。第２のレジスター３２２、第３のレジスター３２３、第４のレジスター３２４には、基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相差を、それに相当する位相比較結果データに換算したオフセット調整データが記憶される。

レジスター部３２から処理部５０に入力されるオフセット調整データＯＦＴＣは、第２のレジスター３２２、第３のレジスター３２３、第４のレジスター３２４に記憶されたオフセット調整データの少なくとも１つである。例えば、オフセット調整データＯＦＴＣは、３つのレジスター値のいずれかである。或いは、複数のレジスター値がオフセット調整データＯＦＴＣとして処理部５０に入力され、それら複数のレジスター値が位相比較結果データに加算されてもよい。

第２のレジスター３２２、第３のレジスター３２３、第４のレジスター３２４には、例えば図８のデジタルインターフェース部３０を介して外部装置（例えばＣＰＵ、テスト装置等）からデータが書き込まれる。或いは、図８の記憶部３４等にデータが予め記憶されており、そのデータが第２のレジスター３２２、第３のレジスター３２３、第４のレジスター３２４に読み出されてもよい。また第１のレジスター３２１は、例えば図８のデジタルインターフェース部３０を介して外部装置からアクセス可能となっており、外部装置から位相誤差データＰＥＤを読み出される。

以上の実施形態では、回路装置５００は、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとの位相比較を行う位相比較部４０と、位相比較の結果に基づく周波数制御データに対して信号処理を行う処理部５０と、処理部５０からの信号処理後の周波数制御データＤＦＣＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する発振信号生成回路１４０と、レジスター部３２と、を含む。そして、位相比較の後の位相比較結果データに対してオフセット調整が行われる。レジスター部３２は、位相比較結果データをモニターデータＭＴＤとして記憶する第１のレジスター３２１と、ＧＰＳ用又はＵＴＣ用のいずれか一方のオフセット調整データである第１のオフセット調整データが設定される第２のレジスター３２２と、基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相差を調整するための第２のオフセット調整データが設定される第３のレジスター３２３と、の少なくとも１つを含む。

このようにすれば、基準信号ＲＦＣＫと発振信号ＯＳＣＫとの位相差を所望の値に設定できる。また、オフセット調整を利用した動作テストが可能となる。具体的には、第２のレジスター３２２にＧＰＳ用又はＵＴＣ用のいずれか一方のオフセット調整データが設定されることで、基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相差を、基準信号ＲＦＣＫの種類に応じた所望の値に設定できる。上述したように、異なる基準信号を用いる複数の発振器の間で高精度に時刻を同期できるようになる。また、第３のレジスター３２３に基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相差を調整するためのオフセット調整データが設定されることで、基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相差を任意の所望の値に設定できる。上述したように、発振信号ＯＳＣＫの伝達経路における遅延を含めた位相誤差を微調整できるようになる。また、第１のレジスター３２１が位相比較結果データをモニターデータＭＴＤとして記憶することで、そのモニターデータＭＴＤをテスト装置等の外部装置に出力可能になる。これにより、ＰＬＬ回路の動作を検査できるようになる。

ここで発振信号ＯＳＣＫに基づく入力信号は、例えば図１で説明したように発振信号ＯＳＣＫそのものである。但しこれに限定されず、入力信号は発振信号ＯＳＣＫをバッファリングした信号であってもよいし、発振信号ＯＳＣＫを分周した信号であってもよい。図１では処理部５０がオフセット調整を行う場合を例に説明したが、これに限定されない。例えば、位相比較部４０がオフセット調整データを位相誤差データＰＥＤに加算し、オフセット調整を行ってもよい。また図１ではレジスター部３２が第１のレジスター３２１、第２のレジスター３２２、第３のレジスター３２３の全てを含む場合を例に説明したが、これに限定されない。例えばレジスター部３２が第１のレジスター３２１、第２のレジスター３２２、第３のレジスター３２３のいずれか１つ又はいずれか２つを含んでもよい。また位相比較の結果に基づく周波数制御データに対して信号処理を行うとは、例えば図１で説明したように、処理部５０が位相比較部４０からの位相誤差データＰＥＤをループフィルター処理して周波数制御データ（位相比較の結果に基づく周波数制御データ）を生成し、その周波数制御データに対して信号処理を行うことである。なお、これに限定されず、位相比較部４０が位相誤差データＰＥＤを周波数制御データ（位相比較の結果に基づく周波数制御データ）に変換し、その周波数制御データに対して処理部５０が信号処理を行ってもよい。

また本実施形態では、回路装置５００は、発振信号ＯＳＣＫを生成するための振動子が接続可能な端子を含んでもよい。そして発振信号ＯＳＣＫは、その端子から出力される信号であってもよい。

例えば図８で後述するように、発振信号生成回路１４０が発振回路１５０（ＶＣＯ）を含み、その発振回路１５０と振動子ＸＴＡＬが端子ＴＸ１、ＴＸ２を介して接続される。この場合、端子ＴＸ１又は端子ＴＸ２から出力される信号が発振信号ＯＳＣＫである。

位相比較部４０は、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとの位相比較を行っている。即ち、位相差がゼロとなるように制御されるのは、位相比較部４０の入力信号である。一方、発振器が組み込まれた基地局等では、回路装置５００の端子から出力された発振信号ＯＳＣＫをクロック信号として用いることになる。そのため、位相比較部４０へのフィードバック経路での遅延等により発振信号ＯＳＣＫと基準信号ＲＦＣＫの間に位相差が発生する可能性がある。この点、本実施形態によれば、第３のレジスター３２３に設定されるオフセット調整データにより、基準信号ＲＦＣＫと、回路装置５００の端子から出力される発振信号ＯＳＣＫとの間の位相差を調整（微調整）できる。

また本実施形態では、テストモードにおいて、位相比較結果データを模擬するテストデータがオフセット調整データとして回路装置５００に入力される。そして、第１のレジスター３２１には、位相比較部４０による位相比較の後の位相比較結果データがモニターデータＭＴＤとして記憶される。

このようにすれば、オフセット調整データの代わりに位相比較結果データを模擬するテストデータを入力し、その場合の位相比較結果データをモニターすることが可能となる。例えばテスト装置等の外部装置が位相比較結果データをモニターし、ＰＬＬ回路の動作を検査することができる。

ここで、位相比較結果データを模擬するテストデータとは、位相比較部４０による位相比較の結果として生成される位相比較結果データに相当するテストデータであり、テストモードにおいて位相比較結果データを代替するデータとして入力されるデータのことである。テストデータとしては、任意の位相比較結果データ（固定データ、時系列データ）に相当するデータを入力できる。テストモードは、例えば回路装置５００の出荷前検査或いは回路装置５００を組み込んだ電子機器等の出荷前検査等において回路装置５００の動作を検査する際に設定されるモードである。例えばテスター等の外部装置からレジスター部（例えば図８のレジスター部３２）にテストモードが設定される。

また本実施形態では、処理部５０は、第１のオフセット調整データ及び第２のオフセット調整データの少なくとも一方に基づいて、位相比較結果データに対するオフセット調整を行い、オフセット調整された位相比較結果データに基づいて周波数制御データＤＦＣＱを生成する。

例えば図４で後述するように、処理部５０は、位相比較部４０からの位相誤差データＰＥＤを位相誤差データＱＰＥに変換する。この位相誤差データＱＰＥが位相比較結果データに対応する。そして、処理部５０は位相誤差データＱＰＥにオフセット調整データＯＦＴＣを加算し、その結果である位相誤差データＱＰＥＦにループフィルター処理等を行って周波数制御データＤＦＣＱを生成する。この周波数制御データＤＦＣＱに基づいて生成される発振信号ＯＳＣＫと基準信号ＲＦＣＫの間には、オフセット調整データＯＦＴＣに対応する（例えば逆符号の）位相差が生じる。このとき、位相誤差データＱＰＥは、オフセット調整データＯＦＴＣの逆符号のデータとなり、位相誤差データＱＰＥとオフセット調整データＯＦＴＣが加算されることによって、位相誤差データＱＰＥＦは（理想的には）ゼロとなる。

このように、処理部５０がオフセット調整データに基づいて位相比較結果データに対するオフセット調整を行うことで、処理部５０が生成した周波数制御データＤＦＣＱに基づく発振信号ＯＳＣＫと基準信号ＲＦＣＫとの間に、オフセット調整データに対応する位相差が付加される。このようにして、オフセット調整データによる位相差の調整が実現される。

また本実施形態では、第２のレジスター３２２には、ＧＰＳ用とＵＴＣ用で異なるオフセット調整データが第１のオフセット調整データとして設定される。

上述したように、ＧＰＳの時刻パルスとＵＴＣの時刻パルスの間には時間差がある。本実施形態によれば、ＧＰＳ用とＵＴＣ用で異なるオフセット調整データが設定されることで、この時間差に相当する位相差を意図的に発振信号ＯＳＣＫに付加できる。これにより、ＧＰＳ、ＵＴＣのいずれの時刻パルスを基準信号ＲＦＣＫとして用いた場合であっても、精密な時刻同期が可能となる。

具体的には、ＧＰＳ用のオフセット調整データは、基準信号ＲＦＣＫと発振信号ＯＳＣＫに基づく入力信号の間の位相差をＧＰＳ用の所定値に調整するオフセット調整データである。ＵＴＣ用のオフセット調整データは、基準信号ＲＦＣＫと発振信号ＯＳＣＫに基づく入力信号の間の位相差をＵＴＣ用の所定値に調整するオフセット調整データである。

ＧＰＳ用の所定値、ＵＴＣ用の所定値は、ＧＰＳ及びＵＴＣの規格に応じた値である。或いは、実測値に基づく値であってもよい。例えばＧＰＳの時刻パルスとＵＴＣの時刻パルスの相対的な時間差に基づいて所定値が設定される。例えば、同一時刻を表すＧＰＳの時刻パルスとＵＴＣの時刻パルスの間に２０ナノ秒の差がある場合、ＧＰＳ用の所定値をゼロに設定し、ＵＴＣ用の所定値を２０ナノ秒に設定する。

このように、ＧＰＳ用の所定値に対応するＧＰＳ用のオフセット調整データ、ＵＴＣ用の所定値に対応するＵＴＣ用のオフセット調整データが設定されることで、ＧＰＳ、ＵＴＣのいずれの時刻パルスを基準信号ＲＦＣＫとして用いた場合であっても、精密な時刻同期が可能となる。

また本実施形態では、位相比較部４０は、発振信号ＯＳＣＫに基づく入力信号でカウント動作を行うカウンター４２を含み、基準信号ＲＦＣＫのｎ周期（ｎは２以上に設定可能な整数である）におけるカウンター４２のカウント値とカウント値の期待値ｎ×ＦＣＷとを整数で比較する位相比較を行う。

ここで、ｎは２以上に設定可能な整数であるとは、ｎが固定か可変かに関わらずｎが２以上の整数に設定されることができるということである。即ち、ｎが固定である場合、ｎは２以上の整数のいずれかに固定に設定されている。ｎが可変に設定される場合には、ｎは２以上の整数を含む複数の整数のいずれかに可変に設定される。その設定可能な複数の整数には更に１が含まれていてもよい。ｎは回路装置５００の外部からレジスター部（例えば図８のレジスター部３２）に設定されてもよいし、或いは図７等で後述するように回路装置５００が自ら設定してもよい。或いはｎは不揮発性メモリー（例えば図８のレジスター部３２）に記憶された設定値やヒューズ等によって設定されてもよい。

本実施形態によれば、位相比較部４０が、カウンター４２のカウント値と期待値とを整数で比較する位相比較を行ことで、簡素な構成で位相比較部４０を構成できる。また位相比較の結果が整数となるので位相誤差に対する処理を簡素化できる。

しかしながら、カウント値と期待値とを整数で比較する場合には小数精度での位相誤差を検出できないので、カウント値と期待値とを小数で比較する場合に比べて位相誤差の時間分解能（検出可能な最小の位相誤差）が大きくなってしまう。この点、本実施形態によれば、位相比較部４０が、基準信号ＲＦＣＫのｎ周期におけるカウンター４２のカウント値とカウント値の期待値ｎ×ＦＣＷとを整数で比較する。そしてｎは２以上に設定可能である。これにより、位相誤差の時間分解能を小さくできる。

具体的には、位相誤差の時間分解能Ｔｒｅｓは下式（１）で表される。Ｔｏｕｔは発振信号ＯＳＣＫの周期である。図３は、計測時間Ｔｍｅｓと時間分解能Ｔｒｅｓの関係を示す図である。図３には、基準信号ＲＦＣＫの周期Ｔｒｅｆが１秒であり、発振周波数（１／Ｔｏｕｔ）が４０ＭＨｚである場合の例を示す。

上式（１）、図３から、ｎを２以上に設定して計測時間Ｔｍｅｓを大きくすることによって時間分解能Ｔｒｅｓを小さくできることが分かる。即ち、本実施形態ではｎが２以上に設定可能であることによって、基準信号ＲＦＣＫに対して発振信号を高精度に同期させることが可能となり、発振周波数を高精度化できる。

また本実施形態では、位相比較部４０を含むＰＬＬ回路の少なくともロック状態において、ｎがｋ１（ｋ１は２以上の整数）に設定されてもよい。

このように、ロック状態においてｎが２以上の整数に設定されることで、ロック状態において位相誤差の時間分解能を小さくなり、基準信号ＲＦＣＫに対して高精度に同期した発振信号を生成することができる。

また本実施形態では、ＰＬＬ回路の起動時に、ｎがｋ２（ｋ２は１以上でｋ１より小さい整数）に設定されてもよい。ＰＬＬ回路の起動時とは、ＰＬＬ回路が基準信号ＲＦＣＫに対して発振信号ＯＳＣＫを同期させる動作を開始してから、基準信号ＲＦＣＫに対して発振信号ＯＳＣＫが同期するまでの間（いわゆる引き込み状態）である。

また本実施形態では、テストモードにおいて、ｎがｋ３（ｋ３は１以上でｋ１より小さい整数）に設定される。

このように、ＰＬＬ回路の起動時或いはテストモードにおいて、ロック状態でのｎ＝ｋ１よりも小さいｎ（ｋ２、ｋ３）が設定されることで、計測時間Ｔｍｅｓ（即ち位相比較の周期）が短くなり、同期動作を開始してからロック状態となるまでの時間を短縮できる。即ち、図６で後述するいわゆるギアシフトと同様の効果を得ることが可能となる。

また本実施形態では、ｎが可変に設定されてもよい。例えば図７で後述するように、回路装置５００が自らｎを可変に設定してもよい。或いは、回路装置５００の外部からレジスター部等を介してｎが可変に設定されてもよい。

ｎが可変に設定されることで、ロック状態においては発振周波数の高精度化のためにｎを２以上の大きな整数に設定できる。一方、起動時やテストモードでの引き込み時間を短縮するためにｎをロック状態よりも小さい整数に設定できる。

また本実施形態では、処理部５０は、信号処理（デジタル信号処理）として、温度補償処理、エージング補正処理、及び発振信号ＯＳＣＫを生成するための振動子に接続される可変容量キャパシターの容量特性の補正処理の少なくとも１つを行うと共に、オフセット調整を行う。なお、温度補償処理、エージング補正処理、容量特性補正処理の詳細は後述する。

このように処理部５０がオフセット調整を行うことで、基準信号ＲＦＣＫに対して発振信号ＯＳＣＫに所望の位相差を付加できる。また、そのオフセット調整と共に、処理部５０は温度補償処理、エージング補正処理、容量特性補正処理等を時分割に実行する。例えば、図１５で後述するようなＤＳＰによって、各処理の内容を記述したプログラムを実行することによって、１体のハードウェアを共用して複数の処理を実行することが可能となる。これにより、各処理を個別のハードウェアで構成する場合に比べて処理部５０の回路を小規模化できる。

また本実施形態では、処理部５０は、位相比較の結果である位相誤差データＰＥＤに対するデジタルフィルター処理（ループフィルター処理）を行う。

このように処理部５０が位相誤差データＰＥＤに対するデジタルフィルター処理を行うことで、処理部５０が位相誤差データＰＥＤから周波数制御データを生成できる。この周波数制御データの生成の詳細については図６等で後述する。

また図８で後述するように、回路装置５００はデジタルインターフェース部３０を含んでもよい。発振信号生成回路１４０は、第１のモード（内部ＰＬＬモード）では、位相比較の結果に基づく周波数制御データＤＦＣＱで発振信号ＯＳＣＫを生成し、第２のモード（外部ＰＬＬモード）では、デジタルインターフェース部３０を介して入力される外部生成周波数制御データ（図８のＤＦＣＥ）に基づく周波数制御データＤＦＣＱで発振信号ＯＳＣＫを生成する。

このようにすれば、例えばユーザーの所望の使い方に応じてモードを選択し、内部ＰＬＬによる発振周波数の制御と、外部ＰＬＬによる発振周波数の制御とを切り替えることが可能となる。例えば小型基地局等の安価に同期クロックを得たいユーザーは、第１のモードで回路装置５００を使用することで、低コストで同期クロックを得ることができる。一方、同期クロックの生成手法等においてノウハウがあるユーザーは、外部ＰＬＬを組み第１のモードで回路装置５００を使用することで、ノウハウを活かすことが可能である。

２．回路装置の第１詳細構成
図４は、本実施形態の回路装置５００の第１の詳細な構成例、位相比較部４０の詳細な構成例、処理部５０の第１の詳細な構成例である。回路装置５００は、位相比較部４０、処理部５０、ディザー処理部１６０、発振信号生成回路１４０を含む。位相比較部４０は、同期回路４１、カウンター４２を含む。処理部５０は、位相誤差変換部５１、加算部５３、ループフィルター５５、周波数制御データ変換部５７、補正処理部５９を含む。

同期回路４１は、基準信号ＲＦＣＫを発振信号ＯＳＣＫに同期させる回路である。具体的には、同期回路４１は、基準信号ＲＦＣＫを発振信号ＯＳＣＫで取り込むフリップフロップ回路等で構成される。即ち同期回路４１は、フリップフロップ回路により基準信号ＲＦＣＫの論理レベルを発振信号ＯＳＣＫのエッジで取り込み、発振信号ＯＳＣＫのエッジに同期して論理レベルが変わるクロック信号ＣＫＲ（或いはパルス信号）を出力する。

カウンター４２は、クロック信号ＣＫＲの立ち上がりエッジ（又は立ち下がりエッジ）でカウント値を期待値ｎ×ＦＣＷにセットし、その期待値ｎ×ＦＣＷから発振信号ＯＳＣＫのクロック数をダウンカウントする。そして、クロック信号ＣＫＲのｎ周期後の立ち上がりエッジ（又は立ち下がりエッジ）におけるカウント値を位相誤差データＰＥＤとして出力する。ここでＦＣＷは周波数設定データであり、例えば図８のレジスター部３２等から入力される。例えば周波数設定データＦＣＷは外部装置からデジタルインターフェース部３０を介してレジスター部３２に書き込まれる。或いは、記憶部３４に記憶された周波数設定データＦＣＷがレジスター部３２に読み出されてもよい。

位相誤差変換部５１は、基準信号ＲＦＣＫのｎ周期におけるカウント値と期待値ｎ×ＦＣＷとの差である位相誤差データＰＥＤを、１秒間における基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相の時間差に変換し、変換後の位相誤差データＱＰＥを出力する。具体的には下式（２）、（３）に示す演算を行う。ここでＫｐｅは変換係数であり、ｆｒｅｆは基準信号ＲＦＣＫの周波数であり、ｆｏｕｔは発振信号ＯＳＣＫの周波数である。

加算部５３は、位相誤差データＱＰＥにオフセット調整データＯＦＴＣを加算処理し、加算処理後（オフセット調整後）の位相誤差データＱＰＥＦを出力する。即ち図４では位相誤差データＱＰＥが図１での位相比較結果データに対応している。オフセット調整後の位相誤差がゼロとなるように負帰還制御されるので、ロック状態では、基準信号ＲＦＣＫと発振信号ＯＳＣＫの間にはオフセット調整データＯＦＴＣに相当する位相誤差が付与されることになる。なお、オフセット調整機能はイネーブルとディセーブルを選択可能であってもよく、オフセット調整機能がディセーブルに設定された場合には加算部５３は位相誤差データＱＰＥを位相誤差データＱＰＥＦとして出力する。

ループフィルター５５は、オフセット調整後の位相誤差データＱＰＥＦに対してデジタルフィルター処理を行い、その結果を出力データＱＬＦとして出力する。デジタルフィルター処理は、例えばローパス特性或いはバンドパス特性を有する。例えばループフィルター５５は、位相誤差データＱＰＥＦに係数を乗じる比例処理と位相誤差データＱＰＥＦを積分する積分処理とを組み合わせた処理を行う。なお、ループフィルター５５が行う処理はこれに限定されず、位相誤差データＱＰＥＦをゼロに近づけるような出力データＱＬＦを演算する（即ちＰＬＬ回路がロックしたときの出力データＱＬＦに収束させる）処理であればよい。

周波数制御データ変換部５７は、ループフィルター５５の出力データＱＬＦを周波数制御データＱＤＦに変換する。具体的には下式（４）、（５）に示す演算を行う。ここでＫｄｃｏは変換係数である。２^１６−１は、発振信号生成回路１４０に入力される周波数制御データＤＩＴＱの値の範囲（即ちＤＩＴＱは１６ビットデータ）である。ｆｍａｘは、発振信号ＯＳＣＫの周波数変化範囲の上限周波数であり、ｆｍｉｎは、発振信号ＯＳＣＫの周波数変化範囲の下限周波数である。例えば周波数制御データＤＩＴＱの最大値２^１６−１が発振信号生成回路１４０に入力された場合の発振信号ＯＳＣＫの周波数がｆｍａｘであり、周波数制御データＤＩＴＱの最小値０が発振信号生成回路１４０に入力された場合の発振信号ＯＳＣＫの周波数がｆｎｉｎである。なお、これに限定されず、例えばマージンを設け、周波数制御データＤＩＴＱの値の範囲に対応した実際の発振周波数の変化範囲よりも、ｆｍａｘ、ｆｍｉｎを外側に設定してもよい。例えば、振動子等の個体ばらつき等を測定し、それに基づいてｆｍａｘ、ｆｍｉｎを設定すればよい。なお、ここでは周波数制御データＤＩＴＱを１６ビットとしたが、周波数制御データＤＩＴＱは１６ビットに限定されない。

補正処理部５９は、周波数制御データＱＤＦに対して種々の補正処理を行い、補正処理後の周波数制御データＤＦＣＱを出力する。上述のように、補正処理は例えば温度補償処理、容量特性補正処理等である。またホールドオーバー時において補正処理部５９がエージング補正処理を行い、周波数制御データＤＦＣＱを生成してもよい。

なお処理部５０の各部は、個別のハードウェアで構成されてもよいし、プロセッサー上で動作するプログラムとして構成されてもよい。プログラムとして構成される場合、例えば処理部５０の各部がそれに対応するプログラムモジュールとして構成される。プログラムはＲＯＭ等にデータとして記憶されたものであってもよいし、プログラムに相当するデータを出力するゲートアレイ等のハードウェアとして実現されたものであってもよい。

ディザー処理部１６０は、周波数制御データＤＦＣＱに対してディザー処理を行い、ディザー処理後の周波数制御データＤＩＴＱを出力する。発振信号生成回路１４０は、周波数制御データＤＩＴＱにより設定される発振周波数の発振信号ＯＳＣＫを生成する。例えば処理部５０は３２ビットの浮動小数点データを用いて演算を行う。ディザー処理部１６０は、３２ビットの浮動小数点データである周波数制御データＤＦＣＱを、１６ビットの整数データである周波数制御データＤＩＴＱに変換し、その変換の際のディザー処理を行う。例えばディザー処理は端数の丸め処理において量子化誤差を低減する又はランダム化する処理である。

図５は、ＰＬＬ回路の動作テストを行うテストモードでの動作を説明する図である。図５に示すように、テストモードでは位相誤差変換部５１とループフィルター５５の間でループが切れている。そして、第４のレジスター３２４からループフィルター５５にテストデータＱＰＥＦ’が入力される。

このテストデータＱＰＥＦ’は、位相誤差変換部５１が出力する位相誤差データＱＰＥを模擬したデータである。即ち、１秒間における基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相の時間差を模擬したデータである。テストデータＱＰＥＦ’は図４のオフセット調整データＯＦＴＣに対応しているが、加算部５３は加算処理を行わずにテストデータＱＰＥＦ’を通過させてループフィルター５５に出力する。

第４のレジスター３２４には、一定の或いは時系列に変化するテストデータＱＰＥＦ’がテスト装置等から書き込まれる。そして、ループフィルター５５、周波数制御データ変換部５７、補正処理部５９がテストデータＱＰＥＦ’から周波数制御データＤＦＣＱを生成し、ディザー処理部１６０、発振信号生成回路１４０が周波数制御データＤＦＣＱにより設定される周波数の発振信号ＯＳＣＫを生成する。位相比較部４０、位相誤差変換部５１が、基準信号ＲＦＣＫと発振信号ＯＳＣＫの位相誤差データＱＰＥを生成し、その位相誤差データＱＰＥが第１のレジスター３２１に記憶される。即ち、図５では位相誤差データＱＰＥが図１でのモニターデータＭＴＤに対応している。

３．回路装置の第２詳細構成
図６は、本実施形態の回路装置５００の第２の詳細な構成例、ループフィルター５５の詳細な構成例である。なお、図６では補正処理部５９、ディザー処理部１６０、発振信号生成回路１４０を省略している。

回路装置５００は、位相比較部４０、処理部５０、ロック検出部７０（ロック検出回路）、セレクター７５を含む。また図６ではループフィルター５５が乗算部ＳＧ１、ＳＧ２、加算部ＳＡＤ１、ＳＡＤ２、レジスターＳＲＧを含む。

ロック検出部７０は、位相誤差データＰＥＤに基づいてＰＬＬ回路がロック状態であるか否かを検出し、ロック状態でない場合にはロック検出信号ＤＴＬを非アクティブ（第１論理レベル、例えばローレベル）にし、ロック状態である場合にはロック検出信号ＤＴＬをアクティブ（第２論理レベル、例えばハイレベル）にする。例えばロック検出部７０は、位相誤差データＰＥＤが所定範囲内である場合にロック状態であると判定する。例えばロック状態において位相誤差データＰＥＤが「０」になる場合、−１≦ＰＥＤ≦＋１の場合にロック状態であると判定する。ロック検出部７０は例えばロジック回路で構成される。なおロック検出部７０は処理部５０に含まれてもよい。

セレクター７５は、ロック検出信号ＤＴＬに基づいてループフィルター５５の比例処理の係数を選択する。具体的にはセレクター７５は、ロック検出信号ＤＴＬが非アクティブである場合には係数ＧＡ１を選択し、ロック検出信号ＤＴＬがアクティブである場合には係数ＧＡ２を選択する。セレクター７５は、選択した係数を係数ＧＡとして出力する。係数ＧＡ２を下式（６）に示す。係数ＧＡ１は下式（７）に示す範囲を満たす係数である。ｆｃはループフィルター５５のカットオフ周波数である。係数ＧＡ１、ＧＡ２は例えば図８のレジスター部３２等から入力される。

ループフィルター５５の乗算部ＳＧ１は、位相誤差データＱＰＥＦに比例処理の係数ＧＡを乗算処理し、その結果を出力データＧＱ１として出力する。

乗算部ＳＧ２は、位相誤差データＱＰＥＦに積分処理の係数ＧＲＨを乗算処理し、その結果を出力データＧＱ２として出力する。係数ＧＲＨは下式（８）に示す範囲を満たす係数である。係数ＧＲＨは例えば図８のレジスター部３２等から入力される。

加算部ＳＡＤ１、レジスターＳＲＧは積分器を構成する。即ち、加算部ＳＡＤ１は出力データＧＱ２とレジスターＳＲＧの出力データＲＴＱとを加算処理し、その結果を出力データＡＤＱとして出力する。レジスターＳＲＧは出力データＡＤＱを保持し、保持したデータを出力データＲＴＱとして出力する。

加算部ＳＡＤ２は、比例処理の結果である出力データＧＱ１と積分処理の結果である出力データＲＴＱとを加算処理し、その結果を出力データＱＬＦとして出力する。ループフィルター５５の伝達関数Ｈ（ｚ）は下式（９）のようになる。

上述した非ロック状態において選択される比例処理の係数ＧＡ１は、非ロック状態においてロック状態までの収束時間を短縮する機能（以下、ギアシフトと呼ぶ）に用いられる。即ち上式（７）に示すように、非ロック状態では、ロック状態での係数ＧＡ２以上の係数ＧＡ１で比例処理を行う。これにより、位相誤差を収束させようとする効果（位相誤差に対する負帰還）がロック状態よりも強く働くことになり、ギアシフトを用いない場合に比べてロック状態までの収束時間が短縮される。

４．カウンターの変形例
図７は、カウンター４２の変形構成例である。カウンター４２は、シフター４４、ダウンカウンター４５、位相誤差レジスター４６、誤差判定回路４８を含む。

この変形構成例では計測時間Ｔｍｅｓを可変に制御することによってギアシフトと同等の機能を実現するものである。この変形構成例を採用した場合、図６のギアシフトに関わる構成（ロック検出部７０、セレクター７５）を省略してもよい。

シフター４４は、シフト量制御信号ＣＳＦに対応したシフト量で周波数設定データＦＣＷをビットシフトする。具体的には計測時間Ｔｍｅｓ＝ｎ×Ｔｒｅｆのｎが２^ｊ（ｊは０以上の整数）に設定可能であり、そのｊがシフト量に相当する。シフター４４は、ｊビットだけ周波数設定データＦＣＷをＭＳＢ側にシフトさせ、その結果を期待値ＳＦＣＷ（＝ｎ×ＦＣＷ）として出力する。シフター４４は、期待値ＳＦＣＷをクロック信号ＣＫＲの立ち上がりエッジ（又は立ち下がりエッジ）で更新する。

ダウンカウンター４５は、クロック信号ＣＫＲの立ち上がりエッジ（又は立ち下がりエッジ）でカウント値を期待値ＳＦＣＷに初期化する。そしてダウンカウンター４５は、計測時間Ｔｍｅｓの間、クロック信号ＣＫＲの立ち上がりエッジ（又は立ち下がりエッジ）まで発振信号ＯＳＣＫでダウンカウントを行い、そのカウント値ＱＤＣを出力する。

位相誤差レジスター４６は、ダウンカウンター４５のカウント値ＱＤＣを、計測時間Ｔｍｅｓ終了時のクロック信号ＣＫＲの立ち上がりエッジ（又は立ち下がりエッジ）で取り込み、その取り込んだカウント値を位相誤差データＰＥＤとして出力する。

誤差判定回路４８は、位相誤差データＰＥＤの絶対値が閾値ＴＨＲ以下であるか否かを判定し、その判定結果に基づいてシフト量制御信号ＣＳＦを出力する。具体的には、誤差判定回路４８は、位相誤差データＰＥＤの絶対値が閾値ＴＨＲ以下となった場合にシフト量（ビット数ｊ）を１段階大きくする。例えばｊ＝０、１、２、・・・ｊｍａｘと１ずつ増加させる。ｊｍａｘはシフト量の最大値であり、ロック状態でのシフト量（即ちロック状態ではｎ＝２^ｊｍａｘ）である。なお、ｊの初期値は１以上の整数であってもよい。またｊは２以上の整数ずつ増加させてもよい。閾値ＴＨＲは例えば図８のレジスター部３２等から入力される。

また誤差判定回路４８は、上記判定結果に基づいて変換係数Ｋｐｅの制御信号ＣＫＰＥを位相誤差変換部５１に出力する。具体的には、上式（３）のように変換係数Ｋｐｅはｎに依存している。誤差判定回路４８は、シフト量であるｊと連動してｎ＝２^ｊの場合の変換係数Ｋｐｅを指定する制御信号ＣＫＰＥを出力する。例えばｊの各値に対応した変換係数が予め図８のレジスター部３２等に記憶されており、位相誤差変換部５１が制御信号ＣＫＰＥに応じて変換係数Ｋｐｅを選択してもよい。或いは、基準となるシフト量（例えばｊ＝０）での変換係数が図８のレジスター部３２等に記憶されており、位相誤差変換部５１が、レジスター部３２等から読み出した変換係数に対して制御信号ＣＫＰＥに応じた演算を行って、変換係数Ｋｐｅを求めてもよい。

また誤差判定回路４８は、ｊ＝ｊｍａｘにおいて位相誤差データＰＥＤの絶対値が閾値ＴＨＲ以下となったか否かの判定結果に基づいてロック検出信号ＤＴＬ’を出力にする。即ち、位相誤差データＰＥＤの絶対値が閾値ＴＨＲ以下となった場合にロック検出信号ＤＴＬ’をアクティブにする。

５．回路装置の第３詳細構成
図８は、本実施形態の回路装置５００の第３の詳細な構成例である。

回路装置５００は、温度センサー１０、Ａ／Ｄ変換部２０（Ａ／Ｄ変換回路）、デジタルインターフェース部３０（デジタルインターフェース回路）、レジスター部３２（レジスター回路）、記憶部３４（メモリー）、位相比較部４０、処理部５０、ロック検出部７０、基準信号検出回路１１０、発振信号生成回路１４０を含む。

温度センサー１０は、温度検出電圧ＶＴＤを出力する。具体的には、環境（回路装置５００）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。例えば温度センサー１０は、ダイオードやバイポーラートランジスター等で構成できる。そして、ダイオードやバイポーラートランジスター等に含まれるＰＮ接合の順方向電圧が温度検出電圧ＶＴＤに相当する。

Ａ／Ｄ変換部２０は、温度センサー１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤ（Ａ／Ｄ結果データ）を出力する。Ａ／Ｄ変換部２０のＡ／Ｄ変換方式としては、例えば逐次比較方式や逐次比較方式に類似する方式などを採用できる。なおＡ／Ｄ変換方式はこのような方式には限定されず、種々の方式（計数型、並列比較型又は直並列型等）を採用できる。

振動子ＸＴＡＬは、回路装置５００の外部に設けられ、例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子等や屈曲振動タイプなどの圧電振動子である。振動子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。なお振動子ＸＴＡＬとしては、圧電振動子として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。振動子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

発振信号生成回路１４０は、Ｄ／Ａ変換部８０と発振回路１５０を含む。Ｄ／Ａ変換部８０は、処理部５０からの周波数制御データＤＦＣＱのＤ／Ａ変換を行う。Ｄ／Ａ変換部８０のＤ／Ａ変換方式としては例えば抵抗ストリング型（抵抗分割型）を採用できる。但し、Ｄ／Ａ変換方式はこれには限定されず、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、又はパルス幅変調型などの種々の方式を採用できる。またＤ／Ａ変換部８０は、Ｄ／Ａ変換器以外にも、その制御回路や変調回路（ＰＷＭ変調等）やフィルター回路などを含むことができる。発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱと振動子ＸＴＡＬを用いて、発振信号ＯＳＣＫを生成する。発振回路１５０は、振動子ＸＴＡＬ（圧電振動子、共振子等）を発振させることで、発振信号ＯＳＣＫを生成する。具体的には、振動子ＸＴＡＬの一端が回路装置５００の第１の振動子用端子ＴＸ１を介して発振回路１５０に接続され、振動子ＸＴＡＬの他端が回路装置５００の第２の振動子用端子ＴＸ２を介して発振回路１５０に接続される。そして発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱを周波数制御電圧（発振制御電圧）とした発振周波数で、振動子ＸＴＡＬを発振させる。例えば発振回路１５０が、電圧制御により振動子ＸＴＡＬの発振を制御する回路（ＶＣＯ）である場合には、発振回路１５０は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター（バリキャップ等）を含むことできる。

基準信号検出回路４７は、基準信号ＲＦＣＫが消失又は異常となったか否かを検出し、その検出結果に基づいて基準信号検出信号ＳＹＮＣＣＬＫを出力する。基準信号ＲＦＣＫが存在する又は正常であると検出された場合、検出信号ＳＹＮＣＣＬＫはアクティブ（第２論理レベル）になる。基準信号ＲＦＣＫが消失した又は異常となったことが検出された場合、検出信号ＳＹＮＣＣＬＫは非アクティブ（第１論理レベル）になる。例えば、基準信号検出回路４７は、基準信号ＲＦＣＫのパルス（又は周波数）を監視して基準信号ＲＦＣＫが消失した又は異常となったか否かを検出する。例えば、基準信号ＲＦＣＫのパルス間隔をカウンター等により測定し、そのカウント値に基づいてパルスが所定期間入力されなかったと判断した場合に、基準信号ＲＦＣＫが消失又は異常となったと判定する。或いは、カウント値に基づいてパルスの入力間隔が所定範囲外の状態が所定期間続いたと判断した場合に、基準信号ＲＦＣＫが消失又は異常となったと判定する。

記憶部３４は、回路装置５００の各種の処理や動作に必要な各種の情報を記憶するものである。この記憶部３４は、例えば不揮発性メモリーにより実現できる。不揮発性メモリーとしては、例えばＥＥＰＲＯＭなどを用いることができる。ＥＥＰＲＯＭとしては例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のメモリーなどを用いることができる。或いはＥＥＰＲＯＭとして、フローティングゲート型などの他のタイプのメモリーを用いてもよい。なお記憶部３４は、電源が非供給でも情報を保持して記憶できるものであればよく、例えばヒューズ回路等により実現することも可能である。

レジスター部３２は、ステータスレジスター、コマンドレジスター、データレジスターなどの複数のレジスターで構成される回路である。回路装置５００の外部装置（例えばＣＰＵやＭＰＵ等のプロセッサー等）は、デジタルインターフェース部３０を介してレジスター部３２の各レジスターにアクセスする。そして外部装置は、レジスター部３２のレジスターを用いて、回路装置５００のステータスを確認したり、回路装置５００に対してコマンドを発行したり、回路装置５００に対してデータを転送したり、回路装置５００からデータを読み出すことなどが可能になる。またレジスター部３２には、記憶部３４から読み出された情報が格納される。例えば上述した変換係数Ｋｐｅ、Ｋｄｃｏやオフセット調整データＯＦＴＣ、係数ＧＡ１、ＧＡ２、ＧＲＨ等のパラメーターが記憶部３４に記憶されている。これらのパラメーターは例えば回路装置５００の起動時等にレジスター部３２に読み出される（初期ロードされる）。そして、処理部５０はレジスター部３２を参照して上記パラメーターを用いた処理を実行する。

処理部５０は、内部ＰＬＬ処理部８３、ホールドオーバー処理部５２、カルマンフィルター部５４、エージング補正部５６（エージング補正処理の回路又はプログラムモジュール）、温度補償部５８を有する。なお、カルマンフィルター部５４、エージング補正部５６、温度補償部５８が図４の補正処理部５９に対応する。内部ＰＬＬ処理部８３は図４等で説明した位相誤差変換部５１、加算部５３、ループフィルター５５、周波数制御データ変換部５７に対応する。以下では、内部ＰＬＬ処理部８３が行う処理を内部ＰＬＬ処理と呼ぶ。ホールドオーバー処理部５２は、ホールドオーバーに関する種々の処理を行う。カルマンフィルター部５４は、周波数制御データの観測値に対する真値を推定する処理を行う。エージング補正部５６は、ホールドオーバー時においてエージングによる周波数変動を補償するためのエージング補正を行う。温度補償部５８は、Ａ／Ｄ変換部２０からの温度検出データＤＴＤに基づいて発振周波数の温度補償処理を行う。

デジタルインターフェース部３０は、回路装置５００と外部装置（例えばマイクロコンピューター、コントローラー等）との間でデジタルデータを入出力するためのインターフェースである。例えばシリアルクロック線とシリアルデータ線を用いた同期式のシリアル通信方式により実現できる。具体的には、Ｉ２Ｃ（Inter-Integrated Circuit）方式や、３線又は４線のＳＰＩ（Serial Peripheral Interface）方式などにより実現できる。Ｉ２Ｃ方式は、シリアルクロック線ＳＣＬと、双方向のシリアルデータ線ＳＤＡの２本の信号線で通信を行う同期式のシリアル通信方式である。ＳＰＩ方式は、シリアルクロック線ＳＣＫと、単方向の２本のシリアルデータ線ＳＤＩ、ＳＤＯで通信する同期式のシリアル通信方式である。デジタルインターフェース部３０は、これらの通信方式を実現する入出力バッファー回路や制御回路などにより構成される。

基準信号ＲＦＣＫは、回路装置５００の接続端子（パッド）を介して回路装置５００に入力される。外部ＰＬＬ回路がロック状態となっているか否かを通知する信号ＰＬＯＣＫは、回路装置５００の接続端子（パッド）を介して回路装置５００に入力される。なお、信号ＰＬＯＣＫはデジタルインターフェース部３０を介して回路装置５００に入力されてもよい。例えば信号ＰＬＯＣＫは、ロック状態でない場合には非アクティブとなり、ロック状態である場合にはアクティブとなる。

本実施形態では、例えば、外部装置がデジタルインターフェース部３０を介してレジスター部３２にモード設定情報を書き込むことで、内部ＰＬＬモード（第１のモード）と外部ＰＬＬモード（第２のモード）のいずれかが設定される。

内部ＰＬＬモードでは、処理部５０は位相比較部４０からの位相誤差データＰＥＤに基づいて内部ＰＬＬ処理を行い、周波数制御データ（図４のＱＤＦ）を生成する。そして処理部５０は、周波数制御データＱＤＦに対して、例えば温度補償処理等の信号処理を行い、信号処理後の周波数制御データＤＦＣＱを発振信号生成回路１４０に出力する。発振信号生成回路１４０は周波数制御データＤＦＣＱと振動子ＸＴＡＬを用いて、発振信号ＯＳＣＫを生成して、位相比較部４０に出力する。これにより、位相比較部４０、発振信号生成回路１４０等によるＰＬＬ回路（内部ＰＬＬ回路）のループが形成される。

外部ＰＬＬモードでは、外部周波数制御データ生成部からの周波数制御データＤＦＣＥ（外部生成周波数制御データ）がデジタルインターフェース部３０を介して処理部５０に入力される。そして処理部５０は、周波数制御データＤＦＣＥに対して、例えば温度補償処理等の信号処理を行い、信号処理後の周波数制御データＤＦＣＱを発振信号生成回路１４０に出力する。発振信号生成回路１４０は周波数制御データＤＦＣＱと振動子ＸＴＡＬを用いて、発振信号ＯＳＣＫを生成して、外部周波数制御データ生成部に出力する。これにより、外部周波数制御データ生成部、発振信号生成回路１４０等によるＰＬＬ回路（外部ＰＬＬ回路）のループが形成される。

なお、外部周波数制御データ生成部は、発振信号ＯＳＣＫに基づく入力信号と基準信号ＲＦＣＫとを比較して周波数制御データＤＦＣＥを生成する。例えば外部周波数制御データ生成部は、発振信号ＯＳＣＫと基準信号ＲＦＣＫとの比較演算を行う比較演算部と、位相誤差データの平滑化処理を行うデジタルフィルター部とを含むことができる。或いは、アナログ回路の位相比較器と、アナログ回路のフィルター部（ループフィルター）とＡ／Ｄ変換器とを含むことができる。

６．処理部の第２詳細構成
図９は、処理部５０の第２の詳細な構成例である。処理部５０は、摂氏変換部８１、ローパスフィルター部８２、温度補償部５８、内部ＰＬＬ処理部８３、カルマンフィルター部５４、エージング補正部５６、容量特性補正部８９、加算部８４、８５、８６、セレクター８７を含む。なお、カルマンフィルター部５４、エージング補正部５６、温度補償部５８、容量特性補正部８９が図４の補正処理部５９に対応する。

摂氏変換部８１は、温度検出データＤＴＤを、摂氏温度を表す（広義には摂氏温度に対応する）温度検出データＤＴＤ’に変換する。例えば摂氏温度に対して非線形な特性の温度検出データＤＴＤを、摂氏温度に対して線形な特性の温度検出データＤＴＤ’に変換する。

ローパスフィルター部８２は、温度検出データＤＴＤ’の時間変化を平滑化するデジタルフィルター処理を行い、デジタルフィルター処理後の温度検出データＤＴＤ”を出力する。

温度補償部５８は、温度検出データＤＴＤ”に基づいて温度補償処理を行い、温度変動に対して発振周波数を一定に保つための温度補償データＴＣＯＤＥ（温度補償コード）を生成する。具体的には、下式（１０）の多項式（近似関数）の係数Ａ_０〜Ａ_５の情報が、図８の記憶部３４に記憶されている。Ｘは温度検出データＤＴＤ”に相当する。温度補償部５８は、記憶部３４から係数Ａ_０〜Ａ_５の情報を読み出し、この係数Ａ_０〜Ａ_５と、温度検出データＤＴＤ”（＝Ｘ）とに基づいて、下式（１０）の演算処理を行って、温度補償データＴＣＯＤＥを生成する。

加算部８４は、外部ＰＬＬモードにおいて外部周波数制御データ生成部から入力された周波数制御データＤＦＣＥに対して温度補償データＴＣＯＤＥを加算処理し、その結果を周波数制御データＤＦＣＥ’として出力する。なお周波数制御データＤＦＣＥをそのまま周波数制御データＤＦＣＥ’として出力してもよい。

内部ＰＬＬ処理部８３は、内部ＰＬＬモードにおいて位相比較部４０から入力された位相誤差データＰＥＤに基づいて内部ＰＬＬ処理を行い、周波数制御データＱＤＦを出力する。

加算部８５は、周波数制御データＱＤＦに対して温度補償データＴＣＯＤＥを加算処理し、その結果を周波数制御データＱＤＦ’として出力する。なお周波数制御データＱＤＦをそのまま周波数制御データＱＤＦ’として出力してもよい。

カルマンフィルター部５４は、基準信号ＲＦＣＫの消失又は異常によるホールドオーバーが検出される前の期間（通常動作期間）において、周波数制御データ（ＤＦＣＥ、ＱＤＦ）の観測値に対する真値を、カルマンフィルター処理により推定する処理を行う。この真値は、カルマンフィルター処理により推定された真値であり、本当の真の値であるとは限らない。なお、ホールドオーバーの検出による制御処理は、図８のホールドオーバー処理部５２により実行される。カルマンフィルター処理の詳細は後述する。

エージング補正部５６は、ホールドオーバーが検出された場合に、ホールドオーバーの検出タイミングに対応するタイミングでの真値を保持する。この真値を保持するタイミングは、ホールドオーバーの検出タイミングそのものであってもよいし、当該タイミングの前のタイミング等であってもよい。そしてエージング補正部５６は、保持された真値に基づく演算処理を行うことで、エージング補正された周波数制御データＡＣ（ｋ）を生成する。エージング補正処理の詳細は後述する。

加算部８５は、周波数制御データＡＣ（ｋ）に対して温度補償データＴＣＯＤＥを加算処理し、その結果を周波数制御データＡＣ（ｋ）’として出力する。なお周波数制御データＡＣ（ｋ）をそのまま周波数制御データＡＣ（ｋ）’として出力してもよい。

セレクター８７は、非ホールドオーバー（通常動作）時の外部ＰＬＬモードでは周波数制御データＤＦＣＥ’を選択し、非ホールドオーバー時の内部ＰＬＬモードでは周波数制御データＱＤＦ’を選択し、ホールドオーバー時には周波数制御データＡＣ（ｋ）’を選択する。セレクター８７は、選択した周波数制御データを周波数制御データＤＦＣＱ’として出力する。

容量特性補正部８９は、周波数制御データＤＦＣＱ’と発振周波数とが一意に対応する（同一の周波数制御データＤＦＣＱ’に対して同一の発振周波数が得られる）ように周波数制御データＤＦＣＱ’に対して補正処理を行い、その結果を周波数制御データＤＦＣＱとして出力する。具体的には、発振回路１５０の可変容量キャパシター（例えば図１８のＣＸ１）は、例えば個体ばらつきや温度変化により、制御電圧に対する容量が変動する。容量特性補正部８９は、このような容量特性の変動をキャンセル（低減）する補正を行う。例えば、容量特性補正部８９は、容量特性の個体ばらつきをキャンセル（低減）する第１補正処理、容量特性の温度変化を温度補償データＴＣＯＤＥに基づいてキャンセル（低減）する第２補正処理、容量特性の非線形性をキャンセル（低減）する（周波数制御データＤＦＣＱ’に対する容量特性を線形にする）第３補正処理を行う。第１〜第３補正処理は、各補正処理に対応した補正式の演算によって実現される。補正式に用いるパラメーター（係数等）は、例えば図８の記憶部３４に記憶される。そしてパラメーターは記憶部３４からレジスター部３２に読み出され、レジスター部３２から処理部５０に入力される。なお、第１〜第３補正処理の各補正処理は、イネーブルとディセーブルを選択可能であってもよい。

７．処理フロー
図１０は、処理部５０が行う処理のフローチャートである。

処理が開始されると、処理部５０は温度検出終了フラグがアクティブとなったか否かを判定する（Ｓ１）。温度検出終了フラグは、Ａ／Ｄ変換部２０が温度検出データＤＴＤを出力（更新）した場合にアクティブになるフラグである。

温度検出終了フラグがアクティブである場合、処理部５０は温度検出用ローパスフィルター処理を行う（Ｓ２）。即ち、摂氏変換部８１が温度検出データＤＴＤを摂氏変換し、その温度検出データＤＴＤ’をローパスフィルター部８２がローパスフィルター処理する。次に、温度補償部５８が、ローパスフィルター処理後の温度検出データＤＴＤ”に基づいて温度補償処理を行い、温度補償データＴＣＯＤＥを生成する（Ｓ３）。次に、カルマンフィルター部５４が、周波数制御データＤＦＣＥ又はＱＤＦに基づいてカルマンフィルター処理を行う。またホールドオーバー時にはエージング補正部５６がエージング補正処理を行う（Ｓ４）。次に、ステップＳ９に進む。

ステップＳ１において温度検出終了フラグが非アクティブである場合、周波数制御データ書き込みフラグがアクティブであるか否かを判定する（Ｓ５）。周波数制御データ書き込みフラグは、外部周波数制御データ生成部からデジタルインターフェース部３０を介して周波数制御データＤＦＣＥが入力された（例えばレジスター部３２に書き込まれた）場合にアクティブになるフラグである。

周波数制御データ書き込みフラグがアクティブである場合、処理部５０は外部ＰＬＬモードにおける処理を行う（Ｓ６）。具体的には、加算部８４、セレクター８７が、この処理を実行する。次に、ステップＳ９に進む。

周波数制御データ書き込みフラグが非アクティブである場合、位相比較終了フラグがアクティブであるか否かを判定する（Ｓ７）。位相比較終了フラグは、位相比較部４０が位相誤差データＰＥＤを出力（更新）した場合にアクティブになるフラグである。具体的には、基準信号ＲＦＣＫのｎ周期毎に位相比較終了フラグがアクティブになる。或いは、基準信号ＲＦＣＫの１周期毎に位相比較部４０が位相誤差データＰＥＤを出力すると共に位相比較終了フラグがアクティブとなってもよい。この場合、例えばｎ回同じ位相誤差データＰＥＤが出力され、位相誤差データＰＥＤの値が変化するのは基準信号ＲＦＣＫのｎ周期毎である。

位相比較終了フラグがアクティブである場合、処理部５０は内部ＰＬＬモードにおける処理を行う（Ｓ８）。具体的には、内部ＰＬＬ処理部８３、加算部８５、セレクター８７が、この処理を実行する。次に、ステップＳ９に進む。

位相比較終了フラグが非アクティブである場合、ステップＳ１に戻り、温度検出終了フラグ、周波数制御データ書き込みフラグ、位相比較終了フラグのいずれかがアクティブになるまでループを繰り返し、フラグ待ちを行う。

ステップＳ９では、容量特性補正部８９が、ステップＳ４、Ｓ６、Ｓ８のいずれかのステップの処理結果である周波数制御データＤＦＣＱ’に対して容量特性補正処理を行い、周波数制御データＤＦＣＱを発振信号生成回路１４０（又はディザー処理部１６０）に出力する（Ｓ９）。次に、処理部５０はフラグリセットを行う（Ｓ１０）。具体的には、温度検出終了フラグ、周波数制御データ書き込みフラグ、位相比較終了フラグのうちアクティブとなっているフラグを非アクティブにリセットする。次に、ステップＳ１に戻り、フラグ待ちを行う。

図１１は、温度検出用ローパスフィルター処理（Ｓ２）の詳細なフローチャートである。

処理部５０はローパスフィルター処理がイネーブルに設定されているか否かを判定する（Ｓ２１）。ローパスフィルター処理がディセーブルに設定されている場合にはローパスフィルター処理を行わずに処理を終了する。なお、摂氏変換処理は例えばステップＳ２１の前に行われる。

ローパスフィルター処理がイネーブルに設定されている場合には、ローパスフィルター部８２が温度検出データＤＴＤ’に対してローパスフィルター処理を行う（Ｓ２２）。次に、ローパスフィルター処理のカットオフ周波数ｆｃがｆｓ／４に設定されている否かを判定する（Ｓ２３）。ｆｓはローパスフィルター処理の動作周波数である。即ち、ｆｓは温度検出データＤＴＤのサンプリング周波数（Ａ／Ｄ変換部２０が温度検出データＤＴＤを出力する周波数）である。

カットオフ周波数ｆｃがｆｓ／４に設定されている場合、処理部５０はローパスフィルター処理を４回行ったか（４入力分の温度検出データＤＴＤに対するローパスフィルター処理を行ったか）否かを判定する（Ｓ２４）。４回行った場合は処理を終了する。４回行って以内場合は温度計測終了フラグを非アクティブにリセットし（Ｓ２８）、ステップＳ１に戻る。

カットオフ周波数ｆｃがｆｓ／４に設定されていない場合、ローパスフィルター処理のカットオフ周波数ｆｃがｆｓ／１６に設定されているか否かを判定する（Ｓ２５）。

カットオフ周波数ｆｃがｆｓ／１６に設定されている場合、処理部５０はローパスフィルター処理を１６回行ったか（１６入力分の温度検出データＤＴＤに対するローパスフィルター処理を行ったか）否かを判定する（Ｓ２６）。１６回行った場合は処理を終了する。１６回行って以内場合は温度計測終了フラグを非アクティブにリセットし（Ｓ２８）、ステップＳ１に戻る。

カットオフ周波数ｆｃがｆｓ／１６に設定されていない場合、カットオフ周波数ｆｃはｆｓ／６４に設定されているので、処理部５０はローパスフィルター処理を６４回行ったか（６４入力分の温度検出データＤＴＤに対するローパスフィルター処理を行ったか）否かを判定する（Ｓ２７）。６４回行った場合は処理を終了する。６４回行って以内場合は温度計測終了フラグを非アクティブにリセットし（Ｓ２８）、ステップＳ１に戻る。

図１２は、カルマンフィルター処理及びエージング補正処理（Ｓ４）の詳細なフローチャートである。

処理部５０は、内部ＰＬＬモードに設定されているか否かを判定する（Ｓ４１）。内部ＰＬＬモードに設定されている場合には、カルマンフィルター処理の入力レジスター（ＡＣ入力）に周波数制御データＱＤＦを記憶させる（Ｓ４２）。外部ＰＬＬモードに設定されている（内部ＰＬＬモードに設定されていない）場合には、カルマンフィルター処理の入力レジスターに周波数制御データＤＦＣＥを記憶させる（Ｓ４３）。

次に処理部５０は、ホールドオーバーフラグ（図１７の信号ＨＯＬＤＯＶＥＲ）がアクティブか否かを判定する（Ｓ４４）。ホールドオーバーフラグは、ホールドオーバー処理部５２がホールドオーバー状態であると判断した場合にアクティブになるフラグである。

ホールドオーバーフラグが非アクティブの場合には、カルマンフィルター部５４が、ステップＳ４２、Ｓ４７で選択された入力に対してカルマンフィルター処理を行う（Ｓ４５）。次に、処理部５０は、内部ＰＬＬモードに設定されているか否かを判定する（Ｓ４６）。内部ＰＬＬモードに設定されている場合には、変数ＴＲｅｇのレジスターに周波数制御データＱＤＦを記憶させる（Ｓ４７）。外部ＰＬＬモードに設定されている場合には、変数ＴＲｅｇのレジスターに周波数制御データＤＦＣＥを記憶させる（Ｓ４８）。

次に、処理部５０は温度補償処理がイネーブルに設定されているか否かを判定する（Ｓ４９）。温度補償処理がイネーブルに設定されている場合には、変数ＴＲｅｇと温度補償データＴＣＯＤＥとの加算値を周波数制御データＤＦＣＱ’のレジスターに記憶させる（Ｓ５０）。温度補償処理がディセーブルに設定されている場合には、変数ＴＲｅｇを周波数制御データＤＦＣＱ’のレジスターに記憶させる（Ｓ５１）。なお、ステップＳ４９〜Ｓ４９の処理は、加算部８４、８５、セレクター８７が行う処理に対応している。

ステップＳ４４においてホールドオーバーフラグがアクティブである場合、エージング補正部５６がエージング補正処理を行う（Ｓ５２）。次に、処理部５０は温度検出終了フラグがアクティブであるか否かを判定する（Ｓ５３）。温度検出終了フラグがアクティブである場合、周波数制御データＡＣ（ｋ）と温度補償データＴＣＯＤＥとの加算値を周波数制御データＤＦＣＱ’のレジスターに記憶させる（Ｓ５４）。温度検出終了フラグが非アクティブである場合、周波数制御データＡＣ（ｋ）を周波数制御データＤＦＣＱ’のレジスターに記憶させる（Ｓ５５）。なお、ステップＳ５３〜Ｓ５５の処理は、加算部８６、セレクター８７が行う処理に対応している。

図１３は、外部ＰＬＬモードにおける処理（Ｓ６）の詳細なフローチャートである。

処理部５０は、温度補償処理がイネーブルに設定されているか否かを判定する（Ｓ６１）。温度補償処理がイネーブルに設定されている場合には、周波数制御データＤＦＣＥと温度補償データＴＣＯＤＥとの加算値を周波数制御データＤＦＣＱ’のレジスターに記憶させる（Ｓ６２）。温度補償処理がディセーブルに設定されている場合には、周波数制御データＤＦＣＥを周波数制御データＤＦＣＱ’のレジスターに記憶させる（Ｓ６３）。なお、ステップＳ６１〜Ｓ６３の処理は、加算部８４、セレクター８７が行う処理に対応している。

図１４は、内部ＰＬＬモードにおける処理（Ｓ８）の詳細なフローチャートである。

内部ＰＬＬ処理部８３は、位相誤差データＰＥＤに対して内部ＰＬＬ処理を行い、周波数制御データＱＤＦを生成する（Ｓ８１）。次に、処理部５０は、温度補償処理がイネーブルに設定されているか否かを判定する（Ｓ８２）。温度補償処理がイネーブルに設定されている場合には、周波数制御データＱＤＦと温度補償データＴＣＯＤＥとの加算値を周波数制御データＤＦＣＱ’のレジスターに記憶させる（Ｓ８３）。温度補償処理がディセーブルに設定されている場合には、周波数制御データＱＤＦを周波数制御データＤＦＣＱ’のレジスターに記憶させる（Ｓ８４）。なお、ステップＳ８２〜Ｓ８４の処理は、加算部８５、セレクター８７が行う処理に対応している。

８．処理部の第３詳細構成
図１５は、処理部５０の第３の詳細な構成例である。図１５は、処理部５０をＤＳＰで構成する場合の構成例である。即ち、このＤＳＰがプログラムに記述された命令を実行することにより、図９の機能ブロック図で説明した処理や、図１０〜図１４のフローチャートで説明した処理が実現される。

処理部５０は、プログラムカウンター９１、プログラムＲＯＭ９２、コマンドデコーダー９３、係数ＲＯＭ９４、レジスター回路９５、セレクター９６、乗算器９７、セレクター９８、加算器９９、出力レジスター８８を含む。

プログラムＲＯＭ９２は、プログラムを記憶するＲＯＭ（Read Only Memory）である。なお、プログラムデータをロジック回路（組み合わせ回路等）として構成したものであってもよい。例えば、プログラムは行ナンバーと、その行ナンバーに対応する命令（コマンド）、その命令によって操作されるオペランドで構成される。

プログラムカウンター９１は、プログラムの行ナンバーを出力するカウンターである。プログラムＲＯＭ９２は、プログラムカウンター９１のカウント値によって指定される行ナンバーの命令とオペランドを出力する。

コマンドデコーダー９３は、命令とオペランドを解釈し、命令とオペランドに対応した処理を乗算器９７や加算器９９等に実行させる制御信号を出力する。具体的には、コマンドデコーダー９３は、乗算器９７の入力データを指示する乗算器入力アドレス、乗算器９７の入力データの符号を示す乗算器入力データ符号、加算器９９の入力データを指示する加算器入力アドレス、加算器９９の入力データの符号を示す加算器入力データ符号、加算器９９の出力データを記憶するレジスターアドレスを指示する書き込みアドレスを出力する。

係数ＲＯＭ９４は、ＲＯＭとセレクターとを含む。処理部５０が行う演算に用いられる種々の係数の一部はＲＯＭに記憶されている。係数の残りの一部は記憶部３４に記憶されており、記憶部３４から読み出されてレジスター部３２に記憶されている。セレクターには、ＲＯＭ及びレジスター部３２からの係数と、処理部５０への入力データとが入力される。入力データは、例えばレジスター部３２からの周波数制御データＤＦＣＥ、位相比較部４０からの位相誤差データＰＥＤ、Ａ／Ｄ変換部２０からの温度検出データＤＴＤである。セレクターは、コマンドデコーダー９３からの乗算器入力アドレスに対応する係数又は入力データを選択し、セレクター９６に出力する。またセレクターは、コマンドデコーダー９３からの加算器入力アドレスに対応する係数又は入力データを選択し、セレクター９８に出力する。

レジスター回路９５は、レジスターとセレクターとを含む。レジスターは、演算により生成されるデータ（中間生成データを含む）を一時記憶するレジスターである。例えば、変数Ｔｒｅｇ、温度補償データＴＣＯＤＥ、周波数制御データＱＤＦ、ＤＦＣＱ’、ＡＣ（ｋ）等を記憶するレジスターである。セレクターは、コマンドデコーダー９３からの乗算器入力アドレスに対応するデータを選択し、セレクター９６又は乗算器９７に出力する。またセレクターは、コマンドデコーダー９３からの加算器入力アドレスに対応するデータを選択し、セレクター９８に出力する。

セレクター９６は、係数ＲＯＭからの係数又は入力データと、レジスター回路９５からのデータとのいずれかを選択し、乗算器９７に出力する。セレクター９８は、係数ＲＯＭからの係数又は入力データと、レジスター回路９５からのデータとのいずれかを選択し、加算器９９に出力する。

乗算器９７は、セレクター９６の出力とレジスター回路９５からのデータとを乗算し、その結果を加算器９９に出力する。加算器９９は、セレクター９８の出力と乗算器９７の出力とを加算し、その結果をレジスター回路９５に出力する。レジスター回路９５は、コマンドデコーダー９３からの書き込みアドレスに対応するレジスター回路９５内のレジスターに乗算器９７の出力を記憶させる。

出力レジスター８８は、処理部５０が出力するデータを記憶し、そのデータを処理部５０の外部へ出力する。例えば、出力レジスター８８は、発振信号生成回路１４０（又はディザー処理部１６０）へ出力される周波数制御データＤＦＣＱが記憶される。

９．カルマンフィルター処理を用いたエージング補正
本実施形態では、カルマンフィルター処理を用いたエージング補正手法を採用している。以下、この手法について説明する。

図１６は、エージングによる発振周波数の変動の測定結果の例を示す図である。横軸は経過時間（エージング時間）であり、縦軸は発振周波数の周波数偏差（Δｆ／ｆ_０）である。図１６のＣ１に示すように観測値である測定値には、システムノイズや観測ノイズに起因する大きなばらつきが存在する。このばらつきには、環境温度に起因するばらつきも含まれる。このように測定値に大きなばらつきがある状況において、真値を正しく求めるために、本実施形態では、カルマンフィルター処理（例えば線形カルマンフィルター処理）による状態推定を行う。

時系列の状態空間モデルの離散時間状態方程式は、下式（１１）、（１２）の状態方程式、観測方程式により与えられる。

ｘ（ｋ）は時刻ｋにおける状態であり、ｙ（ｋ）は観測値（周波数制御データ）である。ｖ（ｋ）はシステムノイズであり、ｗ（ｋ）は観測ノイズであり、Ａはシステム行列である。ｘ（ｋ）が発振周波数（周波数制御データ）である場合に、Ａは例えばエージングレート（エージング係数）に相当する。エージングレートは経過期間に対する発振周波数の変化率を表すものである。

例えば図１６のＣ２に示すタイミングでホールドオーバーが発生したとする。この場合に、基準信号ＲＦＣＫが途絶えたＣ２の時点での真の状態ｘ（ｋ）と、図１６のＣ３に示す傾きに相当するエージングレート（Ａ）とに基づいて、エージング補正を実行する。具体的には、Ｃ２の時点での発振周波数（周波数制御データ）の真値ｘ（ｋ）を、Ｃ３に示すエージングレートによる周波数変化を小さくするための補償（補正）として、例えば当該周波数変化をキャンセル（相殺）する補正値で、順次に変化させるエージング補正を行う。

本実施形態のカルマンフィルター処理の詳細について説明する。本実施形態のカルマンフィルター処理では、下式（１３）〜（１８）の処理を行って、真値を推定する。なお本明細書では、推定値であることを表すハットの記号「^」を、適宜、２文字に並べて記載する。

観測更新（観測過程）において、上式（１５）によりカルマンゲインＧ（ｋ）が求められる。また観測値ｙ（ｋ）に基づいて上式（１６）により、事後推定値ｘ^{^}（ｋ）が更新される。また上式（１７）により、誤差の事後共分散Ｐ（ｋ）が更新される。

時間更新（予測過程）において、上式（１３）に示すように、タイムステップｋ−１での事後推定値ｘ^{^}（ｋ−１）と補正値Ｄ（ｋ−１）の加算処理により、次のタイムステップｋでの事前推定値ｘ^{^-}（ｋ）を予測する。また上式（１４）に示すように、タイムステップｋ−１での事後共分散Ｐ（ｋ−１）と、システムノイズｖ（ｋ）に基づいて、次のタイムステップｋでの事前共分散Ｐ^-（ｋ）を予測する。また上式（１８）に示すように、タイムステップｋ−１での補正値Ｄ（ｋ−１）と定数Ｅを乗じた観測残差ｙ（ｋ）−ｘ^{^-}（ｋ）との加算処理により、次のタイムステップｋでの補正値Ｄ（ｋ）を求める。本実施形態では、上式（１３）のように、システム行列Ａを事後推定値ｘ^{^}（ｋ−１）に乗じる代わりに、事後推定値ｘ^{^}（ｋ−１）と補正値Ｄ（ｋ−１）の加算処理を行っている。即ち、補正値Ｄ（ｋ）がエージングレートの予測値に対応している。

図１７は、エージング補正部５６の詳細な構成例である。

信号ＨＯＬＤＯＶＥＲはホールドオーバーが検出されたホールドオーバー期間において論理レベル「１」（アクティブ、以下単に「１」と記載）になる信号である。具体的には、外部ＰＬＬモードでのロック検出信号である信号ＰＬＯＣＫ又は内部ＰＬＬモードでのロック検出信号である信号ＤＴＬを、信号ＰＬＬＬＯＣＫとする。信号ＰＬＬＬＯＣＫが論理レベル「０」（非アクティブ、以下単に「０」と記載）且つ信号ＳＹＮＣＣＬＫが「０」の場合に信号ＨＯＬＤＯＶＥＲが「１」になり、信号ＰＬＬＬＯＣＫが「１」又は信号ＳＹＮＣＣＬＫが「１」の場合に信号ＨＯＬＤＯＶＥＲが「０」になる。

通常動作期間では、信号ＨＯＬＤＯＶＥＲが「０」になるため、セレクター３６０、３６１は「０」端子側を選択する。これにより、通常動作期間においてカルマンフィルター部５４により演算された事後推定値ｘ^{^}（ｋ）、補正値Ｄ（ｋ）が、各々、レジスター３５０、３５１に保持される。

ホールドオーバーが検出されて、信号ＨＯＬＤＯＶＥＲが「１」になると、セレクター３６０、３６１は「１」端子側を選択する。これによりセレクター３６１は、ホールドオーバーの検出タイミングでレジスター３５１に保持された補正値Ｄ（ｋ）を、ホールドオーバー期間中は出力し続けることになる。

そして、加算部３４０は、ホールドオーバーの検出タイミングでレジスター３５０に保持された事後推定値ｘ^{^}（ｋ）に対して、レジスター３５１に保持されてセレクター３６１から出力された補正値Ｄ（ｋ）（補正値）を、各タイムステップごとに順次に加算する処理を行う。これにより下式（１９）に示すようなエージング補正が実現される。

１０．発振回路
図１８は、発振回路１５０の構成例である。この発振回路１５０は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、可変容量キャパシターＣＸ１、キャパシターＣＸ２、ＣＸ３を有する。

電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。

容量が可変である可変容量キャパシターＣＸ１の一端は、振動子ＸＴＡＬの一端に接続される。具体的には、可変容量キャパシターＣＸ１の一端は、回路装置５００の第１の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、振動子ＸＴＡＬの他端に接続される。具体的には、キャパシターＣＸ２の一端は、回路装置５００の第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が振動子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、振動子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して振動子ＸＴＡＬにフィードバックされる。

振動子ＸＴＡＬの発振周波数は温度特性を有しており、この温度特性は、Ｄ／Ａ変換部８０の出力電圧ＶＱ（周波数制御電圧）により補償される。即ち、出力電圧ＶＱは可変容量キャパシターＣＸ１に入力され、出力電圧ＶＱにより可変容量キャパシターＣＸ１の容量値が制御される。可変容量キャパシターＣＸ１の容量値が変化すると、発振ループの共振周波数が変化するので、振動子ＸＴＡＬの温度特性による発振周波数の変動が補償される。可変容量キャパシターＣＸ１は、例えば可変容量ダイオード（バラクター）などにより実現される。

１１．変形例
次に本実施形態の種々の変形例について説明する。図１９は、本実施形態の変形例の回路装置の構成例である。

図１９では、図８とは異なり、発振信号生成回路１４０にＤ／Ａ変換部８０が設けられていない。そして発振信号生成回路１４０により生成される発振信号ＯＳＣＫの発振周波数が、処理部５０からの周波数制御データＤＦＣＱに基づいて、直接に制御される。即ちＤ／Ａ変換部を介さずに発振信号ＯＳＣＫの発振周波数が制御される。

例えば図１９では、発振信号生成回路１４０が、可変容量回路１４２と発振回路１５０を有する。そして図１８の可変容量キャパシターＣＸ１の代わりに、この可変容量回路１４２が設けられ、可変容量回路１４２の一端が振動子ＸＴＡＬの一端に接続される。

この可変容量回路１４２は、処理部５０からの周波数制御データＤＦＣＱに基づいて、その容量値が制御される。例えば可変容量回路１４２は、複数のキャパシター（キャパシターアレイ）と、周波数制御データＤＦＣＱに基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）を有する。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、振動子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路１４２の容量値が制御されて、振動子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データＤＦＣＱにより、可変容量回路１４２の容量値が直接に制御されて、発振信号ＯＳＣＫの発振周波数を制御できるようになる。

また本実施形態の回路装置を用いてＰＬＬ回路を構成する場合に、ダイレクト・デジタル・シンセサイザー方式のＰＬＬ回路とすることも可能である。図２０は、ダイレクト・デジタル・シンセサイザー方式の場合の回路構成例である。

位相比較部３８０は、基準信号ＲＦＣＫと発振信号ＯＳＣＫ（発振信号に基づく入力信号）の比較演算を行う。デジタルフィルター部３８２は、位相誤差の平滑化処理を行う。位相比較部３８０の構成、動作は図１等の位相比較部４０と同様であり、カウンター４２等を含むことができる。デジタルフィルター部３８２は図４の位相誤差変換部５１、ループフィルター５５、周波数制御データ変換部５７等に相当するものである。数値制御型発振器３８４は、振動子ＸＴＡＬを有する基準発振器３８６からの基準発振信号を用いて、任意の周波数や波形をデジタル的に合成する回路である。即ちＶＣＯのようにＤ／Ａ変換器からの制御電圧に基づいて発振周波数を制御するのではなく、デジタルの周波数制御データと基準発振器３８６（振動子ＸＴＡＬ）を用いて、デジタル演算処理により任意の発振周波数の発振信号ＯＳＣＫを生成する。

１２．発振器、電子機器、移動体
図２１は、本実施形態の回路装置５００を含む発振器４００の構成例である。図２１に示すように、発振器４００は、振動子４２０と回路装置５００を含む。振動子４２０と回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして振動子４２０の端子と、回路装置５００（ＩＣ（集積回路装置））の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。

図２２は、本実施形態の回路装置５００を含む電子機器７００の構成例である。この電子機器７００は、本実施形態の回路装置５００、水晶振動子等の振動子４２０、アンテナＡＮＴ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。振動子４２０と回路装置５００により発振器４００が構成される。なお電子機器は図２２の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図２２の電子機器７００としては、例えば基地局又はルーター等のネットワーク関連機器や、高精度の計測機器や、ＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器７００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２３は、本実施形態の回路装置５００を含む移動体の例である。本実施形態の回路装置５００（回路装置５００を含む発振器４００）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２３は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

図２４は、電子機器の１つである基地局８００（基地局装置）の構成例である。物理層回路６００はネットワークを介した通信処理における物理層の処理を行う。ネットワークプロセッサー６０２は、物理層よりも上位層の処理（リンク層等）を行う。スイッチ部６０４は通信処理の各種の切り替え処理を行う。ＤＳＰ６０８は、通信処理に必要な各種のデジタル信号処理を行う。ＲＦ回路６０８は、ローノイズアンプ（ＬＮＡ）により構成される受信回路、や、パワーアンプにより構成される送信回路や、Ｄ／Ａ変換器、Ａ／Ｄ変換器などを含む。

セレクター６１２は、ＧＰＳ６１０からの基準信号ＲＦＣＫ１、物理層回路６００からの基準信号ＲＦＣＫ２（ネットワークからクロック信号）のいずれかを、基準信号ＲＦＣＫとして、本実施形態の回路装置５００に出力する。回路装置５００は、基準信号ＲＦＣＫに対して発振信号（発振信号に基づく入力信号）を同期させる処理を行う。そして周波数が異なる各種のクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５を生成して、物理層回路６００、ネットワークプロセッサー６０２、スイッチ部６０４、ＤＳＰ６０６、ＲＦ回路６０８に供給する。

本実施形態の回路装置５００によれば、図２４に示すような基地局において、基準信号ＲＦＣＫに発振信号を同期させ、当該発振信号に基づいて生成された周波数安定度の高いクロック信号ＣＫ１〜ＣＫ５を、基地局の各回路に供給できるようになる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また位相比較部、処理部、発振信号生成回路、回路装置、発振器、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…温度センサー、２０…Ａ／Ｄ変換部、３０…デジタルインターフェース部、
３２…レジスター部、３４…記憶部、４０…位相比較部、４１…同期回路、
４２…カウンター、４４…シフター、４５…ダウンカウンター、
４６…位相誤差レジスター、４７…基準信号検出回路、４８…誤差判定回路、
５０…処理部、５１…位相誤差変換部、５２…ホールドオーバー処理部、
５３…加算部、５４…カルマンフィルター部、５５…ループフィルター、
５６…エージング補正部、５７…周波数制御データ変換部、５８…温度補償部、
５９…補正処理部、７０…ロック検出部、７５…セレクター、８０…Ｄ／Ａ変換部、
８１…摂氏変換部、８２…ローパスフィルター部、８３…内部ＰＬＬ処理部、
８４…加算部、８５…加算部、８６…加算部、８７…セレクター、
８８…出力レジスター、８９…容量特性補正部、９１…プログラムカウンター、
９２…プログラムＲＯＭ、９３…コマンドデコーダー、９４…係数ＲＯＭ、
９５…レジスター回路、９６…セレクター、９７…乗算器、９８…セレクター、
９９…加算器、１１０…基準信号検出回路、１４０…発振信号生成回路、
１４２…可変容量回路、１５０…発振回路、１６０…ディザー処理部、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
３２１…第１のレジスター、３２２…第２のレジスター、
３２３…第３のレジスター、３２４…第４のレジスター、３４０…加算部、
３５０…レジスター、３５１…レジスター、３６０…セレクター、
３６１…セレクター、３８０…位相比較部、３８２…デジタルフィルター部、
３８４…数値制御型発振器、３８６…基準発振器、４００…発振器、
４１０…パッケージ、４２０…振動子、５００…回路装置、５１０…通信部、
５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部、
６００…物理層回路、６０２…ネットワークプロセッサー、６０４…スイッチ部、
６０８…ＲＦ回路、６１０…ＧＰＳ、６１２…セレクター、７００…電子機器、
８００…基地局、
ＣＸ１…可変容量キャパシター、ＤＦＣＱ…周波数制御データ、
ＦＣＷ…周波数設定データ、ＭＴＤ…モニターデータ、
ＯＦＴＣ…オフセット調整データ、ＯＳＣＫ…発振信号、ＰＥＤ…位相誤差データ、
ＱＰＥＦ’…テストデータ、ＲＦＣＫ…基準信号、ＳＦＣＷ…期待値、
Ｔｍｅｓ…計測時間、Ｔｒｅｆ…基準信号の周期、Ｔｒｅｓ…時間分解能、
ＸＴＡＬ…振動子

Claims (13)

1. 発振信号に基づく入力信号と基準信号との位相比較を行う位相比較部と、
   前記位相比較の結果に基づく周波数制御データに対して信号処理を行う処理部と、
   前記処理部からの前記信号処理後の前記周波数制御データにより設定される発振周波数の前記発振信号を生成する発振信号生成回路と、
   レジスター部と、
   を含み、
   前記位相比較の後の位相比較結果データに対してオフセット調整が行われ、
   前記レジスター部は、
   前記位相比較結果データをモニターデータとして記憶する第１のレジスターと、
   ＧＰＳ（Global Positioning System）用又はＵＴＣ（Coordinated Universal Time）用のいずれか一方のオフセット調整データである第１のオフセット調整データが設定される第２のレジスターと、
   前記基準信号と前記発振信号の位相差を調整するための第２のオフセット調整データが設定される第３のレジスターと、
   の少なくとも１つを含むことを特徴とする回路装置。
2. 請求項１に記載された回路装置において、
   前記発振信号を生成するための振動子が接続可能な端子を含み、
   前記発振信号は、前記端子から出力される信号であることを特徴とする回路装置。
3. 請求項１又は２に記載された回路装置において、
   テストモードにおいて、前記位相比較結果データを模擬するテストデータがオフセット調整データとして入力され、
   前記第１のレジスターには、前記位相比較部による前記位相比較の後の前記位相比較結果データが前記モニターデータとして記憶されることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載された回路装置において、
   前記処理部は、
   前記第１のオフセット調整データ及び前記第２のオフセット調整データの少なくとも一方に基づいて前記位相比較結果データに対する前記オフセット調整を行い、前記オフセット調整された前記位相比較結果データに基づいて前記周波数制御データを生成することを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載された回路装置において、
   前記第２のレジスターには、前記ＧＰＳ用と前記ＵＴＣ用で異なるオフセット調整データが前記第１のオフセット調整データとして設定されることを特徴とする回路装置。
6. 請求項５に記載された回路装置において、
   前記ＧＰＳ用のオフセット調整データは、前記基準信号と前記入力信号の間の位相差をＧＰＳ用の所定値に調整するオフセット調整データであり、
   前記ＵＴＣ用のオフセット調整データは、前記基準信号と前記入力信号の間の位相差をＵＴＣ用の所定値に調整するオフセット調整データであることを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載された回路装置において、
   前記位相比較部は、
   前記入力信号でカウント動作を行うカウンターを含み、前記基準信号のｎ周期（ｎは１以上の整数）における前記カウンターのカウント値と前記カウント値の期待値とを整数で比較する前記位相比較を行うことを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載された回路装置において、
   前記処理部は、
   前記信号処理として、温度補償処理、エージング補正処理、及び前記発振信号を生成するための振動子に接続される可変容量キャパシターの容量特性の補正処理の少なくとも１つを行うと共に、前記オフセット調整を行うことを特徴とする回路装置。
9. 請求項８に記載された回路装置において、
   前記処理部は、
   前記位相比較の結果である位相誤差データに対するデジタルフィルター処理を行うことを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載された回路装置において、
    デジタルインターフェース部を含み、
    前記発振信号生成回路は、
    第１のモードでは、前記位相比較の結果に基づく前記周波数制御データで前記発振信号を生成し、
    第２のモードでは、前記デジタルインターフェース部を介して入力される外部生成周波数制御データに基づく前記周波数制御データで前記発振信号を生成することを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載された回路装置と、
    前記発振信号を生成するための振動子と、
    を含むことを特徴とする発振器。
12. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
13. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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