JP2017199947A - 回路装置、発振器、電子機器及び移動体 - Google Patents
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Abstract
【解決手段】回路装置500は、発振信号OSCKに基づく入力信号と基準信号RFCKとの位相比較を行う位相比較部40と、信号処理を行う処理部50と、処理部50からの周波数制御データDFCQにより設定される発振周波数の発振信号OSCKを生成する発振信号生成回路140と、レジスター部32と、を含む。レジスター部32は、位相比較結果データをモニターデータMTDとして記憶する第1のレジスター321と、GPS用又はUTC用のいずれか一方のオフセット調整データが設定される第2のレジスター322と、位相差を調整するためのオフセット調整データが設定される第3のレジスター323と、の少なくとも1つを含む。
【選択図】 図1
Description
図1は、本実施形態の回路装置500の構成例である。回路装置500は、レジスター部32(レジスター回路)、位相比較部40(位相比較回路)、処理部50(処理回路)、発振信号生成回路140を含む。
図4は、本実施形態の回路装置500の第1の詳細な構成例、位相比較部40の詳細な構成例、処理部50の第1の詳細な構成例である。回路装置500は、位相比較部40、処理部50、ディザー処理部160、発振信号生成回路140を含む。位相比較部40は、同期回路41、カウンター42を含む。処理部50は、位相誤差変換部51、加算部53、ループフィルター55、周波数制御データ変換部57、補正処理部59を含む。
図6は、本実施形態の回路装置500の第2の詳細な構成例、ループフィルター55の詳細な構成例である。なお、図6では補正処理部59、ディザー処理部160、発振信号生成回路140を省略している。
図7は、カウンター42の変形構成例である。カウンター42は、シフター44、ダウンカウンター45、位相誤差レジスター46、誤差判定回路48を含む。
図8は、本実施形態の回路装置500の第3の詳細な構成例である。
図9は、処理部50の第2の詳細な構成例である。処理部50は、摂氏変換部81、ローパスフィルター部82、温度補償部58、内部PLL処理部83、カルマンフィルター部54、エージング補正部56、容量特性補正部89、加算部84、85、86、セレクター87を含む。なお、カルマンフィルター部54、エージング補正部56、温度補償部58、容量特性補正部89が図4の補正処理部59に対応する。
図10は、処理部50が行う処理のフローチャートである。
図15は、処理部50の第3の詳細な構成例である。図15は、処理部50をDSPで構成する場合の構成例である。即ち、このDSPがプログラムに記述された命令を実行することにより、図9の機能ブロック図で説明した処理や、図10〜図14のフローチャートで説明した処理が実現される。
本実施形態では、カルマンフィルター処理を用いたエージング補正手法を採用している。以下、この手法について説明する。
図18は、発振回路150の構成例である。この発振回路150は、電流源IBX、バイポーラートランジスターTRX、抵抗RX、可変容量キャパシターCX1、キャパシターCX2、CX3を有する。
次に本実施形態の種々の変形例について説明する。図19は、本実施形態の変形例の回路装置の構成例である。
図21は、本実施形態の回路装置500を含む発振器400の構成例である。図21に示すように、発振器400は、振動子420と回路装置500を含む。振動子420と回路装置500は、発振器400のパッケージ410内に実装される。そして振動子420の端子と、回路装置500(IC(集積回路装置))の端子(パッド)は、パッケージ410の内部配線により電気的に接続される。
32…レジスター部、34…記憶部、40…位相比較部、41…同期回路、
42…カウンター、44…シフター、45…ダウンカウンター、
46…位相誤差レジスター、47…基準信号検出回路、48…誤差判定回路、
50…処理部、51…位相誤差変換部、52…ホールドオーバー処理部、
53…加算部、54…カルマンフィルター部、55…ループフィルター、
56…エージング補正部、57…周波数制御データ変換部、58…温度補償部、
59…補正処理部、70…ロック検出部、75…セレクター、80…D/A変換部、
81…摂氏変換部、82…ローパスフィルター部、83…内部PLL処理部、
84…加算部、85…加算部、86…加算部、87…セレクター、
88…出力レジスター、89…容量特性補正部、91…プログラムカウンター、
92…プログラムROM、93…コマンドデコーダー、94…係数ROM、
95…レジスター回路、96…セレクター、97…乗算器、98…セレクター、
99…加算器、110…基準信号検出回路、140…発振信号生成回路、
142…可変容量回路、150…発振回路、160…ディザー処理部、
206…自動車(移動体)、207…車体、208…制御装置、209…車輪、
321…第1のレジスター、322…第2のレジスター、
323…第3のレジスター、324…第4のレジスター、340…加算部、
350…レジスター、351…レジスター、360…セレクター、
361…セレクター、380…位相比較部、382…デジタルフィルター部、
384…数値制御型発振器、386…基準発振器、400…発振器、
410…パッケージ、420…振動子、500…回路装置、510…通信部、
520…処理部、530…操作部、540…表示部、550…記憶部、
600…物理層回路、602…ネットワークプロセッサー、604…スイッチ部、
608…RF回路、610…GPS、612…セレクター、700…電子機器、
800…基地局、
CX1…可変容量キャパシター、DFCQ…周波数制御データ、
FCW…周波数設定データ、MTD…モニターデータ、
OFTC…オフセット調整データ、OSCK…発振信号、PED…位相誤差データ、
QPEF’…テストデータ、RFCK…基準信号、SFCW…期待値、
Tmes…計測時間、Tref…基準信号の周期、Tres…時間分解能、
XTAL…振動子
Claims (13)
- 発振信号に基づく入力信号と基準信号との位相比較を行う位相比較部と、
前記位相比較の結果に基づく周波数制御データに対して信号処理を行う処理部と、
前記処理部からの前記信号処理後の前記周波数制御データにより設定される発振周波数の前記発振信号を生成する発振信号生成回路と、
レジスター部と、
を含み、
前記位相比較の後の位相比較結果データに対してオフセット調整が行われ、
前記レジスター部は、
前記位相比較結果データをモニターデータとして記憶する第1のレジスターと、
GPS(Global Positioning System)用又はUTC(Coordinated Universal Time)用のいずれか一方のオフセット調整データである第1のオフセット調整データが設定される第2のレジスターと、
前記基準信号と前記発振信号の位相差を調整するための第2のオフセット調整データが設定される第3のレジスターと、
の少なくとも1つを含むことを特徴とする回路装置。 - 請求項1に記載された回路装置において、
前記発振信号を生成するための振動子が接続可能な端子を含み、
前記発振信号は、前記端子から出力される信号であることを特徴とする回路装置。 - 請求項1又は2に記載された回路装置において、
テストモードにおいて、前記位相比較結果データを模擬するテストデータがオフセット調整データとして入力され、
前記第1のレジスターには、前記位相比較部による前記位相比較の後の前記位相比較結果データが前記モニターデータとして記憶されることを特徴とする回路装置。 - 請求項1乃至3のいずれか一項に記載された回路装置において、
前記処理部は、
前記第1のオフセット調整データ及び前記第2のオフセット調整データの少なくとも一方に基づいて前記位相比較結果データに対する前記オフセット調整を行い、前記オフセット調整された前記位相比較結果データに基づいて前記周波数制御データを生成することを特徴とする回路装置。 - 請求項1乃至4のいずれか一項に記載された回路装置において、
前記第2のレジスターには、前記GPS用と前記UTC用で異なるオフセット調整データが前記第1のオフセット調整データとして設定されることを特徴とする回路装置。 - 請求項5に記載された回路装置において、
前記GPS用のオフセット調整データは、前記基準信号と前記入力信号の間の位相差をGPS用の所定値に調整するオフセット調整データであり、
前記UTC用のオフセット調整データは、前記基準信号と前記入力信号の間の位相差をUTC用の所定値に調整するオフセット調整データであることを特徴とする回路装置。 - 請求項1乃至6のいずれか一項に記載された回路装置において、
前記位相比較部は、
前記入力信号でカウント動作を行うカウンターを含み、前記基準信号のn周期(nは1以上の整数)における前記カウンターのカウント値と前記カウント値の期待値とを整数で比較する前記位相比較を行うことを特徴とする回路装置。 - 請求項1乃至7のいずれか一項に記載された回路装置において、
前記処理部は、
前記信号処理として、温度補償処理、エージング補正処理、及び前記発振信号を生成するための振動子に接続される可変容量キャパシターの容量特性の補正処理の少なくとも1つを行うと共に、前記オフセット調整を行うことを特徴とする回路装置。 - 請求項8に記載された回路装置において、
前記処理部は、
前記位相比較の結果である位相誤差データに対するデジタルフィルター処理を行うことを特徴とする回路装置。 - 請求項1乃至9のいずれか一項に記載された回路装置において、
デジタルインターフェース部を含み、
前記発振信号生成回路は、
第1のモードでは、前記位相比較の結果に基づく前記周波数制御データで前記発振信号を生成し、
第2のモードでは、前記デジタルインターフェース部を介して入力される外部生成周波数制御データに基づく前記周波数制御データで前記発振信号を生成することを特徴とする回路装置。 - 請求項1乃至10のいずれか一項に記載された回路装置と、
前記発振信号を生成するための振動子と、
を含むことを特徴とする発振器。 - 請求項1乃至10のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
- 請求項1乃至10のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
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