JPH0795069A - 高速ロックアップ制御付きｐｌｌシンセサイザ - Google Patents
高速ロックアップ制御付きｐｌｌシンセサイザInfo
- Publication number
- JPH0795069A JPH0795069A JP5233648A JP23364893A JPH0795069A JP H0795069 A JPH0795069 A JP H0795069A JP 5233648 A JP5233648 A JP 5233648A JP 23364893 A JP23364893 A JP 23364893A JP H0795069 A JPH0795069 A JP H0795069A
- Authority
- JP
- Japan
- Prior art keywords
- control
- circuit
- voltage
- control voltage
- vco
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は高速ロックアップ制御付きＰＬＬシ
ンセサイザに関し、ロックアップタイムを大幅に改善し
たＰＬＬシンセサイザを実現する。 【構成】 第１制御端子C1と第２制御端子C2を有するＶ
ＣＯ11で構成したＰＬＬ１と、テストモードとオペレー
ションモードに基づいてＰＬＬ回路１を制御する制御回
路２と、テストモードにおいて第１制御端子C1に所定の
基準電圧V3を入力し第２制御端子C2で各チャネルデータ
で設定された周波数にロックさせて得られた制御電圧を
Ａ／Ｄ変換するＡ／Ｄ変換回路３と、Ａ／Ｄ変換された
制御電圧を各チャネルデータに対応して記憶する制御電
圧記憶回路４と、記憶された制御電圧をＤ／Ａ変換する
Ｄ／Ａ変換回路５を備え、オペレーションモードにおい
て制御電圧記憶回路４に予め記憶した制御電圧を第２制
御端子C2に入力して所定の周波数を得るように構成する
ことによりＰＬＬ回路１のロックアップタイムを短縮す
る。
ンセサイザに関し、ロックアップタイムを大幅に改善し
たＰＬＬシンセサイザを実現する。 【構成】 第１制御端子C1と第２制御端子C2を有するＶ
ＣＯ11で構成したＰＬＬ１と、テストモードとオペレー
ションモードに基づいてＰＬＬ回路１を制御する制御回
路２と、テストモードにおいて第１制御端子C1に所定の
基準電圧V3を入力し第２制御端子C2で各チャネルデータ
で設定された周波数にロックさせて得られた制御電圧を
Ａ／Ｄ変換するＡ／Ｄ変換回路３と、Ａ／Ｄ変換された
制御電圧を各チャネルデータに対応して記憶する制御電
圧記憶回路４と、記憶された制御電圧をＤ／Ａ変換する
Ｄ／Ａ変換回路５を備え、オペレーションモードにおい
て制御電圧記憶回路４に予め記憶した制御電圧を第２制
御端子C2に入力して所定の周波数を得るように構成する
ことによりＰＬＬ回路１のロックアップタイムを短縮す
る。
Description
【０００１】
【産業上の利用分野】本発明は高速ロックアップ制御付
きＰＬＬシンセサイザに関し、詳しくは、ＰＬＬシンセ
サイザがＰＬＬ回路のＶＣＯの制御端子に入力される制
御電圧に対し所定の周波数にロックする際のロックアッ
プタイムの短縮を可能にする高速ロックアップ制御付き
ＰＬＬシンセサイザに関する。
きＰＬＬシンセサイザに関し、詳しくは、ＰＬＬシンセ
サイザがＰＬＬ回路のＶＣＯの制御端子に入力される制
御電圧に対し所定の周波数にロックする際のロックアッ
プタイムの短縮を可能にする高速ロックアップ制御付き
ＰＬＬシンセサイザに関する。
【０００２】
【従来の技術】図３は従来のＰＬＬシンセサイザの回路
構成を示すブロック図である。図３に示すように、ＰＬ
Ｌシンセサイザは、例えば、直流の入力電圧を発振周波
数に変換するＶＣＯ（電圧制御発振器）21、発振周波数
を分岐する分岐回路22、発振周波数を可変分周する可変
分周器23、基準周波数を発振する基準発振器24、基準周
波数を固定分周する固定分周器25、基準発振器24からの
周波数とＶＣＯ21からの周波数の位相差を検出して差信
号電圧を出力する位相比較器26、差信号電圧をフィルタ
で不要な高周波成分を除去したのち直流電圧に平滑処理
するループフィルタ27から構成されている。また、ＰＬ
Ｌ回路の基本構成としては、通常、ＶＣＯ21、位相比較
器26、ループフィルタ27から構成される。
構成を示すブロック図である。図３に示すように、ＰＬ
Ｌシンセサイザは、例えば、直流の入力電圧を発振周波
数に変換するＶＣＯ（電圧制御発振器）21、発振周波数
を分岐する分岐回路22、発振周波数を可変分周する可変
分周器23、基準周波数を発振する基準発振器24、基準周
波数を固定分周する固定分周器25、基準発振器24からの
周波数とＶＣＯ21からの周波数の位相差を検出して差信
号電圧を出力する位相比較器26、差信号電圧をフィルタ
で不要な高周波成分を除去したのち直流電圧に平滑処理
するループフィルタ27から構成されている。また、ＰＬ
Ｌ回路の基本構成としては、通常、ＶＣＯ21、位相比較
器26、ループフィルタ27から構成される。
【０００３】従来は、高速シンセサイザの要求は少なか
ったが、移動通信のディジタル化に伴い、今後はＴＤＤ
（時分割複信：Ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｄｕｐｌ
ｅｘ）、ＴＤＭＡ（時分割多元接続：Ｔｉｍｅ ｄｉｖ
ｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）方式が
主流となり、ＰＬＬシンセサイザのロックアップタイム
（ＰＬＬ回路がロックされるまでの時間、引き込み時
間）の性能が大きな命題になると考えられる。そこで、
従来のＰＬＬシンセサイザにおいては、ロックアップタ
イムを短縮する方法として、例えば、 例１：ＶＣＯの感度（Δｆ／Δｖ）を高くする。 例２：ループフィルタのカットオフ周波数を高くする。 等の方法が提案されている。
ったが、移動通信のディジタル化に伴い、今後はＴＤＤ
（時分割複信：Ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｄｕｐｌ
ｅｘ）、ＴＤＭＡ（時分割多元接続：Ｔｉｍｅ ｄｉｖ
ｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）方式が
主流となり、ＰＬＬシンセサイザのロックアップタイム
（ＰＬＬ回路がロックされるまでの時間、引き込み時
間）の性能が大きな命題になると考えられる。そこで、
従来のＰＬＬシンセサイザにおいては、ロックアップタ
イムを短縮する方法として、例えば、 例１：ＶＣＯの感度（Δｆ／Δｖ）を高くする。 例２：ループフィルタのカットオフ周波数を高くする。 等の方法が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬシンセサイザにおけるロックアップタイムの短縮
方法において、 （ａ）例１の方法では、Ｃ／Ｎ（Ｃａｒｒｉｅｒ／Ｎｏ
ｉｓｅ）比が悪化する。 （ｂ）例２の方法では、設定周波数の間隔が大きくなり
細かい周波数が設定できない。等の問題が発生した。従
って、高速にロックアップできない従来のＰＬＬシンセ
サイザを利用した回路において、シンセサイザ以外の回
路は、ＰＬＬシンセサイザがロックするまで、待ち合わ
せをせざるを得ない状況であった。そして、待ち合わせ
ができない回路には複数のＰＬＬシンセサイザを用い予
め発振させて切り替え処理せねばならないという問題が
あった。
ＰＬＬシンセサイザにおけるロックアップタイムの短縮
方法において、 （ａ）例１の方法では、Ｃ／Ｎ（Ｃａｒｒｉｅｒ／Ｎｏ
ｉｓｅ）比が悪化する。 （ｂ）例２の方法では、設定周波数の間隔が大きくなり
細かい周波数が設定できない。等の問題が発生した。従
って、高速にロックアップできない従来のＰＬＬシンセ
サイザを利用した回路において、シンセサイザ以外の回
路は、ＰＬＬシンセサイザがロックするまで、待ち合わ
せをせざるを得ない状況であった。そして、待ち合わせ
ができない回路には複数のＰＬＬシンセサイザを用い予
め発振させて切り替え処理せねばならないという問題が
あった。
【０００５】本発明は以上の事情を考慮してなされたも
ので、例えば、ロックすべき周波数の制御電圧を予め記
憶してＶＣＯに加えることによりＰＬＬシンセサイザの
ロックアップタイムを短縮し、複数のＰＬＬシンセサイ
ザを並列使用していた回路でも一つのＰＬＬシンセサイ
ザで回路構成されるようにした高速ロックアップ制御付
きＰＬＬシンセサイザを提供するものである。
ので、例えば、ロックすべき周波数の制御電圧を予め記
憶してＶＣＯに加えることによりＰＬＬシンセサイザの
ロックアップタイムを短縮し、複数のＰＬＬシンセサイ
ザを並列使用していた回路でも一つのＰＬＬシンセサイ
ザで回路構成されるようにした高速ロックアップ制御付
きＰＬＬシンセサイザを提供するものである。
【０００６】
【課題を解決するための手段】本発明は、複数チャネル
からのチャネルデータにより設定される周波数を発振す
るＰＬＬ回路１と、テストモードとオペレーションモー
ドに基づいてＰＬＬ回路１を制御する制御回路２を備え
たＰＬＬシンセサイザであって、第１制御端子C1と第２
制御端子C2を有しそれぞれの第１、第２制御端子C1、C2
に対応した第１、第２制御電圧V1、V2を入力することで
周波数を制御することが可能なＶＣＯ11でＰＬＬ回路１
を構成し、テストモードにおいて制御回路２によりＶＣ
Ｏ11の第１制御端子C1に所定の基準電圧V3を入力しＶＣ
Ｏ11の第２制御端子C2で各チャネルデータで設定された
周波数にロックさせて得られた制御電圧をＡ／Ｄ変換す
るＡ／Ｄ変換回路３と、Ａ／Ｄ変換された制御電圧をＶ
ＣＯ11の第２制御端子C2に入力する第２制御電圧V2とし
て各チャネルデータに対応して記憶する制御電圧記憶回
路４と、制御電圧記憶回路４に記憶された第２制御電圧
V2をＤ／Ａ変換するＤ／Ａ変換回路５を備え、オペレー
ションモードにおいて制御回路２によりＰＬＬ回路１か
ら帰還する制御電圧を第１制御電圧V1としてＶＣＯ11の
第１制御端子C1に入力するとともに制御電圧記憶回路４
に予め記憶された第２制御電圧V2を各チャネルデータ毎
にＤ／Ａ変換回路５でＤ／Ａ変換しＶＣＯ11の第２制御
端子C2に入力して所定の周波数を得ることによりＰＬＬ
回路１のロックアップタイムを短縮することを特徴とす
る高速ロックアップ制御付きＰＬＬシンセサイザであ
る。
からのチャネルデータにより設定される周波数を発振す
るＰＬＬ回路１と、テストモードとオペレーションモー
ドに基づいてＰＬＬ回路１を制御する制御回路２を備え
たＰＬＬシンセサイザであって、第１制御端子C1と第２
制御端子C2を有しそれぞれの第１、第２制御端子C1、C2
に対応した第１、第２制御電圧V1、V2を入力することで
周波数を制御することが可能なＶＣＯ11でＰＬＬ回路１
を構成し、テストモードにおいて制御回路２によりＶＣ
Ｏ11の第１制御端子C1に所定の基準電圧V3を入力しＶＣ
Ｏ11の第２制御端子C2で各チャネルデータで設定された
周波数にロックさせて得られた制御電圧をＡ／Ｄ変換す
るＡ／Ｄ変換回路３と、Ａ／Ｄ変換された制御電圧をＶ
ＣＯ11の第２制御端子C2に入力する第２制御電圧V2とし
て各チャネルデータに対応して記憶する制御電圧記憶回
路４と、制御電圧記憶回路４に記憶された第２制御電圧
V2をＤ／Ａ変換するＤ／Ａ変換回路５を備え、オペレー
ションモードにおいて制御回路２によりＰＬＬ回路１か
ら帰還する制御電圧を第１制御電圧V1としてＶＣＯ11の
第１制御端子C1に入力するとともに制御電圧記憶回路４
に予め記憶された第２制御電圧V2を各チャネルデータ毎
にＤ／Ａ変換回路５でＤ／Ａ変換しＶＣＯ11の第２制御
端子C2に入力して所定の周波数を得ることによりＰＬＬ
回路１のロックアップタイムを短縮することを特徴とす
る高速ロックアップ制御付きＰＬＬシンセサイザであ
る。
【０００７】前記制御回路２によりテストモードとオペ
レーションモードより切り替えられる第１、第２スイッ
チSW1、SW2を有するスイッチ回路６をさらに備え、テス
トモードにおいて第１スイッチSW1は所定の基準電圧V3
をＶＣＯ11の第１制御端子C1に入力するように接続する
とともに第２スイッチSW2は制御電圧記憶回路４に記憶
するための第２制御電圧V2をＡ／Ｄ変換回路３に入力す
るように接続し、オペレーションモードにおいて第１ス
イッチSW1はＰＬＬ回路１から帰還する制御電圧V1をＶ
ＣＯ11の第１制御端子C1に入力するように接続するとと
もに第２スイッチSW2はＤ／Ａ変換回路５とＶＣＯ11の
第２制御端子C2を接続するよう構成することが好まし
い。
レーションモードより切り替えられる第１、第２スイッ
チSW1、SW2を有するスイッチ回路６をさらに備え、テス
トモードにおいて第１スイッチSW1は所定の基準電圧V3
をＶＣＯ11の第１制御端子C1に入力するように接続する
とともに第２スイッチSW2は制御電圧記憶回路４に記憶
するための第２制御電圧V2をＡ／Ｄ変換回路３に入力す
るように接続し、オペレーションモードにおいて第１ス
イッチSW1はＰＬＬ回路１から帰還する制御電圧V1をＶ
ＣＯ11の第１制御端子C1に入力するように接続するとと
もに第２スイッチSW2はＤ／Ａ変換回路５とＶＣＯ11の
第２制御端子C2を接続するよう構成することが好まし
い。
【０００８】前記制御回路２は、スイッチ回路５の第
１、第２スイッチSW1、SW2でテストモードとオペレーシ
ョンモードを切り替えを制御する際に、テストモードで
得られた制御電圧を第２制御電圧V2として各チャネルデ
ータと対応させながら制御電圧記憶回路４に記憶させる
とともにオペレーションモードで制御電圧記憶回路４に
記憶させた第２制御電圧V2を各チャネル毎に読み出すよ
う構成することが好ましい。
１、第２スイッチSW1、SW2でテストモードとオペレーシ
ョンモードを切り替えを制御する際に、テストモードで
得られた制御電圧を第２制御電圧V2として各チャネルデ
ータと対応させながら制御電圧記憶回路４に記憶させる
とともにオペレーションモードで制御電圧記憶回路４に
記憶させた第２制御電圧V2を各チャネル毎に読み出すよ
う構成することが好ましい。
【０００９】前記ＰＬＬ回路１は、ＶＣＯ11の第１、第
２制御端子C1、C2にそれぞれ対応した制御電圧が入力さ
れる際に、テストモードにおいて第２制御端子C2に入力
される制御電圧の電圧調整で所定の周波数にロックし、
オペレーションモードにおいて第１制御端子C1に入力さ
れる制御電圧の電圧調整で所定の周波数にロックさせる
ように構成することが好ましい。
２制御端子C1、C2にそれぞれ対応した制御電圧が入力さ
れる際に、テストモードにおいて第２制御端子C2に入力
される制御電圧の電圧調整で所定の周波数にロックし、
オペレーションモードにおいて第１制御端子C1に入力さ
れる制御電圧の電圧調整で所定の周波数にロックさせる
ように構成することが好ましい。
【００１０】前記制御回路２はＣＰＵからなるマイクロ
コンピュータ、または論理回路からなるゲートアレイで
構成されることが好ましい。
コンピュータ、または論理回路からなるゲートアレイで
構成されることが好ましい。
【００１１】なお、本発明において、ＶＣＯ11で構成さ
れるＰＬＬ回路１としては、ＡＳＩＣ（用途別ＩＣ）、
ＨＩＣ（ハイブリッドＩＣ）が用いられる。また、本発
明に使用されるＶＣＯ11（電圧制御発振器）としては、
第１制御端子C1と第２制御端子C2を有する構造で各々の
制御端子C1、C2に入力される直流電圧により発振周波数
を制御できるものである。制御回路２、Ａ／Ｄ変換回路
３、制御電圧記憶回路４、Ｄ／Ａ変換回路５としては、
ＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏポートからなるマイク
ロコンピュータを用いるのが便利であり、特に、制御電
圧記憶回路４としては、通常、その中の、ＲＯＭ、ＲＡ
Ｍが用いられる。スイッチ回路６としては、スイッチン
グ素子と論理回路で構成されるロジックアレイが用いら
れる。また、制御回路２は論理回路で構成することもで
きる。
れるＰＬＬ回路１としては、ＡＳＩＣ（用途別ＩＣ）、
ＨＩＣ（ハイブリッドＩＣ）が用いられる。また、本発
明に使用されるＶＣＯ11（電圧制御発振器）としては、
第１制御端子C1と第２制御端子C2を有する構造で各々の
制御端子C1、C2に入力される直流電圧により発振周波数
を制御できるものである。制御回路２、Ａ／Ｄ変換回路
３、制御電圧記憶回路４、Ｄ／Ａ変換回路５としては、
ＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏポートからなるマイク
ロコンピュータを用いるのが便利であり、特に、制御電
圧記憶回路４としては、通常、その中の、ＲＯＭ、ＲＡ
Ｍが用いられる。スイッチ回路６としては、スイッチン
グ素子と論理回路で構成されるロジックアレイが用いら
れる。また、制御回路２は論理回路で構成することもで
きる。
【００１２】
【作用】本発明によれば、複数チャネルからのチャネル
データにより設定される周波数を発振するＰＬＬ回路１
と、テストモードとオペレーションモードに基づいてＰ
ＬＬ回路１を制御する制御回路２を備えたＰＬＬシンセ
サイザであって、ＰＬＬ回路１を構成するＶＣＯ11は第
１制御端子C1と第２制御端子C2を有しそれぞれの第１、
第２制御端子C1、C2に対応した第１、第２制御電圧V1、
V2を入力することで周波数を制御することができる。テ
ストモードにおいて制御回路２はＶＣＯ11の第１制御端
子C1に所定の基準電圧V3を入力しＶＣＯ11の第２制御端
子C2で各チャネルデータで設定された周波数にロックさ
せて得られた制御電圧をＡ／Ｄ変換回路３でＡ／Ｄ変換
し、Ａ／Ｄ変換された制御電圧を第２制御端子C2に入力
する第２制御電圧V2として各チャネルデータに対応して
制御電圧記憶回路４に記憶させる。オペレーションモー
ドにおいて制御回路２によりＰＬＬ回路１から帰還する
制御電圧を第１制御電圧V1としてＶＣＯ11の第１制御端
子C1に入力するとともに制御電圧記憶回路４に予め記憶
された第２制御電圧V2を各チャネルデータ毎にＤ／Ａ変
換回路５でＤ／Ａ変換しＶＣＯ11の第２制御端子C2に入
力して所定の周波数を得ることによりＰＬＬ回路１から
帰還する制御電圧を一定にすることができるのでＰＬＬ
回路１のロックアップタイムを短縮することが可能にな
る。
データにより設定される周波数を発振するＰＬＬ回路１
と、テストモードとオペレーションモードに基づいてＰ
ＬＬ回路１を制御する制御回路２を備えたＰＬＬシンセ
サイザであって、ＰＬＬ回路１を構成するＶＣＯ11は第
１制御端子C1と第２制御端子C2を有しそれぞれの第１、
第２制御端子C1、C2に対応した第１、第２制御電圧V1、
V2を入力することで周波数を制御することができる。テ
ストモードにおいて制御回路２はＶＣＯ11の第１制御端
子C1に所定の基準電圧V3を入力しＶＣＯ11の第２制御端
子C2で各チャネルデータで設定された周波数にロックさ
せて得られた制御電圧をＡ／Ｄ変換回路３でＡ／Ｄ変換
し、Ａ／Ｄ変換された制御電圧を第２制御端子C2に入力
する第２制御電圧V2として各チャネルデータに対応して
制御電圧記憶回路４に記憶させる。オペレーションモー
ドにおいて制御回路２によりＰＬＬ回路１から帰還する
制御電圧を第１制御電圧V1としてＶＣＯ11の第１制御端
子C1に入力するとともに制御電圧記憶回路４に予め記憶
された第２制御電圧V2を各チャネルデータ毎にＤ／Ａ変
換回路５でＤ／Ａ変換しＶＣＯ11の第２制御端子C2に入
力して所定の周波数を得ることによりＰＬＬ回路１から
帰還する制御電圧を一定にすることができるのでＰＬＬ
回路１のロックアップタイムを短縮することが可能にな
る。
【００１３】前記制御回路１によりテストモードとオペ
レーションモードより切り替えられる第１、第２スイッ
チSW1、SW2を有するスイッチ回路６をさらに備ているの
で、テストモードにおいて第１スイッチSW1はＰＬＬ回
路２をロックさせ第２制御電圧V2を得るための所定の基
準電圧V3を第１制御端子C1に入力するように接続すると
ともに第２スイッチSW2は制御電圧記憶回路４に記憶す
るための第２制御電圧V2をＡ／Ｄ変換回路３に入力する
ように接続し、オペレーションモードにおいて第１スイ
ッチSW1はＰＬＬ回路１から帰還する制御電圧V1を第１
制御端子C1に入力するように接続するとともに第２スイ
ッチSW2はＤ／Ａ変換回路５と第２制御端子C2を接続す
るよう切り替えられる。
レーションモードより切り替えられる第１、第２スイッ
チSW1、SW2を有するスイッチ回路６をさらに備ているの
で、テストモードにおいて第１スイッチSW1はＰＬＬ回
路２をロックさせ第２制御電圧V2を得るための所定の基
準電圧V3を第１制御端子C1に入力するように接続すると
ともに第２スイッチSW2は制御電圧記憶回路４に記憶す
るための第２制御電圧V2をＡ／Ｄ変換回路３に入力する
ように接続し、オペレーションモードにおいて第１スイ
ッチSW1はＰＬＬ回路１から帰還する制御電圧V1を第１
制御端子C1に入力するように接続するとともに第２スイ
ッチSW2はＤ／Ａ変換回路５と第２制御端子C2を接続す
るよう切り替えられる。
【００１４】前記制御回路１はスイッチ回路５の第１、
第２スイッチSW1、SW2でテストモードとオペレーション
モードを切り替えを制御する際に、テストモードで得ら
れた制御電圧を第２制御電圧V2として各チャネルデータ
と対応させながら制御電圧記憶回路４に記憶させるとと
もにオペレーションモードで制御電圧記憶回路４に記憶
させた第２制御電圧V2を各チャネル毎に読み出すことが
できる。
第２スイッチSW1、SW2でテストモードとオペレーション
モードを切り替えを制御する際に、テストモードで得ら
れた制御電圧を第２制御電圧V2として各チャネルデータ
と対応させながら制御電圧記憶回路４に記憶させるとと
もにオペレーションモードで制御電圧記憶回路４に記憶
させた第２制御電圧V2を各チャネル毎に読み出すことが
できる。
【００１５】前記ＰＬＬ回路１は、ＶＣＯ11の第１、第
２制御端子C1、C2にそれぞれ対応した制御電圧が入力さ
れる際に、テストモードにおいて第２制御端子C2に入力
される制御電圧の電圧調整で所定の周波数にロックし、
オペレーションモードにおいて第１制御端子C1に入力さ
れる制御電圧の電圧調整で所定の周波数にロックさせる
ことができる。
２制御端子C1、C2にそれぞれ対応した制御電圧が入力さ
れる際に、テストモードにおいて第２制御端子C2に入力
される制御電圧の電圧調整で所定の周波数にロックし、
オペレーションモードにおいて第１制御端子C1に入力さ
れる制御電圧の電圧調整で所定の周波数にロックさせる
ことができる。
【００１６】前記制御回路２はＣＰＵからなるマイクロ
コンピュータ、または論理回路からなるゲートアレイで
構成できるので回路構成に対応して自由に適用すること
ができる。
コンピュータ、または論理回路からなるゲートアレイで
構成できるので回路構成に対応して自由に適用すること
ができる。
【００１７】
【実施例】以下、図に示す実施例に基づいて本発明を詳
述する。なお、これによって本発明は限定されるもので
はない。また、本発明は、例えば、高速ロックアップ制
御付きＰＬＬシンセサイザに用いて好適であり、各構成
要素は本発明の「ＰＬＬシンセサイザの高速ロックアッ
プ制御」を達成する以外に、通常のＰＬＬシンセサイザ
の機能を備えているものとして説明を行う。
述する。なお、これによって本発明は限定されるもので
はない。また、本発明は、例えば、高速ロックアップ制
御付きＰＬＬシンセサイザに用いて好適であり、各構成
要素は本発明の「ＰＬＬシンセサイザの高速ロックアッ
プ制御」を達成する以外に、通常のＰＬＬシンセサイザ
の機能を備えているものとして説明を行う。
【００１８】図１は本発明による高速ロックアップ制御
付きＰＬＬシンセサイザの一実施例を示すブロック図で
ある。図１において、１はＰＬＬ回路であり、直流の入
力電圧を発振周波数に変換するＶＣＯ（電圧制御発振
器）11、発振周波数を分岐する分岐回路12、複数チャネ
ルからのチャネルデータにより設定される周波数に可変
分周する可変分周器13、基準周波数を発振する基準発振
器14、基準周波数を固定分周する固定分周器15、基準発
振器14からの周波数とＶＣＯ11からの周波数の位相差を
検出して差信号電圧を出力する位相比較器16、差信号電
圧をフィルタで不要な高周波成分を除去したのち直流電
圧に平滑処理するループフィルタ17から構成されてい
る。ＰＬＬ回路１のＶＣＯ11は、発振周波数を制御する
バリキャップダイオードを二つ内蔵しそれに対応した第
１及び第２制御端子C1、C2を設けているので、第１及び
第２制御端子C1、C2にそれぞれ制御電圧の入力すること
で加算した制御電圧に対応する発振周波数が得られる。
付きＰＬＬシンセサイザの一実施例を示すブロック図で
ある。図１において、１はＰＬＬ回路であり、直流の入
力電圧を発振周波数に変換するＶＣＯ（電圧制御発振
器）11、発振周波数を分岐する分岐回路12、複数チャネ
ルからのチャネルデータにより設定される周波数に可変
分周する可変分周器13、基準周波数を発振する基準発振
器14、基準周波数を固定分周する固定分周器15、基準発
振器14からの周波数とＶＣＯ11からの周波数の位相差を
検出して差信号電圧を出力する位相比較器16、差信号電
圧をフィルタで不要な高周波成分を除去したのち直流電
圧に平滑処理するループフィルタ17から構成されてい
る。ＰＬＬ回路１のＶＣＯ11は、発振周波数を制御する
バリキャップダイオードを二つ内蔵しそれに対応した第
１及び第２制御端子C1、C2を設けているので、第１及び
第２制御端子C1、C2にそれぞれ制御電圧の入力すること
で加算した制御電圧に対応する発振周波数が得られる。
【００１９】２は制御回路であり、テストモードとオペ
レーションモードに基づいてＰＬＬシンセサイザの各回
路を制御する。３はＡ／Ｄ変換回路であり、テストモー
ドにおいて制御回路１によりＶＣＯ11の第１制御端子C1
に基準電圧1/2Ｖccを入力し各チャネルデータ毎にＶＣ
Ｏ11の第２制御端子C2で所定の周波数にロックアップさ
せた時の制御電圧を予め測定しその制御電圧をＡ／Ｄ変
換する。４は制御電圧記憶回路であり、Ａ／Ｄ変換回路
３でＡ／Ｄ変換した制御電圧を各チャネルデータと対応
させながら第２制御端子C2に入力する第２制御電圧V2と
して記憶する。５はＤ／Ａ変換回路であり、オペレーシ
ョンモードにおいて制御電圧記憶回路４に記憶された第
２制御電圧Ｖ２をＤ／Ａ変換する。６はスイッチ回路で
あり、第１、第２スイッチＳＷ１、ＳＷ２で構成され、
制御回路１によりテストモードとオペレーションモード
における第１、第２制御端子C1、C2の制御電圧の切り替
え、Ｄ／Ａ変換回路５の接続／遮断が行われる。
レーションモードに基づいてＰＬＬシンセサイザの各回
路を制御する。３はＡ／Ｄ変換回路であり、テストモー
ドにおいて制御回路１によりＶＣＯ11の第１制御端子C1
に基準電圧1/2Ｖccを入力し各チャネルデータ毎にＶＣ
Ｏ11の第２制御端子C2で所定の周波数にロックアップさ
せた時の制御電圧を予め測定しその制御電圧をＡ／Ｄ変
換する。４は制御電圧記憶回路であり、Ａ／Ｄ変換回路
３でＡ／Ｄ変換した制御電圧を各チャネルデータと対応
させながら第２制御端子C2に入力する第２制御電圧V2と
して記憶する。５はＤ／Ａ変換回路であり、オペレーシ
ョンモードにおいて制御電圧記憶回路４に記憶された第
２制御電圧Ｖ２をＤ／Ａ変換する。６はスイッチ回路で
あり、第１、第２スイッチＳＷ１、ＳＷ２で構成され、
制御回路１によりテストモードとオペレーションモード
における第１、第２制御端子C1、C2の制御電圧の切り替
え、Ｄ／Ａ変換回路５の接続／遮断が行われる。
【００２０】また、ＰＬＬ回路１としては、ＡＳＩＣ
（用途別ＩＣ）、ＨＩＣ（ハイブリッドＩＣ）が用いら
れる。制御回路２、Ａ／Ｄ変換回路３、制御電圧記憶回
路４、Ｄ／Ａ変換回路５としては、ＣＰＵ、ＲＯＭ、Ｒ
ＡＭ、Ｉ／Ｏポートからなるマイクロコンピュータを用
いるのが便利であり、特に、制御電圧記憶回路４として
は、通常、その中の、ＲＯＭ、ＲＡＭが用いられる。ス
イッチ回路６としては、スイッチング素子と論理回路で
構成されるロジックアレイが用いられる。また、制御回
路２は論理回路で構成することもできる。
（用途別ＩＣ）、ＨＩＣ（ハイブリッドＩＣ）が用いら
れる。制御回路２、Ａ／Ｄ変換回路３、制御電圧記憶回
路４、Ｄ／Ａ変換回路５としては、ＣＰＵ、ＲＯＭ、Ｒ
ＡＭ、Ｉ／Ｏポートからなるマイクロコンピュータを用
いるのが便利であり、特に、制御電圧記憶回路４として
は、通常、その中の、ＲＯＭ、ＲＡＭが用いられる。ス
イッチ回路６としては、スイッチング素子と論理回路で
構成されるロジックアレイが用いられる。また、制御回
路２は論理回路で構成することもできる。
【００２１】本発明のＰＬＬシンセサイザの高速ロック
アップ制御ついて説明する。図１に示すように、ＰＬＬ
回路１を構成するＶＣＯ11に二つの制御端子C1、C2を設
け、二つの制御端子C1、C2に発振周波数を制御する制御
電圧をそれぞれ入力し、一方の制御端子に所定の制御電
圧を入力し、他方の制御端子にＰＬＬ回路１から帰還す
る制御電圧を入力して所定の周波数にロックさせるもの
である。図２はテストモードにおいて第１、第２制御端
子C1、C2と第１、第２制御電圧V1、V2との関係を示す説
明図である。図２に示すように、テストモードにおい
て、第１制御電圧V1を一定（V1＝Vcc/2＝2.5V）にし
て、チャネルデータ（ch1、ch2、ch3、…chn）に基づい
て可変分周器13で所望の周波数（f1、f2，f3、…fn）を
設定し、そのときＰＬＬ回路１がロックした第２制御電
圧（V21、V22、V23、…V2n）を測定しＡ／Ｄ変換回路３
でＡ／Ｄ変換して制御電圧記憶回路４に記憶する。
アップ制御ついて説明する。図１に示すように、ＰＬＬ
回路１を構成するＶＣＯ11に二つの制御端子C1、C2を設
け、二つの制御端子C1、C2に発振周波数を制御する制御
電圧をそれぞれ入力し、一方の制御端子に所定の制御電
圧を入力し、他方の制御端子にＰＬＬ回路１から帰還す
る制御電圧を入力して所定の周波数にロックさせるもの
である。図２はテストモードにおいて第１、第２制御端
子C1、C2と第１、第２制御電圧V1、V2との関係を示す説
明図である。図２に示すように、テストモードにおい
て、第１制御電圧V1を一定（V1＝Vcc/2＝2.5V）にし
て、チャネルデータ（ch1、ch2、ch3、…chn）に基づい
て可変分周器13で所望の周波数（f1、f2，f3、…fn）を
設定し、そのときＰＬＬ回路１がロックした第２制御電
圧（V21、V22、V23、…V2n）を測定しＡ／Ｄ変換回路３
でＡ／Ｄ変換して制御電圧記憶回路４に記憶する。
【００２２】処理１：当回路はテストモード時と通常の
オペレーションモード時とをＣＰＵで構成される制御回
路２によりスイッチ回路６のスイッチSW1，スイッチSW2
を切り替えて制御する。 処理２：電源投入時、その他必要時に本発明のＰＬＬシ
ンセサイザはテストモードとなる。 処理３：テストモードにおいては、スイッチSW1，SW2は
ｂ側になり、各チャネルにおいて、例えば、ＶＣＯ11に
供給される電源電圧Ｖccの１／２の時の基準電圧をＶＣ
Ｏ11の第１制御端子C1に入力し、ＶＣＯ11の第２制御端
子C2に帰還する制御電圧をチャネルデータ毎にロックさ
せてからＡ／Ｄ変換回路３でディジタル化し、その値を
オペレーションモード時に第２制御端子C2に入力する第
２制御電圧V2（第２制御電圧データ）として制御電圧記
憶回路４に予め記憶し準備する。 処理４：通常のオペレーションモードにおいては、制御
回路２のＣＰＵにより、スイッチ回路６のスイッチSW
1，SW2をａ側に切り替え、チャネルデータ毎に予め測定
して制御電圧記憶回路４に記憶された第２制御電圧デー
タを読み出し、Ｄ／Ａ変換回路５でアナログ電圧に変換
し、ＶＣＯ11の第２制御端子C2に入力する。 処理１〜
処理４により、オペレーションモードにおいては、チャ
ネルデータで設定される周波数に対応した第２制御電圧
V2がＶＣＯ11の第２制御端子C2に入力されるのでＰＬＬ
回路１がロックする第１制御電圧V1は、常に、V1≒Vcc/2
となり、ほぼ同一電圧となるのでロックアップタイムを
短縮することが可能となる。
オペレーションモード時とをＣＰＵで構成される制御回
路２によりスイッチ回路６のスイッチSW1，スイッチSW2
を切り替えて制御する。 処理２：電源投入時、その他必要時に本発明のＰＬＬシ
ンセサイザはテストモードとなる。 処理３：テストモードにおいては、スイッチSW1，SW2は
ｂ側になり、各チャネルにおいて、例えば、ＶＣＯ11に
供給される電源電圧Ｖccの１／２の時の基準電圧をＶＣ
Ｏ11の第１制御端子C1に入力し、ＶＣＯ11の第２制御端
子C2に帰還する制御電圧をチャネルデータ毎にロックさ
せてからＡ／Ｄ変換回路３でディジタル化し、その値を
オペレーションモード時に第２制御端子C2に入力する第
２制御電圧V2（第２制御電圧データ）として制御電圧記
憶回路４に予め記憶し準備する。 処理４：通常のオペレーションモードにおいては、制御
回路２のＣＰＵにより、スイッチ回路６のスイッチSW
1，SW2をａ側に切り替え、チャネルデータ毎に予め測定
して制御電圧記憶回路４に記憶された第２制御電圧デー
タを読み出し、Ｄ／Ａ変換回路５でアナログ電圧に変換
し、ＶＣＯ11の第２制御端子C2に入力する。 処理１〜
処理４により、オペレーションモードにおいては、チャ
ネルデータで設定される周波数に対応した第２制御電圧
V2がＶＣＯ11の第２制御端子C2に入力されるのでＰＬＬ
回路１がロックする第１制御電圧V1は、常に、V1≒Vcc/2
となり、ほぼ同一電圧となるのでロックアップタイムを
短縮することが可能となる。
【００２３】
【発明の効果】本発明によれば、ＰＬＬシンセサイザの
ロックアップタイムが大幅に改善され、従来、高速化の
ため二つ以上のＰＬＬシンセサイザを使用していたもの
が一つのＰＬＬシンセサイザで回路構成が実現できる。
ロックアップタイムが大幅に改善され、従来、高速化の
ため二つ以上のＰＬＬシンセサイザを使用していたもの
が一つのＰＬＬシンセサイザで回路構成が実現できる。
【図１】本発明による高速ロックアップ制御付きＰＬＬ
シンセサイザの一実施例を示すブロック図である。
シンセサイザの一実施例を示すブロック図である。
【図２】テストモードにおいて第１、第２制御端子C1、
C2と第１、第２制御電圧V1、V2との関係を示す説明図で
ある。
C2と第１、第２制御電圧V1、V2との関係を示す説明図で
ある。
【図３】従来のＰＬＬシンセサイザの回路構成を示すブ
ロック図である。
ロック図である。
１ ＰＬＬ回路 ２ 制御回路 ３ Ａ／Ｄ変換回路 ４ 制御電圧記憶回路 ５ Ｄ／Ａ変換回路 ６ スイッチ回路 11 ＶＣＯ（電圧制御発振器） 12 分岐回路 13 可変分周器 14 基準発振器 15 固定分周器 16 位相比較器 17 ループフィルタ C1 第１制御端子 C2 第２制御端子 SW1、SW2 スイッチ
Claims (4)
- 【請求項１】 複数チャネルからのチャネルデータによ
り設定される周波数を発振するＰＬＬ回路（１）と、テ
ストモードとオペレーションモードに基づいてＰＬＬ回
路（１）を制御する制御回路（２）を備えたＰＬＬシン
セサイザであって、 第１制御端子（C1）と第２制御端子（C2）を有しそれぞ
れの第１、第２制御端子（C1、C2）に対応した第１、第
２制御電圧（V1、V2）を入力することで周波数を制御す
ることが可能なＶＣＯ（11）で構成し、 テストモードにおいて制御回路（２）によりＶＣＯ（1
1）の第１制御端子（C1）に所定の基準電圧（V3）を入
力しＶＣＯ（11）の第２制御端子（C2）で各チャネルデ
ータで設定された周波数にロックさせて得られた制御電
圧をＡ／Ｄ変換するＡ／Ｄ変換回路（３）と、 Ａ／Ｄ変換された制御電圧をＶＣＯ（11）の第２制御端
子（C2）に入力する第２制御電圧（V2）として各チャネ
ルデータに対応して記憶する制御電圧記憶回路（４）
と、 制御電圧記憶回路（４）に記憶された第２制御電圧（V
2）をＤ／Ａ変換するＤ／Ａ変換回路（５）を備え、 オペレーションモードにおいて制御回路（２）によりＰ
ＬＬ回路（１）から帰還する制御電圧を第１制御電圧
（V1）としてＶＣＯ（11）の第１制御端子（C1）に入力
するとともに制御電圧記憶回路（４）に予め記憶された
第２制御電圧（V2）を各チャネルデータ毎にＤ／Ａ変換
回路（５）でＤ／Ａ変換しＶＣＯ（11）の第２制御端子
（C2）に入力して所定の周波数を得ることによりＰＬＬ
回路（１）のロックアップタイムを短縮することを特徴
とする高速ロックアップ制御付きＰＬＬシンセサイザ。 - 【請求項２】 前記制御回路（２）によりテストモード
とオペレーションモードより切り替えられる第１、第２
スイッチ（SW1、SW2）を有するスイッチ回路（６）をさ
らに備え、テストモードにおいて第１スイッチ（SW1）
は所定の基準電圧（V3）をＶＣＯ（11）の第１制御端子
（C1）に入力するように接続するとともに第２スイッチ
（SW2）はＰＬＬ回路（１）をロックして得られた制御
電圧をＡ／Ｄ変換回路（３）に入力するように接続し、
オペレーションモードにおいて第１スイッチ（SW1）は
ＰＬＬ回路（１）から帰還する制御電圧をＶＣＯ（11）
の第１制御端子（C1）に入力するように接続するととも
に第２スイッチ（SW2）はＤ／Ａ変換回路（５）とＶＣ
Ｏ（11）の第２制御端子（C2）を接続することを特徴と
する請求項１記載の高速ロックアップ制御付きＰＬＬシ
ンセサイザ。 - 【請求項３】 前記制御回路（２）は、スイッチ回路
（５）の第１、第２スイッチ（SW1、SW2）でテストモー
ドとオペレーションモードを切り替えを制御する際に、
テストモードで得られた制御電圧を第２制御電圧（V2）
として各チャネルデータと対応させながら制御電圧記憶
回路（４）に記憶させるとともにオペレーションモード
で制御電圧記憶回路（４）に記憶させた第２制御電圧
（V2）を各チャネル毎に読み出すことを特徴とする請求
項２記載の高速ロックアップ制御付きＰＬＬシンセサイ
ザ。 - 【請求項４】 前記ＰＬＬ回路（１）は、ＶＣＯ（11）
の第１、第２制御端子（C1、C2）にそれぞれ対応した制
御電圧が入力される際に、テストモードにおいてＶＣＯ
（11）の第２制御端子（C2）に入力される第２制御電圧
（V2）の電圧調整で所定の周波数にロックし、オペレー
ションモードにおいてＶＣＯ（11）の第１制御端子（C
1）に入力される第１制御電圧（V1）の電圧調整で所定
の周波数にロックすることを特徴とする請求項１記載の
高速ロックアップ制御付きＰＬＬシンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233648A JPH0795069A (ja) | 1993-09-20 | 1993-09-20 | 高速ロックアップ制御付きｐｌｌシンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233648A JPH0795069A (ja) | 1993-09-20 | 1993-09-20 | 高速ロックアップ制御付きｐｌｌシンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795069A true JPH0795069A (ja) | 1995-04-07 |
Family
ID=16958340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233648A Withdrawn JPH0795069A (ja) | 1993-09-20 | 1993-09-20 | 高速ロックアップ制御付きｐｌｌシンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795069A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362879B1 (ko) * | 2001-02-15 | 2002-11-29 | 엘지이노텍 주식회사 | 고속위상 고착을 위한 위상동기루프 제어회로 |
| US6806782B2 (en) | 2002-05-20 | 2004-10-19 | Fujitsu Limited | Frequency synthesizer circuit |
| WO2008044350A1 (fr) * | 2006-10-12 | 2008-04-17 | Panasonic Corporation | Circuit pll |
| JP2014239365A (ja) * | 2013-06-10 | 2014-12-18 | 古河電気工業株式会社 | 発振回路及びその調整方法 |
| JP2017199947A (ja) * | 2016-04-25 | 2017-11-02 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| US10298242B2 (en) | 2017-03-16 | 2019-05-21 | Nihon Dempa Kogyo Co., Ltd. | Phase control oscillator |
-
1993
- 1993-09-20 JP JP5233648A patent/JPH0795069A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362879B1 (ko) * | 2001-02-15 | 2002-11-29 | 엘지이노텍 주식회사 | 고속위상 고착을 위한 위상동기루프 제어회로 |
| US6806782B2 (en) | 2002-05-20 | 2004-10-19 | Fujitsu Limited | Frequency synthesizer circuit |
| WO2008044350A1 (fr) * | 2006-10-12 | 2008-04-17 | Panasonic Corporation | Circuit pll |
| US7808326B2 (en) | 2006-10-12 | 2010-10-05 | Panasonic Corporation | PLL circuit |
| JP2014239365A (ja) * | 2013-06-10 | 2014-12-18 | 古河電気工業株式会社 | 発振回路及びその調整方法 |
| JP2017199947A (ja) * | 2016-04-25 | 2017-11-02 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| US10298242B2 (en) | 2017-03-16 | 2019-05-21 | Nihon Dempa Kogyo Co., Ltd. | Phase control oscillator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7256629B2 (en) | Phase-locked loops | |
| US7274229B1 (en) | Coarse tuning for fractional-N synthesizers | |
| US5534823A (en) | Phase locked loop (PLL) circuit having variable loop filter for shortened locking time | |
| EP0453280B1 (en) | PLL frequency synthesizer | |
| US7019569B2 (en) | Method of implementing multi-transfer curve phase lock loop | |
| US5140284A (en) | Broad band frequency synthesizer for quick frequency retuning | |
| EP1444784A2 (en) | A communication semiconductor integrated circuit device and a wireless communication system | |
| WO2000031874A9 (en) | Phase lock loop enabling smooth loop bandwidth switching | |
| US20050245200A1 (en) | Frequency multiplier pre-stage for fractional-N phase-locked loops | |
| JPH0795069A (ja) | 高速ロックアップ制御付きｐｌｌシンセサイザ | |
| US7023282B1 (en) | Coarse tuning for fractional-N synthesizers having reduced period comparison error | |
| JPH11289270A (ja) | 受信機 | |
| US4095190A (en) | Tuning system | |
| JPH05347558A (ja) | 高速ロックアップ・シンセサイザ | |
| JPH05206848A (ja) | Ｐｌｌシンセサイザ回路 | |
| JPH06338793A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPH0758636A (ja) | 周波数シンセサイザ | |
| EP0346623A2 (en) | A circuit for high-efficiency tuning video frequencies | |
| JP3473413B2 (ja) | 位相同期回路 | |
| KR20010102925A (ko) | Ｐｌｌ 회로에 의한 주파수 발생 방법 | |
| JP2785996B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| US5406229A (en) | Phase locked loop frequency synthesizer with fast frequency switching | |
| JP3226838B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| JP2827389B2 (ja) | Ｐｌｌ用半導体集積回路 | |
| JPS5846586Y2 (ja) | 位相同期ル−プを有する回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |