JP2021103415A - リアルタイムクロック装置及び電子機器 - Google Patents

Abstract

【課題】高精度な時刻情報を取得可能なリアルタイムクロック装置等を提供すること。【解決手段】リアルタイムクロック装置１０は振動子ＸＴＡＬとクロック信号生成回路１１０と計時回路１４５と端子ＴＩＰと時間デジタル変換回路１２０とを含む。クロック信号生成回路１１０は、発振クロック信号に基づく計時用クロック信号ＣＬＫを出力する。計時回路１４５は、計時用クロック信号ＣＬＫに基づいて計時データＲＴＤを生成する。端子ＴＩＰには外部信号ＥＸＩＮが入力される。時間デジタル変換回路１２０は、外部信号ＥＸＩＮに基づく第１信号の遷移タイミングと、発振クロック信号又は計時用クロック信号ＣＬＫに基づく第２信号の遷移タイミングとの時間差を、計時回路１４５の計時分解能より高い分解能で測定し、時間差に対応した時間差情報ＴＭＤを求める。【選択図】 図１

Description

本発明は、リアルタイムクロック装置及び電子機器等に関する。

発振クロック信号に基づいて計時を行うことで時刻情報を生成するリアルタイムクロック装置が知られている。特許文献１には、リアルタイムクロック装置を含む時刻制御装置が開示されている。特許文献１の時刻制御装置は、衛星から受信した情報に基づいて生成した第１クロック信号と、ＲＴＣが生成した第２クロック信号との誤差を検出し、検出した誤差が予め定められた値より大きい場合に、第２クロック信号を調整する。このとき時刻制御装置は、カウンターを用いて第１クロック信号と第２クロック信号の誤差を検出する。

２０１３−５５５８８号公報

上記特許文献１では、カウンターを用いて第１クロック信号と第２クロック信号の誤差が検出されるので、その誤差に基づいて調整される第２クロック信号の精度は、カウンターの時間分解能により制限される。ＲＴＣは第２クロック信号に基づいて計時を行うので、その計時精度はカウンターの時間分解能により制限されてしまう。このため、例えばカウンターの時間分解能より高い分解能の時刻情報を生成したいというような、高精度な時刻情報のニーズがあったとしても、その高精度な時刻情報を実現できないという課題がある。

本開示の一態様は、振動子と、前記振動子を発振させて発振クロック信号を生成する発振回路を有し、前記発振クロック信号に基づく計時用クロック信号を出力するクロック信号生成回路と、前記計時用クロック信号に基づいて計時データを生成する計時回路と、外部信号が入力される外部信号入力端子と、前記外部信号入力端子から入力される前記外部信号に基づく第１信号の遷移タイミングと、前記発振クロック信号又は前記計時用クロック信号に基づく第２信号の遷移タイミングとの時間差を、前記計時回路の計時分解能より高い分解能で測定し、前記時間差に対応した時間差情報を求める時間デジタル変換回路と、を含むリアルタイムクロック装置に関係する。

リアルタイムクロック装置及び回路装置の第１構成例。 リアルタイムクロック装置の動作を説明する波形図。 リアルタイムクロック装置及び回路装置の第２構成例。 クロック信号生成回路の第１詳細構成例。 回路装置の第３構成例。 クロック信号生成回路の第２詳細構成例。 周波数測定回路の詳細構成例。 周波数測定回路の動作を説明する波形図。 クロック信号生成回路の第３詳細構成例。 クロック信号生成回路の第４詳細構成例。 回路装置の第４構成例。 ＧＰＳ時刻信号を用いたリアルタイムクロック補正システムの構成例。 時間デジタル変換回路の第１詳細構成例。 時間デジタル変換回路の第１詳細構成例の動作を説明する波形図。 時間デジタル変換回路の第２詳細構成例。 時間デジタル変換回路の第２詳細構成例の動作を説明する波形図。 電子機器の構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．第１構成例
図１は、リアルタイムクロック装置１０及び回路装置１００の第１構成例である。リアルタイムクロック装置１０は、回路装置１００と振動子ＸＴＡＬと端子ＴＩＰとを含む。ＴＩＰは外部信号入力端子である。

回路装置１００は、計時データＲＴＤを生成すると共に、その計時データＲＴＤの時間分解能よりも高分解能な時間計測を行うことで、高精度なリアルタイムクロックを実現する。回路装置１００は、ＩＣ（Integrated Circuit）と呼ばれる集積回路装置である。回路装置１００は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。

振動子ＸＴＡＬは、電気的な信号により機械的な振動を発生する素子である。振動子ＸＴＡＬは、水晶振動片等の振動片により実現できる。例えば振動子ＸＴＡＬは、カット角がＡＴカット又はＳＣカット等の厚みすべり振動する水晶振動片などにより実現できる。なお本実施形態の振動子ＸＴＡＬは、例えば厚みすべり振動型以外の振動片、又は水晶以外の材料で形成された圧電振動片等の種々の振動片により実現できる。例えば振動子ＸＴＡＬとして、ＳＡＷ共振子、又はシリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ振動子を採用してもよい。ＳＡＷはSurface Acoustic Waveの略であり、ＭＥＭＳはMicro Electro Mechanical Systemsの略である。

回路装置１００及び振動子ＸＴＡＬは電気的に接続され、その回路装置１００及び振動子ＸＴＡＬは例えばパッケージに収容される。パッケージは、回路装置１００及び振動子ＸＴＡＬが収容される容器と、容器に設けられた外部接続用の端子ＴＩＰとで構成される。容器は、例えばセラミック製容器又は金属製容器であるが、これらに限定されない。端子ＴＩＰは容器外側に設けられた金属製のリード又はバンプ等である。なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。

回路装置１００は、クロック信号生成回路１１０と時間デジタル変換回路１２０と計時回路１４５と端子ＴＸ１、ＴＸ２、ＴＩとを含む。

端子ＴＸ１、ＴＸ２、ＴＩは、半導体基板上に形成されるパッドである。端子ＴＸ１は振動子ＸＴＡＬの一端に接続され、端子ＴＸ２は振動子ＸＴＡＬの他端に接続される。端子ＴＩはリアルタイムクロック装置１０の端子ＴＩＰに接続される。これらの接続は、上記のように電気的な接続であり、例えばパッケージ内配線、ワイヤーボンディング、又は金属バンプによって実現される。

クロック信号生成回路１１０は発振回路１１７を含む。発振回路１１７は、端子ＴＸ１、ＴＸ２を介して振動子ＸＴＡＬに電気的に接続され、その振動子ＸＴＡＬを発振させて発振クロック信号を生成する。クロック信号生成回路１１０は、発振クロック信号に基づく計時用クロック信号ＣＬＫを出力する。例えば、クロック信号生成回路１１０は、発振クロック信号をバッファリングして計時用クロック信号ＣＬＫとして出力する出力回路、又は発振クロック信号を分周して計時用クロック信号ＣＬＫとして出力する分周回路を含んでもよい。

計時回路１４５は、計時用クロック信号ＣＬＫに基づいて計時データＲＴＤを生成する。計時データＲＴＤは、時間情報であり、現在時刻を示すデジタル値である。計時データＲＴＤは、例えば計時分解能に相当する時間を１ＬＳＢとして時間をカウントしたカウントデータである。或いは計時データＲＴＤは、秒、分、時、日、月、及び年等を示すデータであってもよい。計時回路８０は、計時用クロック信号ＣＬＫに基づいてカウント処理を行うカウンターを含む。カウンターは、計時用クロック信号ＣＬＫ、又はその分周クロック信号をカウントし、そのカウント値に基づいて計時データＲＴＤを出力する。即ち、カウンターがカウントする計時用クロック信号ＣＬＫ、又はその分周クロック信号の周期が、計時分解能に相当する。

端子ＴＩＰには、リアルタイムクロック装置１０の外部から外部信号ＥＸＩＮが入力される。外部信号ＥＸＩＮは第１電圧レベルと第２電圧レベルの間で遷移する信号である。外部信号ＥＸＩＮは周期的に遷移する信号であってもよいし、不定期に遷移する信号であってもよく、外部信号ＥＸＩＮとしてクロック信号、パルス信号、又はトリガー信号等を想定できる。例えば、外部信号ＥＸＩＮは、ＧＮＳＳ又はネットワークの受信器から入力される時刻信号であってもよいし、或いはイベント発生を検出する検出回路から入力されるイベント信号であってもよい。ＧＮＳＳがＧＰＳである場合、外部信号ＥＸＩＮは１ｐｐｓ信号である。なおＧＮＳＳは、Global Navigation Satellite Systemの略であり、ＧＰＳはGlobal Positioning Systemの略である。

時間デジタル変換回路１２０には、端子ＴＩＰから端子ＴＩを介して外部信号ＥＸＩＮが入力され、クロック信号生成回路１１０からクロック信号ＣＬＫ’が入力される。時間デジタル変換回路１２０は、外部信号ＥＸＩＮに基づく第１信号の遷移タイミングと、クロック信号ＣＬＫ’に基づく第２信号の遷移タイミングとの時間差を測定し、その時間差に対応した時間差情報ＴＭＤを求める。クロック信号ＣＬＫ’は、計時用クロック信号ＣＬＫ又はその上流のクロック信号であればよい。即ち、クロック信号ＣＬＫ’は、発振クロック信号、又は発振クロック信号の分周クロック信号、又は計時用クロック信号ＣＬＫである。第１信号は、その遷移タイミングが外部信号ＥＸＩＮの遷移タイミングに応じて決まる信号である。例えば第１信号は、外部信号ＥＸＩＮそのものであってもよいし、外部信号ＥＸＩＮが分周された信号であってもよいし、外部信号ＥＸＩＮの遷移タイミングでローレベル又はハイレベルがラッチされた信号であってもよい。第２信号は、その遷移タイミングがクロック信号ＣＬＫ’の遷移タイミングに応じて決まる信号である。例えば第２信号は、クロック信号ＣＬＫ’そのものであってもよいし、クロック信号ＣＬＫ’が分周された信号であってもよいし、クロック信号ＣＬＫ’の遷移タイミングでローレベル又はハイレベルがラッチされた信号であってもよい。なお遷移タイミングとは、信号の電圧レベルが変化するタイミングであり、信号の立ち上がりエッジ又は立ち上がりエッジである。

図２は、リアルタイムクロック装置１０の動作を説明する波形図である。図２では、外部信号ＥＸＩＮは周期的なパルス信号であり、クロック信号ＣＬＫ’は計時用クロック信号ＣＬＫである場合を図示する。

計時回路１４５は計時用クロック信号ＣＬＫで計時を行い、計時用クロック信号ＣＬＫの各遷移タイミングに対応して計時データＤｒｔ１、Ｄｒｔ２、Ｄｒｔ３を出力する。計時用クロック信号ＣＬＫで計時が行われるので、計時用クロック信号ＣＬＫの周期ΔＴｒｔが計時分解能となる。時間デジタル変換回路１２０は、外部信号ＥＸＩＮの遷移タイミングと、計時用クロック信号ＣＬＫの遷移タイミングとの時間差を測定する。この測定は外部信号ＥＸＩＮの各遷移タイミングで行われ、時系列に時間差ＴＤＦ１、ＴＤＦ２、ＴＤＦ３が測定される。この時間差ＴＤＦ１〜ＴＤＦ３は計時用クロック信号ＣＬＫの周期ΔＴｒｔより短い。即ち、計時分解能より高い分解能で時間デジタル変換回路１２０が時間測定を行う。

本実施形態によれば、リアルタイムクロック装置１０が時間デジタル変換回路１２０を含むことで、計時回路１４５の計時分解能より高い分解能の時間差情報ＴＭＤを取得できる。即ち、計時回路１４５は計時用クロック信号ＣＬＫを用いたカウント処理を行うが、このカウント処理の時間分解能に制限されることなく、時間差情報ＴＭＤを取得できる。これにより、高精度なリアルタイムクロック装置を実現できる。具体的なリアルタイムクロック装置１０の適用例については後述するが、例えば、外部信号ＥＸＩＮがイベント信号等のトリガー信号である場合に、そのトリガー入力が発生した時刻を、計時回路１４５の計時精度より高い精度で求めることができる。或いは、外部信号ＥＸＩＮが基準クロック信号である場合に、基準クロック信号と計時用クロック信号ＣＬＫの位相差を計時回路１４５の計時精度より高い精度で求め、その結果を用いて計時用クロック信号ＣＬＫの周波数補正等を行い、計時精度を高めることが可能である。

また本実施形態では、クロック信号生成回路１１０、計時回路１４５、及び時間デジタル変換回路１２０は、１つの半導体基板に設けられる。これにより、クロック信号生成回路１１０、計時回路１４５、及び時間デジタル変換回路１２０を別々のＩＣとして構成した場合に比べて、測定対象となる信号の遅延又は波形変形等を抑制できるので、外部信号ＥＸＩＮと計時用クロック信号ＣＬＫの遷移タイミングの時間差を正確に測定できる。これにより、高精度なリアルタイムクロック装置を実現できる。

２．第２構成例
図３は、リアルタイムクロック装置１０及び回路装置１００の第２構成例である。リアルタイムクロック装置１０は振動子ＸＴＡＬと回路装置１００と端子ＴＩＰ，ＴＦＰとを含む。端子ＴＦＰはインターフェース端子である。回路装置１００は、クロック信号生成回路１１０と時間デジタル変換回路１２０とインターフェース回路１３０と計時回路１４５と時間データ出力回路１４６とトリガーコントローラー１４７と端子ＴＩ、ＴＦとを含む。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

第２構成例では外部信号ＥＸＩＮはトリガー信号である。トリガー信号は、その遷移タイミングに対応した時間データの取得をリアルタイムクロック装置１０に指示する信号である。トリガー信号は、イベント検出回路から入力されるイベント検出信号、或いは外部の処理装置がリアルタイムクロック装置１０に対して時間データを要求する信号等である。トリガーコントローラー１４７は、外部信号ＥＸＩＮであるトリガー信号に基づいて第１信号ＴＲＧを出力する。トリガーコントローラー１４７は、例えば外部信号ＥＸＩＮの波形成形を行い、外部信号ＥＸＩＮの遷移タイミングで遷移する第１信号ＴＲＧを出力する。

時間デジタル変換回路１２０は、第１信号ＴＲＧと、第２信号である計時用クロック信号ＣＬＫとの遷移タイミングの時間差を測定し、その時間差を示す時間差情報ＴＭＤを出力する。本構成例では、計時用クロック信号ＣＬＫが図１のクロック信号ＣＬＫ’に相当する。

時間データ出力回路１４６は、計時データＲＴＤ及び時間差情報ＴＭＤに基づいて、計時分解能より高い分解能の時間データＦＮＴＤを出力する。時間データＦＮＴＤはタイムスタンプ情報であり、タイムスタンプ情報は、外部信号ＥＸＩＮとして入力されたトリガー信号の遷移タイミングを示す。時間データ出力回路１４６は、計時データＲＴＤと時間差情報ＴＭＤを時間データＦＮＴＤとして出力してもよいし、或いは時間差情報ＴＭＤにより計時データＲＴＤを補正し、その補正後のデータを時間データＦＮＴＤとして出力してもよい。例えば図２の外部信号ＥＸＩＮがトリガー信号であるとした場合、トリガー信号の遷移タイミングの時間は、Ｄｒｔ１−ＴＤＦ１、Ｄｒｔ２−ＴＤＦ２、Ｄｒｔ３−ＴＤＦ３となる。時間データ出力回路１４６は、Ｄｒｔ１とＴＤＦ１、Ｄｒｔ２とＴＤＦ１、Ｄｒｔ３とＴＤＦ１を時間データＦＮＴＤとして出力してもよい。或いは時間データ出力回路１４６は、Ｄｒｔ１−ＴＤＦ１、Ｄｒｔ２−ＴＤＦ２、Ｄｒｔ３−ＴＤＦ３を演算し、それらを時間データＦＮＴＤとして出力してもよい。

インターフェース回路１３０は、計時データＲＴＤ及び時間差情報ＴＭＤに基づく出力情報ＤＱを、端子ＴＦ、ＴＦＰを介してリアルタイムクロック装置１０の外部に出力する。第２構成例では、インターフェース回路１３０は時間データＦＮＴＤを出力情報ＤＱとして出力する。

なお、インターフェース回路１３０は、端子ＴＦ、ＴＦＰを介して、リアルタイムクロック装置１０の外部に設けられる処理装置とリアルタイムクロック装置１０との通信を行う。端子ＴＦは、半導体基板上に形成されるパッドである。端子ＴＦＰは、パッケージの容器外側に設けられた金属製のリード又はバンプ等である。端子ＴＦは端子ＴＦＰに電気的に接続され、その接続は、例えばパッケージ内配線、ワイヤーボンディング、又は金属バンプによって実現される。インターフェース回路１３０の通信方式としては、シリアル通信又はパラレル通信の種々の通信方式を採用できる。シリアル通信の方式としては例えばＳＰＩ又はＩ２Ｃがある。ＳＰＩは、３線又は４線のシリアル通信であり、チップセレクト信号とクロック信号とデータ信号を用いて通信する。Ｉ２Ｃは、２線のシリアル通信であり、クロック信号とデータ信号を用いて通信する。なおＳＰＩはSerial Peripheral Interfaceの略であり、Ｉ２ＣはInter-Integrated Circuitの略である。なお、図３にはインターフェース端子として１組の端子ＴＦ、ＴＦＰを図示しているが、これに限定されず、インターフェース回路１３０の通信形式に応じて複数組のインターフェース端子が設けられてもよい。

図４は、クロック信号生成回路１１０の第１詳細構成例である。クロック信号生成回路１１０は発振回路１１５と分周回路１１８とを含む。発振回路１１５は図３の発振回路１１７に相当する。

発振回路１１５は、振動子ＸＴＡＬを発振させることで発振クロック信号ＯＳＣＫを生成する。発振回路１１５としては、ピアース型、コルピッツ型、インバーター型又はハートレー型等の種々のタイプの発振回路を用いることができる。分周回路１１８は、発振クロック信号ＯＳＣＫを分周し、その分周クロック信号を計時用クロック信号ＣＬＫとして計時回路１４５に出力する。時間デジタル変換回路１２０には計時用クロック信号ＣＬＫが入力される。なお、図３のクロック信号生成回路１１０は図４の構成に限定されない。例えば、図４の分周回路１１８が省略され、発振クロック信号ＯＳＣＫが計時用クロック信号ＣＬＫとして計時回路１４５及び時間デジタル変換回路１２０に入力されてもよい。

３．第３構成例
図５は回路装置１００の第３構成例である。回路装置１００は、クロック信号生成回路１１０とインターフェース回路１３０と計時回路１４５と分周回路１７５と周波数測定回路１９０と端子ＴＩ、ＴＦとを含む。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

端子ＴＩＰには、外部信号ＥＸＩＮとして外部クロック信号が入力される。外部クロック信号は、例えばＧＮＳＳ又はネットワークの受信器から入力される時刻信号、或いは発振器等の基準クロック源から入力される基準クロック信号である。分周回路１７５は、外部信号ＥＸＩＮである外部クロック信号を分周し、その分周により得られた分周クロック信号ＣＫＥＸを周波数測定回路１９０に出力する。なお分周回路１７５が省略され、外部クロック信号が周波数測定回路１９０に入力されてもよい。

周波数測定回路１９０は、外部クロック信号の周波数をクロック信号ＣＬＫ’の周波数に基づいて測定することで、外部クロック信号の周波数に対応した周波数情報ＦＲＤを求める。図５では、周波数測定回路１９０は、分周クロック信号ＣＫＥＸの周波数を測定することで、外部クロック信号の周波数を実質的に測定している。周波数情報ＦＲＤは、周波数を示す情報であり、具体的には周波数が符号化されたデジタル値である。周波数情報ＦＲＤは、クロック信号ＣＬＫ’の周波数を基準とする、相対的な外部クロック信号又はその分周クロック信号の周波数である。例えば図５では、周波数情報ＦＲＤは、クロック信号ＣＬＫ’の周波数を基準とする分周クロック信号ＣＫＥＸの周波数である。

周波数測定回路１９０は時間デジタル変換回路１２０を含む。詳細は後述するが、時間デジタル変換回路１２０は、外部クロック信号に基づく第１信号とクロック信号ＣＬＫ’に基づく第２信号との遷移タイミングの時間差を測定する。周波数測定回路１９０は、時間デジタル変換回路１２０が出力する時間差情報ＴＭＤを用いることで、クロック信号ＣＬＫ’の周期よりも高い時間分解能で外部クロック信号の周期を測定でき、その周期に基づいて高精度な周波数測定を実現できる。

インターフェース回路１３０は、計時データＲＴＤ及び周波数情報ＦＲＤを出力情報ＤＱとして出力する。処理装置２００は、出力情報ＤＱのうち少なくとも周波数情報ＦＲＤを受信する。処理装置２００は、周波数情報ＦＲＤに基づいて周波数調整信号ＦＡＤを生成し、その周波数調整信号ＦＡＤをリアルタイムクロック装置１０に出力する。インターフェース回路１３０は、受信した周波数調整信号ＦＡＤをクロック信号生成回路１１０に出力する。クロック信号生成回路１１０は、周波数調整信号ＦＡＤに基づいて計時用クロック信号ＣＬＫの周波数を調整する。周波数調整信号ＦＡＤは、例えばデジタル信号の周波数調整データであるが、アナログ信号の周波数調整電圧であってもよい。

処理装置２００はプロセッサーであり、プロセッサーは例えばマイクロコンピューター、ＣＰＵ、又はＤＳＰである。処理装置２００は、周波数情報ＦＲＤを用いた信号処理を行うことで周波数調整信号ＦＡＤを生成する。上述したように周波数情報ＦＲＤは外部クロック信号とクロック信号ＣＬＫ’の周波数比を示す。処理装置２００は、この周波数比がターゲット値となるような周波数調整信号ＦＡＤを生成する。これにより、外部クロック信号に対して所定の周波数比で周波数同期した計時用クロック信号ＣＬＫが得られ、その計時用クロック信号ＣＬＫを用いて計時回路１４５が計時することで、高精度なリアルタイムクロックを実現できる。

図６は、クロック信号生成回路１１０の第２詳細構成例である。クロック信号生成回路１１０は発振回路１１５と分周回路１１８とセレクターＳＥＬとを含む。

分周回路１１８は、互いに異なる分周比で発振クロック信号ＯＳＣＫを分周した分周クロック信号ＣＫＡ〜ＣＫＣ及び計時用クロック信号ＣＬＫを出力する。セレクターＳＥＬは、発振クロック信号ＯＳＣＫ、分周クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、又は計時用クロック信号ＣＬＫのいずれかを選択して、クロック信号ＣＬＫ’として時間デジタル変換回路１２０に出力する。なお、セレクターＳＥＬを省略し、発振クロック信号ＯＳＣＫ又は分周クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣのいずれかがクロック信号ＣＬＫ’として時間デジタル変換回路１２０に入力される構成としてもよい。

図７は、周波数測定回路１９０の詳細構成例である。周波数測定回路１９０は、時間デジタル変換回路１２０とカウンター回路１９１と演算回路１９２とを含む。

時間デジタル変換回路１２０は、分周クロック信号ＣＫＥＸに基づく第１信号ＳＴＡの遷移タイミングと、クロック信号ＣＬＫ’に基づく第２信号ＳＴＰの遷移タイミングとの時間差を測定し、その時間差に対応した時間差情報ＴＭＤを求める。なお、分周クロック信号ＣＫＥＸは外部クロック信号の分周クロック信号なので、第１信号ＳＴＡは外部クロック信号に基づく信号である。第１信号ＳＴＡと第２信号ＳＴＰはカウンター回路１９１から時間デジタル変換回路１２０に入力される。第１信号ＳＴＡと第２信号ＳＴＰの詳細については後述する。

カウンター回路１９１は、分周クロック信号ＣＫＥＸ及びクロック信号ＣＬＫ’に基づくカウント処理を行い、カウント処理により得られたカウントデータＣｎｔＭ、ＣｎｔＴを出力する。具体的には、カウンター回路１９１は、第１カウンター１９３と第２カウンター１９４とを含む。第１カウンター１９３は、分周クロック信号ＣＫＥＸに基づくカウント処理を行い、カウントデータＣｎｔＭを出力する。第２カウンター１９４は、クロック信号ＣＬＫ’に基づくカウント処理を行い、カウントデータＣｎｔＴを出力する。

演算回路１９２は、時間差情報ＴＭＤ及びカウントデータＣｎｔＭ、ＣｎｔＴに基づく演算を行うことで、周波数情報ＦＲＤを求める。カウントデータＣｎｔＭは、分周クロック信号ＣＫＥＸの周期を分解能とする時間に相当し、カウントデータＣｎｔＴは、クロック信号ＣＬＫ’の周期を分解能とする時間に相当する。演算回路１９２は、これらに加えて、クロック周期より小さい時間分解能で測定された時間差情報ＴＭＤを用いることで、クロック信号ＣＬＫ’の周期を基準とした分周クロック信号ＣＫＥＸの周期を正確に決定できる。周波数は、周期の逆数により求めることが可能である。

図８は、周波数測定回路１９０の動作を説明する波形図である。図８では第１信号ＳＴＡがスタート信号であり、第２信号ＳＴＰがストップ信号である場合を図示する。また、ここでは遷移タイミングを立ち上がりエッジのタイミングとする。

第１カウンター１９３は、分周クロック信号ＣＫＥＸのパルス数をカウントし、Ｎｍ＋１カウント周期で第１信号ＳＴＡを遷移させる。第１カウンター１９３は、カウントデータＣｎｔＭとしてカウント値Ｎｍを出力する。Ｎｍは所定カウント値であり、例えば予め設定されていてもよいし、或いはレジスター設定により設定されてもよい。

具体的には、第１カウンター１９３は、分周クロック信号ＣＫＥＸの遷移タイミングでカウント値を０にリセットすると共に第１信号ＳＴＡをローレベルからハイレベルに遷移させる。第１カウンター１９３は、分周クロック信号ＣＫＥＸのパルス数をカウント値Ｎｍまでカウントし、再び分周クロック信号ＣＫＥＸの遷移タイミングでカウント値を０にリセットすると共に第１信号ＳＴＡをローレベルからハイレベルに遷移させる。第１信号ＳＴＡは、例えば分周クロック信号ＣＫＥＸの１サイクル分だけハイレベルとなるが、そのサイクル数は任意であってよい。

第２カウンター１９４は、第１信号ＳＴＡが遷移した後、クロック信号ＣＬＫ’の遷移タイミングで第２信号ＳＴＰを遷移させる。第２カウンター１９４は、第２信号ＳＴＰが遷移してから次に第２信号ＳＴＰが遷移するまでの期間において、クロック信号ＣＬＫ’のパルス数をカウントし、そのカウント値ＮｔをカウントデータＣｎｔＴとして出力する。

具体的には、第２カウンター１９４は、第１信号ＳＴＡがローレベルからハイレベルに遷移した後、クロック信号ＣＬＫ’の２つ目の立ち下がりエッジで信号ＦｌｇＭをローレベルからハイレベルに遷移させ、その次のクロック信号ＣＬＫ’の立ち下がりエッジで信号ＦｌｇＭをハイレベルからローレベルに遷移させる。信号ＦｌｇＭは第２カウンター１９４の内部信号である。第２カウンター１９４は、信号ＦｌｇＭがハイレベルのとき、クロック信号ＣＬＫ’の立ち上がりエッジで第２信号ＳＴＰをローレベルからハイレベルに遷移させる。

第２カウンター１９４は、第２信号ＳＴＰをローレベルからハイレベルに遷移させるタイミングで、カウント値を０にリセットする。第２カウンター１９４は、次に第２信号ＳＴＰをハイレベルに遷移させるタイミングまでクロック信号ＣＬＫ’のパルス数をカウントし、そのときのカウント値ＮｔをカウントデータＣｎｔＴとして出力する。

時間デジタル変換回路１２０は、第１信号ＳＴＡの遷移タイミングと第２信号の遷移タイミングの時間差を測定する。第１信号ＳＴＡは周期的に遷移するので、その各遷移タイミングに対応して時間差が測定される。この時系列の時間差を、ｔｐ１、ｔｐ２とする。時間デジタル変換回路１２０は、時間差ｔｐ１、ｔｐ２を示す時間差情報ＴＭＤを出力する。

演算回路１９２は、下式（１）と（２）により分周クロック信号ＣＫＥＸの周波数ｆｍを求める。Ｔ０はクロック信号ＣＬＫ’の周期であり、既知の値である。Ｔｍは分周クロック信号ＣＫＥＸの周期であり、その逆数が周波数ｆｍとなる。なおクロック信号ＣＬＫ’の周期Ｔ０を既知としたが、あくまで理想値として既知なのであって、実際には発振周波数のばらつき等によってＴ０は理想値と異なる。この点で実際のＴ０は未知であり、その未知のクロック信号ＣＬＫ’の周波数に対する相対的な分周クロック信号ＣＫＥＸの周波数比がｆｍとして測定されていると言える。

本実施形態によれば、カウンター回路１９１がクロック信号ＣＬＫ’の周期Ｔ０を基準として分周クロック信号ＣＫＥＸの周期Ｔｍを測定するが、更に時間デジタル変換回路１２０が、周期Ｔ０より小さい分解能で時間差ｔｐ１、ｔｐ２を測定する。これにより、演算回路１９２は、周期Ｔ０より小さい分解能で分周クロック信号ＣＫＥＸの周期Ｔｍを演算でき、正確な分周クロック信号ＣＫＥＸの周波数ｆｍを求めることができる。

図９は、クロック信号生成回路１１０の第３詳細構成例である。クロック信号生成回路１１０は発振回路１１１と分周回路１１８とを含む。発振回路１１１は図５の発振回路１１７に相当する。

発振回路１１１は、デジタル信号の周波数調整信号ＦＡＤにより発振周波数が制御されるＤＣＸＯである。ＤＣＸＯはDigital Controlled Xtal Oscillatorの略である。発振回路１１１は、振動子ＸＴＡＬを発振させることで発振クロック信号ＯＳＣＫを生成し、周波数調整信号ＦＡＤに基づいて発振クロック信号ＯＳＣＫの周波数を調整する。具体的には、発振回路１１１は駆動回路１１３と周波数調整回路１１４とを含む。

駆動回路１１３は、端子ＴＸ１、ＴＸ２を介して振動子ＸＴＡＬに電気的に接続され、振動子ＸＴＡＬを駆動することで発振させ、発振クロック信号ＯＳＣＫ出力する。

周波数調整回路１１４は、端子ＴＸ１又は端子ＴＸ２と駆動回路１１３を接続するノードに接続され、周波数調整信号ＦＡＤに基づいて発振周波数を調整する。なお図９には、端子ＴＸ２と駆動回路１１３を接続するノードに周波数調整回路１１４が接続される場合を図示している。周波数調整回路１１４は、Ｄ／Ａ変換回路１１２と可変容量キャパシターＣＶとを含む。Ｄ／Ａ変換回路１１２は周波数調整信号ＦＡＤをＤ／Ａ変換し、そのＤ／Ａ変換で得られた電圧ＤＡＱを可変容量キャパシターＣＶの一端に出力する。可変容量キャパシターＣＶの他端は、端子ＴＸ２と駆動回路１１３を接続するノードに接続される。可変容量キャパシターＣＶは、両端の電圧に応じて容量値が変化するキャパシターであり、例えばＭＯＳキャパシター或いは可変容量ダイオードである。

分周回路１１８は発振クロック信号ＯＳＣＫを分周し、その分周されたクロック信号を計時用クロック信号ＣＬＫとして出力する。時間デジタル変換回路１２０に入力されるクロック信号ＣＬＫ’は計時用クロック信号ＣＬＫである。

本実施形態によれば、可変容量キャパシターＣＶの一端の電圧ＤＡＱが周波数調整信号ＦＡＤに応じて変化するので、可変容量キャパシターＣＶの容量値が周波数調整信号ＦＡＤに応じて変化する。これにより、振動子ＸＴＡＬを駆動する駆動回路１１３の容量負荷が変化するので、周波数調整信号ＦＡＤに応じて発振クロック信号ＯＳＣＫの周波数が変化する。これにより、周波数調整信号ＦＡＤによる計時用クロック信号ＣＬＫの周波数調整が実現される。

なお、発振回路１１１の構成は図９に限定されない。例えば、周波数調整信号ＦＡＤがデジタル信号である場合に、周波数調整回路１１４はキャパシターアレイであってもよい。キャパシターアレイは、周波数調整信号ＦＡＤに基づくスイッチ切り替えによって容量値が可変に切り替わる可変容量回路である。キャパシターアレイの一端は、グランドに接続され、他端は、端子ＴＸ１又は端子ＴＸ２と駆動回路１１３を接続するノードに接続される。

或いは、周波数調整信号ＦＡＤがアナログ信号である場合、発振回路１１１はＶＣＯであってもよい。ＶＣＯはVoltage Controlled Oscillatorの略である。即ち、図９の発振回路１１１からＤ／Ａ変換回路１１２を省略し、アナログ信号の周波数調整信号ＦＡＤを可変容量キャパシターＣＶの一端に入力すればよい。

図１０は、クロック信号生成回路１１０の第４詳細構成例である。クロック信号生成回路１１０は、発振回路１１５とフラクショナル−Ｎ型分周回路１１９とを含む。発振回路１１５は図５の発振回路１１７に相当する。発振回路１１５は図４で説明した通りであるため、その説明を省略する。

フラクショナル−Ｎ型分周回路１１９は、デジタル信号である周波数調整信号ＦＡＤに基づいて、小数分周比で発振クロック信号ＯＳＣＫを分周する。具体的には、フラクショナル−Ｎ型分周回路１１９は、分周回路ＦＰＤと分周比設定回路ＦＰＥとを含む。

分周比設定回路ＦＰＥは、周波数調整信号ＦＡＤに基づいて小数の分周比を設定し、その分周比の情報を分周回路ＦＰＤに出力する。分周回路ＦＰＤは、分周比の情報によって指示される分周比で発振クロック信号ＯＳＣＫを分周し、その分周クロック信号を計時用クロック信号ＣＬＫとして出力する。具体的には、分周比設定回路ＦＰＥは、整数分周比を時系列に変化させることで、時間平均として小数となる分周比を設定する。分周回路ＦＰＤは、整数分周比で発振クロック信号ＯＳＣＫを分周するが、その整数分周比が時系列に変化するので、時間平均として小数分数比で発振クロック信号ＯＳＣＫを分周することになる。分周比設定回路ＦＰＥは、例えば周波数調整信号ＦＡＤをデルタシグマ変調することで小数分周比を生成するデルタシグマ変調回路である。なお、時間デジタル変換回路１２０には、発振クロック信号ＯＳＣＫがクロック信号ＣＬＫ’として入力される。

本実施形態によれば、フラクショナル−Ｎ型分周回路１１９の小数分周比が周波数調整信号ＦＡＤに応じて変化する。これにより、周波数調整信号ＦＡＤによる計時用クロック信号ＣＬＫの周波数調整が実現される。

４．第４構成例
図１１は、回路装置１００の第４構成例である。回路装置１００は、クロック信号生成回路１１０とインターフェース回路１３０と計時回路１４５と処理回路１５０とメモリー１６０と分周回路１７５と周波数測定回路１９０と端子ＴＩ、ＴＦとを含む。なお既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

第４構成例では、インターフェース回路１３０は、計時回路１４５からの計時データＲＴＤを出力信号としてリアルタイムクロック装置１０の外部に出力する。周波数情報ＦＲＤは処理回路１５０に入力され、処理回路１５０は、周波数情報ＦＲＤに応じた周波数調整信号ＦＡＤを生成する。クロック信号生成回路１１０は、周波数調整信号ＦＡＤに基づいて計時用クロック信号ＣＬＫの周波数を調整する。処理回路１５０が周波数調整信号ＦＡＤを生成する手法は、図５で説明した処理装置２００が周波数調整信号ＦＡＤを生成する手法と同様である。処理回路１５０はプロセッサーであり、プロセッサーは例えばマイクロコンピューター、ＣＰＵコア、又はＤＳＰである。処理回路１５０を含む回路装置１００は集積回路装置である。即ち、処理回路１５０及びメモリー１６０は、クロック信号生成回路１１０、計時回路１４５、周波数測定回路１９０、及びインターフェース回路１３０と共に１つの集積回路装置に設けられる。

メモリー１６０は、処理回路１５０が周波数情報ＦＲＤに基づいて周波数調整信号ＦＡＤを生成するためのプログラムを、記憶する。処理回路１５０は、メモリー１６０に記憶されたプログラムを実行することで、周波数情報ＦＲＤに基づいて周波数調整信号ＦＡＤを生成する。メモリー１６０は、不揮発性メモリー又はＲＡＭ等の半導体メモリーである。

インターフェース回路１３０は、リアルタイムクロック装置１０の外部からメモリー１６０にアクセスするためのメモリーインターフェース１３１を、含む。メモリーインターフェース１３１は、インターフェース回路１３０がリアルタイムクロック装置１０の外部から受信したプログラムをメモリー１６０に書き込む。またメモリーインターフェース１３１は、メモリー１６０に記憶された情報を読み出し、その情報をインターフェース回路１３０がリアルタイムクロック装置１０の外部に送信してもよい。

本実施形態によれば、メモリーインターフェース１３１を介してメモリー１６０にユーザーが様々なプログラムを書き込むことが可能であり、そのプログラムによって、周波数情報ＦＲＤを用いた様々な信号処理を実現可能である。また、処理回路１５０を回路装置１００に内蔵したことで、周波数情報ＦＲＤを用いた信号処理を行うための処理装置をリアルタイムクロック装置１０の外部に設ける必要がなくなる。即ち、リアルタイムクロック装置１０単体で、周波数情報ＦＲＤを用いた様々な信号処理を実現することが可能である。

５．第５構成例
図１２は、ＧＰＳ時刻信号を用いたリアルタイムクロック補正システムの構成例である。図１２のシステムはＧＰＳ受信器１４とリアルタイムクロック装置１０と処理装置２００とを含む。なお図１２では、リアルタイムクロック装置１０において回路装置１００の内部構成と振動子ＸＴＡＬのみを図示する。また端子の図示を省略する。

ＧＰＳ受信器１４は、ＧＰＳ衛星信号を受信し、１ｐｐｓ信号を外部信号ＥＸＩＮとしてリアルタイムクロック装置１０に出力する。１ｐｐｓは時刻の基準となる信号であり、１Ｈｚのパルス信号である。

周波数測定回路１９０は、外部信号ＥＸＩＮである１ｐｐｓ信号の周波数を、発振クロック信号ＯＳＣＫを基準として測定し、周波数情報ＦＲＤを出力する。発振クロック信号ＯＳＣＫの周波数をＦ０とし、１ｐｐｓの周波数をＦｒｅｆとしたとき、周波数情報ＦＲＤはＦｒｅｆ／Ｆ０を示す。１ｐｐｓの各遷移タイミングでＦｒｅｆ／Ｆ０が測定され、その時系列のＦｒｅｆ／Ｆ０を示す周波数情報ＦＲＤが出力される。インターフェース回路１３０は、周波数情報ＦＲＤを処理装置２００に出力する。

処理装置２００は、ローパスフィルターＬＰＦＳを含む。ローパスフィルターＬＰＦＳは、時系列のＦｒｅｆ／Ｆ０を示す周波数情報ＦＲＤをローパスフィルター処理し、それにより得られた周波数調整信号ＦＡＤを出力する。周波数調整信号ＦＡＤは、ローパスフィルター処理により平滑化されたＦｒｅｆ／Ｆ０を示すデータである。処理装置２００は、周波数調整信号ＦＡＤをリアルタイムクロック装置１０に出力する。

インターフェース回路１３０は、受信した周波数調整信号ＦＡＤをクロック信号生成回路１１０のフラクショナル−Ｎ型分周回路１１９に出力する。フラクショナル−Ｎ型分周回路１１９は、分周比Ｆｒｅｆ／Ｆ０で発振クロック信号ＯＳＣＫを分周し、計時用クロック信号ＣＬＫを出力する。発振クロック信号ＯＳＣＫの周波数はＦ０なので、計時用クロック信号ＣＬＫの周波数はＦｒｅｆとなる。このようにして、計時用クロック信号ＣＬＫの周波数を１ｐｐｓの周波数Ｆｒｅｆに周波数同期させ、その１ｐｐｓと同等な計時用クロック信号ＣＬＫによって計時回路１４５が計時を行うことができる。これにより、高精度なリアルタイムクロックを実現できる。

６．時間デジタル変換回路
図１３〜図１６を用いて時間デジタル変換回路１２０の詳細構成例を説明する。なお、図１３〜図１６の時間デジタル変換回路１２０を図３に適用する場合、第１信号ＳＴＡは図３のＴＲＧに対応する。また、時間デジタル変換回路１２０は、クロック信号ＣＬＫ’に基づいて第２信号ＳＴＰを出力する回路を更に含んでもよい。この回路は、例えば第１信号ＳＴＡが遷移した後におけるクロック信号ＣＬＫ’の遷移タイミングで遷移する第２信号ＳＴＰを出力する。

図１３は、時間デジタル変換回路１２０の第１詳細構成例である。時間デジタル変換回路１２０は、測定回路３０と信号生成回路４０と積分処理回路６０とを含む。

信号生成回路４０は、第１信号ＳＴＡと第２信号ＳＴＰとクロック信号ＣＬＫ’とに基づいて、積分処理のための信号を生成する。第１詳細構成例では、時間測定の基準となる基準クロック信号としてクロック信号ＣＬＫ’を用いる。信号生成回路４０は、積分期間信号生成回路４１、４３と、極性切替信号生成回路４２、４４と、を含む。

積分期間信号生成回路４１は、第１信号ＳＴＡに基づいて信号ＳＩＮＴ１を生成する。極性切替信号生成回路４２は、信号ＳＩＮＴ１及びクロック信号ＣＬＫ’に基づいて信号ＳＰＨ１、ＳＰＨ２を生成する。積分期間信号生成回路４３は、第２信号ＳＴＰに基づいて信号ＳＩＮＴ２を生成する。極性切替信号生成回路４４は、信号ＳＩＮＴ２及びクロック信号ＣＬＫ’に基づいて信号ＳＰＨ３、ＳＰＨ４を生成する。信号ＳＩＮＴ１、ＳＩＮＴは積分期間信号であり、信号ＳＰＨ１、ＳＰＨ２、ＳＰＨ３、ＳＰＨ４は積分極性切替信号である。

積分処理回路６０は、信号ＳＩＮＴ１、ＳＰＨ１、ＳＰＨ２、ＳＩＮＴ２、ＳＰＨ３、ＳＰＨ４に基づく積分処理を行うことで、第１〜第４積分値である電圧ＱＡ１〜ＱＡ４を出力する。電圧ＱＡ１、ＱＡ２は、第１信号ＳＴＡとクロック信号ＣＬＫ’の遷移タイミングの時間差に対応した位相を示す。電圧ＱＡ３、ＱＡ４は、第２信号ＳＴＰとクロック信号ＣＬＫ’の遷移タイミングの時間差に対応した位相を示す。積分処理回路６０は、積分回路６１〜６４を含む。

積分回路６１は、信号ＳＩＮＴ１、ＳＰＨ１に基づいて第１積分処理を行う。積分回路６２は、信号ＳＩＮＴ１、ＳＰＨ２に基づいて第２積分処理を行う。積分回路６３は、信号ＳＩＮＴ２、ＳＰＨ３に基づいて第３積分処理を行う。積分回路６４は、信号ＳＩＮＴ２、ＳＰＨ４に基づいて第４積分処理を行う。

測定回路３０は、第１〜第４積分処理の結果である電圧ＱＡ１〜ＱＡ４の各々をＡ／Ｄ変換し、そのＡ／Ｄ変換値から時間差情報ＴＭＤを演算する。時間差情報ＴＭＤは、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差を示す。

図１４は、時間デジタル変換回路１２０の第１詳細構成例の動作を説明する波形図である。ここでは、第１信号ＳＴＡの位相を示す電圧ＱＡ１、ＱＡ２を求める動作を例に説明する。

積分期間信号生成回路４１は、第１信号ＳＴＡの遷移タイミングで信号ＳＩＮＴ１をローレベルからハイレベルに遷移させ、積分期間ＴＰ１において信号ＳＩＮＴ１をハイレベルに維持した後、信号ＳＩＮＴ１をローレベルにする。積分期間ＴＰ１の長さは、クロック信号ＣＬＫ’の周期の４倍以上であればよく、クロック信号ＣＬＫ’の周期の整数倍でなくてよい。

第１信号ＳＴＡの位相の検出範囲ＲＤＥＴは、クロック信号ＣＬＫ’の１周期に相当する。第１信号ＳＴＡが遷移したとき、その遷移タイミングが属するクロック信号ＣＬＫ’の周期が、検出範囲ＲＤＥＴとなる。

極性切替信号生成回路４２は、積分期間ＴＰ１において、クロック信号ＣＬＫ’に同期したタイミングで信号ＳＰＨ１をローレベルからハイレベルに遷移させる。信号ＳＰＨ１の遷移タイミングは、検出範囲ＲＤＥＴにおけるクロック信号ＣＬＫ’の立ち上がりエッジからクロック数ＰＣＩ後の立ち上がりエッジに同期する。クロック数ＰＣＩは任意に設定されてよい。図１３では、ＰＣＩ＝６である。

信号ＳＰＨ１の遷移タイミングを、位相の基準、即ち０度とみなしたとする。これは、第１信号ＳＴＡの遷移タイミングがクロック信号ＣＬＫ’の立ち上がりエッジに一致したとき、第１信号ＳＴＡの位相を０度とみなすことに相当する。図１４では、積分期間ＴＰ１の長さは、クロック信号ＣＬＫ’の２４周期に相当する。この積分期間ＴＰ１を位相３６０度とみなすと、クロック信号ＣＬＫ’の１周期は位相１５度に相当する。図１４のクロック信号ＣＬＫ’の各パルスには、信号ＳＰＨ１の遷移タイミングを基準「０」として番号を付しており、番号が１だけ異なると位相が１５度だけ異なる。

極性切替信号生成回路４２は、積分期間ＴＰ１において、信号ＳＰＨ１の遷移タイミングからクロック信号ＣＬＫ’のクロック数ＮＣＫ後に信号ＳＰＨ２をローレベルからハイレベルに遷移させる。図１４ではＮＣＫ＝６であり、信号ＳＰＨ１と信号ＳＰＨ２の位相が９０度だけ異なる。これは、位相が９０度シフトした２つの積分値が得られることに相当する。

積分期間ＴＰ１は、信号ＳＰＨ１の遷移タイミングにより期間ＴＰＰ１と期間ＴＰＭ１に区画される。積分回路６１は、期間ＴＰＰ１において第１極性で第１積分処理を行い、期間ＴＰＭ１において、第１極性とは逆極性である第２極性で第１積分処理を行う。図１４では、第１極性は正極性であり、第２極性は負極性である。積分回路６１は、積分結果の電圧ＱＡ１を出力する。

積分期間ＴＰ１は、信号ＳＰＨ２の遷移タイミングにより期間ＴＰＰ２と期間ＴＰＭ２に区画される。積分回路６２は、期間ＴＰＰ２において第１極性で第２積分処理を行い、期間ＴＰＭ２において、第２極性で第２積分処理を行う。積分回路６２は、積分結果の電圧ＱＡ２を出力する。

以上では、第１信号ＳＴＡの位相を示す電圧ＱＡ１、ＱＡ２を求める動作を説明したが、第２信号ＳＴＰの位相を示す電圧ＱＡ３、ＱＡ４も同様な動作によって求められる。

第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差をＴＤＦとする。測定回路３０は、ＴＤＦ＝ＴＣ×（ＱＡ３／ＡＺ２−ＱＡ１／ＡＺ１）により時間差ＴＤＦを求める。ＴＣはクロック信号ＣＬＫ’の周期であり、ＡＺ１＝ＱＡ２−ＱＡ１であり、ＡＺ２＝ＱＡ４−ＱＡ３である。ＡＺ１、ＡＺ２は時間差ＴＤＦの値に依らず一定である。図１４において積分期間ＴＰ１は未知数であり、この未知数に起因するオフセットがＱＡ１／ＡＺ１、ＱＡ３／ＡＺ２に発生する。しかし、ＱＡ１、ＱＡ３を求める際の積分期間ＴＰ１は共通であるため、ＱＡ１／ＡＺ１のオフセットとＱＡ３／ＡＺ２のオフセットは同じ値となり、減算によりキャンセルされる。

図１５は、時間デジタル変換回路１２０の第２詳細構成例である。時間デジタル変換回路１２０は、リングオシレーター７１、８１と測定回路９１と基準クロックカウンター９２と調整回路７２、８２とを含む。

第２構成例では、時間デジタル変換回路１２０は測定モードと調整モードを有する。測定モードは、時間差を測定するモードであり、調整モードは、リングオシレーター７１、８１の発振周波数を調整するモードである。

まず測定モードを説明する。リングオシレーター７１は、第１信号ＳＴＡの遷移タイミングで発振ループがイネーブルとなる。これによりリングオシレーター７１が発振を開始し、クロック信号ＣＬＫＳを生成する。リングオシレーター８１は、第２信号ＳＴＰの遷移タイミングで発振ループがイネーブルとなる。これによりリングオシレーター８１が発振を開始し、クロック信号ＣＬＫＦを生成する。クロック信号ＣＬＫＳの周波数をｆ１とし、クロック信号ＣＬＫＦの周波数をｆ２とする。ｆ２はｆ１より高い。

測定回路９１は、クロック信号ＣＬＫＳ及びクロック信号ＣＬＫＦに基づいて時間差情報ＴＭＤを求める。時間差情報ＴＭＤは、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差を示す。時間差情報ＴＭＤを求める手法は図１６で後述する。

次に調整モードを説明する。第２詳細構成例では、リングオシレーター７１、８１の発振周波数の基準となる基準クロック信号としてクロック信号ＣＬＫ’を用いる。基準クロックカウンター９２はクロック信号ＣＬＫ’のクロック数をカウントし、所与のクロック数をカウントする期間においてアクティブになるイネーブル信号ＥＮＡを出力する。

調整回路７２は、イネーブル信号ＥＮＡがアクティブである期間においてクロック信号ＣＬＫＳのクロック数をカウントする。調整回路７２は、そのカウント値と第１ターゲット値の差分を積分し、その積分により得られた制御データＦＣＳを出力する。第１ターゲット値は、リングオシレーター７１の発振周波数を設定するための値である。リングオシレーター７１は、制御データＦＣＳに応じた発振周波数で発振する。例えば、リングオシレーター７１の発振ループの負荷として可変容量回路が設けられ、その可変容量回路の容量値が制御データＦＣＳにより制御される。このようにして、リングオシレーター７１の発振周波数が調整される。

調整回路８２は、イネーブル信号ＥＮＡがアクティブである期間においてクロック信号ＣＬＫＦのクロック数をカウントする。調整回路７２は、そのカウント値と第２ターゲット値の差分を積分し、その積分により得られた制御データＦＣＦを出力する。第２ターゲット値は、リングオシレーター８１の発振周波数を設定するための値である。リングオシレーター８１は、制御データＦＣＦに応じた発振周波数で発振する。例えば、リングオシレーター８１の発振ループの負荷として可変容量回路が設けられ、その可変容量回路の容量値が制御データＦＣＦにより制御される。このようにして、リングオシレーター８１の発振周波数が調整される。

時間デジタル変換回路１２０が調整モードの後に測定モードに設定されたとき、調整モードで求められた制御データＦＣＳ、ＦＣＦがリングオシレーター７１、８１に入力される。これにより、調整モードで調整された発振周波数でリングオシレーター７１、８１が発振し、測定回路９１が、正確な周波数のクロック信号ＣＬＫＳ、ＣＬＫＦを用いて時間測定できる。

図１６は、時間デジタル変換回路１２０の第２詳細構成例の動作を説明する波形図である。図１６には測定モードにおける波形図を示す。

測定回路９１は、クロック信号ＣＬＫＳとクロック信号ＣＬＫＦの位相を比較し、クロック信号ＣＬＫＳの位相とクロック信号ＣＬＫＦの位相が入れ替わったと判定したとき位相比較結果信号ＱＰをハイレベルからローレベルにする。位相比較結果信号ＱＰは測定回路９１の内部信号である。

測定回路９１は、クロック信号ＣＬＫＳのクロック数をカウントする。このカウント値をＣＴＳとする。また測定回路９１は、クロック信号ＣＬＫＦのクロック数をカウントする。このカウント値をＣＴＦとする。

測定回路９１は、位相比較結果信号ＱＰの立ち下がりエッジにおけるカウント値ＣＴＳ、ＣＴＦを取得する。このカウント値をＮ１、Ｎ２とする。クロック信号ＣＬＫＳの周期をΔｔ１＝１／ｆ１とし、クロック信号ＣＬＫＦの周期をΔｔ２＝１／ｆ２とすると、その差分が分解能Δｔ＝｜Δｔ１−Δｔ２｜である。Ｎ３＝Ｎ１−Ｎ２とすると、測定回路９１は、第１信号ＳＴＡと第２信号ＳＴＰの遷移タイミングの時間差をＮ３×Δｔ１＋Ｎ２×Δｔにより求める。図１６では、Ｎ１＝５、Ｎ２＝４、Ｎ３＝１なので、時間差はΔｔ１＋４×Δｔとなる。

７．電子機器
図１７に、リアルタイムクロック装置１０を含む電子機器５００の構成例を示す。電子機器５００は、例えばネットワーク機器、車載機器、或いは計測機器である。ネットワーク機器又は車載機器において、リアルタイムクロック装置１０はシステム内の時刻同期に用いられる。例えば複数のネットワーク機器によって構成される通信ネットワークにおいて、各ネットワーク機器が有するリアルタイムクロック装置の時刻を同期させることで、ネットワーク内で共通の時刻を用いることができる。或いは、計測機器において、リアルタイムクロック装置１０は測定時刻の記録に用いられる。本実施形態のリアルタイムクロック装置１０は高精度な時刻情報が得られるため、精密な時刻同期又は精密な測定時間の記録が可能である。

図１７に示すように、電子機器５００は、リアルタイムクロック装置１０と、リアルタイムクロック装置１０からの出力信号に基づく処理を行う処理装置５２０と、を含む。出力信号は、例えば、計時データ、時間差情報、時間データ又は周波数情報である。処理装置５２０は、リアルタイムクロック装置１０からの出力信号を用いた信号処理を行ってもよい。また電子機器５００は、通信インターフェース５１０と、操作インターフェース５３０と、表示部５４０と、メモリー５５０とを含むことができる。なお電子機器５００は図１７の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

通信インターフェース５１０は、外部からデータを受信したり、外部にデータを送信する処理を行う。処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

以上に説明した本実施形態のリアルタイムクロック装置は、振動子とクロック信号生成回路と計時回路と外部信号入力端子と時間デジタル変換回路とを含む。クロック信号生成回路は、振動子を発振させて発振クロック信号を生成する発振回路を有し、発振クロック信号に基づく計時用クロック信号を出力する。計時回路は、計時用クロック信号に基づいて計時データを生成する。外部信号入力端子には、外部信号が入力される。時間デジタル変換回路は、外部信号入力端子から入力される外部信号に基づく第１信号の遷移タイミングと、発振クロック信号又は計時用クロック信号に基づく第２信号の遷移タイミングとの時間差を、計時回路の計時分解能より高い分解能で測定し、時間差に対応した時間差情報を求める。

本実施形態によれば、リアルタイムクロック装置が時間デジタル変換回路を含むことで、計時回路の計時分解能より高い分解能の時間差情報を取得できる。即ち、計時回路は計時用クロック信号を用いたカウント処理によって計時を行うが、このカウント処理の時間分解能に制限されることなく、時間差情報を取得できる。これにより、高精度なリアルタイムクロック装置を実現できる。

また本実施形態では、リアルタイムクロック装置は、計時データ及び時間差情報に基づく出力情報を出力するインターフェース回路を含んでもよい。

本実施形態によれば、リアルタイムクロック装置が、計時データ及び時間差情報に基づく出力情報を外部に出力できる。これにより、リアルタイムクロック装置の外部に設けられる処理装置が、高精度な時間を示す出力情報を利用できる。

また本実施形態では、リアルタイムクロック装置は時間データ出力回路を含んでもよい。時間データ出力回路は、計時データ及び時間差情報に基づいて、計時分解能より高い分解能の時間データを出力してもよい。インターフェース回路は、時間データを出力情報として出力してもよい。

本実施形態によれば、リアルタイムクロック装置が、計時分解能より高い分解能の時間データを外部に出力できる。これにより、リアルタイムクロック装置の外部に設けられる処理装置が、計時分解能より高い分解能の時間データを利用できる。

また本実施形態では、外部信号は、トリガー信号であってもよい。時間データ出力回路は、トリガー信号の遷移タイミングを示すタイムスタンプ情報として時間データを出力してもよい。

本実施形態によれば、リアルタイムクロック装置が、計時分解能より高い分解能のタイムスタンプ情報を外部に出力できる。これにより、リアルタイムクロック装置の外部に設けられる処理装置が、計時分解能より高い分解能のタイムスタンプ情報を利用できる。

また本実施形態では、リアルタイムクロック装置は周波数測定回路を含んでもよい。外部信号入力端子に、外部信号として外部クロック信号が入力されてもよい。周波数測定回路は、時間デジタル変換回路とカウンター回路と演算回路とを含んでもよい。カウンター回路は、外部クロック信号及び発振クロック信号、又は外部クロック信号及び計時用クロック信号に基づくカウント処理を行い、カウントデータを出力してもよい。演算回路は、時間差情報及びカウントデータに基づく演算を行うことで、外部クロック信号の周波数に対応した周波数情報を求めてもよい。

本実施形態によれば、リアルタイムクロック装置が周波数測定回路を含むことで、外部クロック信号の周波数情報を取得できる。このとき、周波数測定回路が、計時分解能より高い分解能で時間差を測定する時間デジタル変換回路を含むので、その時間差情報を用いることで高精度に周波数を測定できる。これにより、高精度なリアルタイムクロック装置を実現できる。例えば、その周波数情報に基づいて計時用クロック信号の周波数が調整されることで、高精度な計時が可能となる。

また本実施形態では、リアルタイムクロック装置は、計時データ及び周波数情報を出力情報として出力するインターフェース回路を含んでもよい。

本実施形態によれば、リアルタイムクロック装置が、計時データ及び周波数情報を外部に出力できる。これにより、リアルタイムクロック装置の外部に設けられる処理装置が、時間デジタル変換回路を含む周波数測定回路により測定された高精度な周波数情報を、利用できる。例えば、処理装置が、周波数情報に基づいて計時用クロック信号の周波数を調整できる。

また本実施形態では、クロック信号生成回路は、発振クロック信号又は発振クロック信号の分周クロック信号を計時用クロック信号として出力してもよい。

本実施形態によれば、計時回路が、発振クロック信号又は発振クロック信号の分周クロック信号に基づいて計時データを生成できる。

また本実施形態では、クロック信号生成回路は、インターフェース回路を介して入力される周波数調整信号に基づいて、計時用クロック信号の周波数を調整してもよい。

本実施形態によれば、リアルタイムクロック装置の外部からインターフェース回路を介して入力される周波数調整信号に基づいて、計時用クロック信号の周波数が調整される。これにより、計時用クロック信号の周波数を外部から補正することが可能となり、その補正された計時用クロック信号に基づいてリアルタイムクロック装置が高精度に計時できる。

また本実施形態では、クロック信号生成回路は、発振クロック信号又は発振クロック信号の分周クロック信号を計時用クロック信号として出力してもよい。発振回路は、周波数調整信号に基づいて発振クロック信号の周波数を調整してもよい。

本実施形態によれば、周波数調整信号に基づいて発振クロック信号の周波数が調整され、その発振クロック信号又は発振クロック信号の分周クロック信号が計時用クロック信号として出力される。これにより、周波数調整信号による計時用クロック信号の周波数調整が実現される。

また本実施形態では、クロック信号生成回路は、発振クロック信号を分周して分周クロック信号を計時用クロック信号として出力するフラクショナル−Ｎ型分周回路を含んでもよい。フラクショナル−Ｎ型分周回路は、周波数調整信号に基づいて分周比を調整してもよい。

本実施形態によれば、周波数調整信号に基づいてフラクショナル−Ｎ型分周回路の分周比が調整され、その分周比で発振クロック信号が分周され、その分周クロック信号が計時用クロック信号として出力される。これにより、周波数調整信号による計時用クロック信号の周波数調整が実現される。

また本実施形態では、クロック信号生成回路、計時回路、及び時間デジタル変換回路は、１つの半導体基板に設けられてもよい。

本実施形態によれば、クロック信号生成回路、計時回路、及び時間デジタル変換回路を別々のＩＣとして構成した場合に比べて、測定対象となる信号の遅延又は波形変形等を抑制できるので、時間デジタル変換回路が正確な時間差を測定できる。

また本実施形態では、リアルタイムクロック装置は、時間デジタル変換回路を含む周波数測定回路と、処理回路と、を含んでもよい。周波数測定回路は、外部信号として入力される外部クロック信号の周波数に基づいて、計時用クロック信号の周波数に対応した周波数情報を求めてもよい。処理回路は、周波数情報に応じた周波数調整信号を生成してもよい。クロック信号生成回路は、周波数調整信号に基づいて、計時用クロック信号の周波数を調整してもよい。

本実施形態によれば、リアルタイムクロック装置が、計時用クロック信号の周波数を測定し、その周波数情報に基づいて計時用クロック信号の周波数を調整できる。また、処理回路を回路装置に内蔵したことで、周波数情報を用いた信号処理を行うための処理装置をリアルタイムクロック装置の外部に設ける必要がなくなる。即ち、リアルタイムクロック装置単体で計時用クロック信号の周波数を調整できる。

また本実施形態では、リアルタイムクロック装置は、処理回路が周波数調整信号を生成するためのプログラムを記憶するメモリーを含んでもよい。

本実施形態によれば、メモリーに記憶されたプログラムによって、処理回路が、周波数情報に基づいて周波数調整信号を生成できる。様々な信号処理を記述したプログラムをメモリーに記憶させることが可能であるため、周波数調整信号を生成する信号処理のアルゴリズムを、ユーザーが様々にカスタマイズ可能である。

また本実施形態の電子機器は、上記のいずれかに記載のリアルタイムクロック装置と、リアルタイムクロック装置からの出力信号に基づく処理を行う処理装置と、を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、リアルタイムクロック装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…リアルタイムクロック装置、１４…ＧＰＳ受信器、３０…測定回路、４０…信号生成回路、４１，４３…積分期間信号生成回路、４２，４４…極性切替信号生成回路、６０…積分処理回路、６１〜６４…積分回路、７１，８１…リングオシレーター、７２，８２…調整回路、８０…計時回路、９１…測定回路、９２…基準クロックカウンター、１００…回路装置、１１０…クロック信号生成回路、１１１，１１５，１１７…発振回路、１１２…Ｄ／Ａ変換回路、１１３…駆動回路、１１４…周波数調整回路、１１８…分周回路、１１９…Ｎ型分周回路、１２０…時間デジタル変換回路、１３０…インターフェース回路、１３１…メモリーインターフェース、１４５…計時回路、１４６…時間データ出力回路、１４７…トリガーコントローラー、１５０…処理回路、１６０…メモリー、１７５…分周回路、１９０…周波数測定回路、１９１…カウンター回路、１９２…演算回路、１９３…第１カウンター、１９４…第２カウンター、２００…処理装置、５００…電子機器、５１０…通信インターフェース、５２０…処理装置、５３０…操作インターフェース、５４０…表示部、５５０…メモリー、ＣＬＫ…計時用クロック信号、ＣｎｔＭ，ＣｎｔＴ…カウントデータ、ＤＱ…出力情報、ＥＸＩＮ…外部信号、ＦＡＤ…周波数調整信号、ＦＮＴＤ…時間データ、ＦＲＤ…周波数情報、ＯＳＣＫ…発振クロック信号、ＲＴＤ…計時データ、ＳＴＡ…第１信号、ＳＴＰ…第２信号、ＴＦＰ…インターフェース端子、ＴＩＰ…外部信号入力端子、ＴＭＤ…時間差情報、ＸＴＡＬ…振動子

Claims (14)

1. 振動子と、
   前記振動子を発振させて発振クロック信号を生成する発振回路を有し、前記発振クロック信号に基づく計時用クロック信号を出力するクロック信号生成回路と、
   前記計時用クロック信号に基づいて計時データを生成する計時回路と、
   外部信号が入力される外部信号入力端子と、
   前記外部信号入力端子から入力される前記外部信号に基づく第１信号の遷移タイミングと、前記発振クロック信号又は前記計時用クロック信号に基づく第２信号の遷移タイミングとの時間差を、前記計時回路の計時分解能より高い分解能で測定し、前記時間差に対応した時間差情報を求める時間デジタル変換回路と、
   を含むことを特徴とするリアルタイムクロック装置。
2. 請求項１に記載のリアルタイムクロック装置において、
   前記計時データ及び前記時間差情報に基づく出力情報を出力するインターフェース回路を含むことを特徴とするリアルタイムクロック装置。
3. 請求項２に記載のリアルタイムクロック装置において、
   前記計時データ及び前記時間差情報に基づいて、前記計時分解能より高い分解能の時間データを出力する時間データ出力回路を含み、
   前記インターフェース回路は、前記時間データを前記出力情報として出力することを特徴とするリアルタイムクロック装置。
4. 請求項３に記載のリアルタイムクロック装置において、
   前記外部信号は、トリガー信号であり、
   前記時間データ出力回路は、前記トリガー信号の遷移タイミングを示すタイムスタンプ情報として前記時間データを出力することを特徴とするリアルタイムクロック装置。
5. 請求項２に記載のリアルタイムクロック装置において、
   前記時間デジタル変換回路を含む周波数測定回路を含み、
   前記外部信号入力端子に、前記外部信号として外部クロック信号が入力され、
   前記周波数測定回路は、
   前記外部クロック信号及び前記発振クロック信号、又は前記外部クロック信号及び前記計時用クロック信号に基づくカウント処理を行い、カウントデータを出力するカウンター回路と、
   前記時間差情報及び前記カウントデータに基づく演算を行うことで、前記外部クロック信号の周波数に対応した周波数情報を求める演算回路と、
   を含むことを特徴とするリアルタイムクロック装置。
6. 請求項５に記載のリアルタイムクロック装置において、
   前記計時データ及び前記周波数情報を出力情報として出力するインターフェース回路を含むことを特徴とするリアルタイムクロック装置。
7. 請求項５又は６に記載のリアルタイムクロック装置において、
   前記クロック信号生成回路は、前記発振クロック信号又は前記発振クロック信号の分周クロック信号を前記計時用クロック信号として出力することを特徴とするリアルタイムクロック装置。
8. 請求項５乃至７のいずれか一項に記載のリアルタイムクロック装置において、
   前記クロック信号生成回路は、前記インターフェース回路を介して入力される周波数調整信号に基づいて、前記計時用クロック信号の周波数を調整することを特徴とするリアルタイムクロック装置。
9. 請求項８に記載のリアルタイムクロック装置において、
   前記クロック信号生成回路は、前記発振クロック信号又は前記発振クロック信号の分周クロック信号を前記計時用クロック信号として出力し、
   前記発振回路は、前記周波数調整信号に基づいて前記発振クロック信号の周波数を調整することを特徴とするリアルタイムクロック装置。
10. 請求項８に記載のリアルタイムクロック装置において、
    前記クロック信号生成回路は、前記発振クロック信号を分周して分周クロック信号を前記計時用クロック信号として出力するフラクショナル−Ｎ型分周回路を含み、
    前記フラクショナル−Ｎ型分周回路は、前記周波数調整信号に基づいて分周比を調整することを特徴とするリアルタイムクロック装置。
11. 請求項１乃至１０のいずれか一項に記載のリアルタイムクロック装置において、
    前記クロック信号生成回路、前記計時回路、及び前記時間デジタル変換回路は、１つの半導体基板に設けられることを特徴とするリアルタイムクロック装置。
12. 請求項１に記載のリアルタイムクロック装置において、
    前記時間デジタル変換回路を含む周波数測定回路と、
    処理回路と、
    を含み、
    前記周波数測定回路は、前記外部信号として入力される外部クロック信号の周波数に基づいて、前記計時用クロック信号の周波数に対応した周波数情報を求め、
    前記処理回路は、前記周波数情報に応じた周波数調整信号を生成し、
    前記クロック信号生成回路は、前記周波数調整信号に基づいて、前記計時用クロック信号の周波数を調整することを特徴とするリアルタイムクロック装置。
13. 請求項１２に記載のリアルタイムクロック装置において、
    前記処理回路が前記周波数調整信号を生成するためのプログラムを記憶するメモリーを含むことを特徴とするリアルタイムクロック装置。
14. 請求項１乃至１３のいずれか一項に記載のリアルタイムクロック装置と、
    前記リアルタイムクロック装置からの出力信号に基づく処理を行う処理装置と、
    を含むことを特徴とする電子機器。

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