JP6804347B2 - 位相制御発振器 - Google Patents

位相制御発振器 Download PDF

Info

Publication number
JP6804347B2
JP6804347B2 JP2017050884A JP2017050884A JP6804347B2 JP 6804347 B2 JP6804347 B2 JP 6804347B2 JP 2017050884 A JP2017050884 A JP 2017050884A JP 2017050884 A JP2017050884 A JP 2017050884A JP 6804347 B2 JP6804347 B2 JP 6804347B2
Authority
JP
Japan
Prior art keywords
phase difference
phase
storage unit
loop filter
difference information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017050884A
Other languages
English (en)
Other versions
JP2018157298A (ja
Inventor
健 宮原
健 宮原
和徳 長谷川
和徳 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nihon Dempa Kogyo Co Ltd
Original Assignee
Nihon Dempa Kogyo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nihon Dempa Kogyo Co Ltd filed Critical Nihon Dempa Kogyo Co Ltd
Priority to JP2017050884A priority Critical patent/JP6804347B2/ja
Priority to US15/919,231 priority patent/US10298242B2/en
Priority to CN201810208278.6A priority patent/CN108631776A/zh
Priority to TW107108928A priority patent/TW201836278A/zh
Publication of JP2018157298A publication Critical patent/JP2018157298A/ja
Application granted granted Critical
Publication of JP6804347B2 publication Critical patent/JP6804347B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

本発明は、位相制御発振器に関する。
外部から入力された基準信号と発振器から出力された発振信号との位相差が一定になるように電圧制御発振器に対してフィードバック制御を行い、安定的に発振信号を出力させるＰＬＬ回路が知られている。ＰＬＬ回路では、動作開始から、位相差が一定になった状態であるロックアップ状態になるまでの時間を短縮することが行われている。例えば、特許文献１には、過去にロックアップ状態になった時に電圧制御発振器に出力された制御電圧の値を記憶部に記憶しておき、動作開始時に記憶部に記憶されている制御電圧の値に基づいて制御電圧を電圧制御発振器に出力することが示されている。
特開平７−９５０６９号公報
ＰＬＬ回路の電圧制御発振器に水晶振動子を用いる場合、時間の経過に従って発振信号の周波数が変動するエージング変動が発生する。このため、ＰＬＬ回路では、電圧制御発振器が同じ周波数の発振信号を出力するときに電圧制御発振器に出力される制御電圧を時間の経過に従って変化させる学習処理が行われる。
ところが、ＰＬＬ回路の動作を停止した後に長時間経過してからＰＬＬ回路の動作を再び開始させた場合には、水晶振動子の経年変化が進み、記憶部に記憶されている制御電圧が、動作の再開時点においてロックアップ状態となる場合に必要な制御電圧と異なる。したがって、ＰＬＬ回路の動作を停止した後に長時間経過してからＰＬＬ回路の動作を再び開始させた場合には、ロックアップ状態になるまでに時間がかかるという問題が発生する。
そこで、本発明はこれらの点に鑑みてなされたものであり、動作停止時間が長い場合であっても動作開始からロックアップ状態になるまでの時間を短くすることができる位相制御発振器を提供することを目的とする。
本発明の第１の態様に係る位相制御発振器は、所定周波数の発振信号を出力する位相制御発振器であって、制御電圧に基づいて前記発振信号を出力する電圧制御発振器と、基準信号と前記発振信号との位相差を示す位相差情報を出力する位相比較器と、前記位相比較器から出力された前記位相差情報を記憶する第１記憶部と、前記位相制御発振器が動作を開始すると、前記第１記憶部に記憶されている位相差情報に基づく前記制御電圧を前記電圧制御発振器に出力するループフィルタと、前記位相制御発振器が動作を開始した場合に、前記ループフィルタが前記制御電圧を出力したときの前記位相差と、前記第１記憶部に記憶されている位相差情報が示す位相差との偏差を示す偏差情報を記憶する第２記憶部とを備え、前記ループフィルタは、前記位相制御発振器が動作を開始したことに応じて前記制御電圧を出力した後に、前記位相比較器から出力された前記位相差情報と、前記第２記憶部に記憶されている前記偏差情報とに基づく前記制御電圧を前記電圧制御発振器に出力する。
前記位相制御発振器は、前記位相比較器から出力された前記位相差情報が示す位相差と、前記第２記憶部に記憶されている前記偏差情報が示す前記偏差とを加算した補正済位相差を示す補正済位相差情報を前記ループフィルタに出力する加算器をさらに備え、前記ループフィルタは、前記補正済位相差情報に基づく前記制御電圧を前記電圧制御発振器に出力してもよい。
前記第１記憶部は、前記第２記憶部に前記偏差情報が記憶されている場合には、前記位相比較器から出力された前記位相差情報が示す位相差と、前記第２記憶部に記憶されている前記偏差情報が示す前記偏差とを加算した補正済位相差を示す補正済位相差情報を記憶してもよい。
前記位相制御発振器は、前記位相比較器から出力された前記位相差情報を間引いて前記ループフィルタに出力する情報間引部をさらに備えてもよい。
本発明によれば、動作停止時間が長い場合であっても動作開始からロックアップ状態になるまでの時間を短くすることができるという効果を奏する。
本実施形態に係るＰＬＬ回路の構成を示す図である。 本実施形態に係るＰＬＬ回路のループフィルタから出力される制御電圧の時系列の変化を示す図である。 従来のＰＬＬ回路のループフィルタから出力される制御電圧の時系列の変化を示す図である。
［ＰＬＬ回路１の構成］
図１は、本実施形態に係る位相制御発振器としてのＰＬＬ回路１の構成を示す図である。ＰＬＬ回路１は、基準信号に基づいて、所定周波数の発振信号を生成して出力する。ＰＬＬ回路１は、電圧制御発振器１１と、分周器１２と、位相比較器１３と、情報間引部１４と、第１記憶部１５と、減算器１６と、第２記憶部１７と、加算器１８と、ループフィルタ１９とを備える。
本実施形態に係るＰＬＬ回路１は、電圧制御発振器１１が所定周波数の発振信号を出力するときに電圧制御発振器１１に出力される制御電圧を時間の経過に従って変化させる学習機能を有している。具体的には、ＰＬＬ回路１の第１記憶部１５は、基準信号と発振信号との位相差を示す位相差情報を記憶する。ＰＬＬ回路１が動作を停止してから動作を再開すると、ループフィルタ１９は、第１記憶部１５に記憶されている位相差情報に基づく制御電圧を電圧制御発振器１１に出力する。これにより、ＰＬＬ回路１は、動作を停止してから動作を再開した場合に、位相差が一定になった状態であるロックアップ状態になるまでの時間を短縮することができる。
ここで、電圧制御発振器１１を構成する水晶振動子の経年変化が進むと、電圧制御発振器１１に出力される制御電圧が、動作の再開時点において、ロックアップ状態となる場合に必要な制御電圧に対応しなくなる。
これに対して、本実施形態に係るＰＬＬ回路１は、動作を開始した場合にループフィルタ１９が制御電圧を出力したときの位相差と、第１記憶部１５に記憶されている位相差情報が示す位相差との偏差を示す偏差情報を第２記憶部１７に記憶させる。そして、ループフィルタ１９は、ＰＬＬ回路１が動作を開始したことに応じて制御電圧を出力した後に、位相比較器１３から出力された位相差情報と、第２記憶部１７に記憶されている偏差情報とに基づく制御電圧を電圧制御発振器１１に出力する。このようにすることで、ＰＬＬ回路１は、動作停止時間が長い場合であっても動作開始からロックアップ状態になるまでの時間を短くすることができる。
以下、ＰＬＬ回路１を構成する各要素の詳細について説明する。
電圧制御発振器１１は、水晶振動子を備えており、ループフィルタ１９から出力される制御電圧に基づいて予め定められた所定周波数の発振信号を生成する。電圧制御発振器１１は、生成した発振信号を外部に出力するとともに、分周器１２に出力する。
分周器１２は、電圧制御発振器１１が出力する発振信号を所定の分周比で分周することにより分周信号を生成する。分周器１２は、生成した分周信号を位相比較器１３に出力する。
位相比較器１３、情報間引部１４、減算器１６、加算器１８は、デジタル回路によって実現される。また、位相比較器１３の前段には、入力されたアナログ信号をデジタル信号に変換するＡＤ変換器（不図示）が設けられているものとする。
位相比較器１３は、外部から入力される基準信号と、発振信号との位相差を示す位相差情報を生成する。基準信号は、恒温槽内蔵水晶発振器（OCXO: Oven-Controlled Crystal Oscillator）等の水晶発振器から出力される信号である。具体的には、位相比較器１３は、基準信号と、分周器１２によって生成された分周信号の位相差とを示す位相差情報を生成する。位相比較器１３は、生成した位相差情報を、情報間引部１４及び加算器１８を介してループフィルタ１９に出力する。また、位相比較器１３は、生成した位相差情報を、情報間引部１４を介して減算器１６に出力する。
情報間引部１４は、位相比較器１３から出力された位相差情報を間引く。情報間引部１４は、例えば、位相比較器１３から出力された位相差情報を所定時間おきに出力することにより、位相比較器１３から出力された位相差情報を間引く。情報間引部１４は、加算器１８を介してループフィルタ１９に位相差情報を出力する。また、情報間引部１４は、減算器１６に位相差情報を出力する。情報間引部１４を備えることにより、ＰＬＬ回路１は、情報間引部１４の後段に接続されている減算器１６、加算器１８及びループフィルタ１９の処理負荷を軽減することができる。
第１記憶部１５は、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）である。第１記憶部１５は、位相比較器１３から出力された位相差情報を記憶する。第１記憶部１５は、ループフィルタ１９に入力された位相差情報を記憶する。
減算器１６は、ＰＬＬ回路１が動作を開始した場合に、ループフィルタ１９が制御電圧を出力したことに応じて位相比較器１３が出力した位相差情報が示す位相差と、第１記憶部１５に記憶されている位相差情報が示す位相差との差分を示す偏差を算出する。減算器１６は、算出した偏差を示す偏差情報を第２記憶部１７に記憶させる。具体的には、減算器１６は、第１記憶部１５に記憶されている位相差情報が示す位相差から、位相比較器１３が出力した位相差情報が示す位相差を減算することにより偏差を算出する。
第２記憶部１７は、例えばＥＥＰＲＯＭである。第２記憶部１７は、偏差情報を記憶する。
加算器１８は、位相比較器１３から出力された位相差情報が示す位相差と、第２記憶部１７に記憶されている偏差情報が示す偏差とを加算して、補正済位相差情報をループフィルタ１９に出力する。
具体的には、加算器１８は、第２記憶部１７に偏差情報が記憶されている場合には、位相比較器１３から出力され、情報間引部１４を介して入力された位相差情報と、当該偏差情報とに基づいて補正済位相差情報を生成する。そして、加算器１８は、当該補正済位相差情報をループフィルタ１９に出力する。加算器１８は、第２記憶部１７に偏差情報が記憶されていない場合には、位相比較器１３から出力され、情報間引部１４を介して入力された位相差情報をループフィルタ１９に出力する。
ループフィルタ１９は、デジタル回路と、ＤＡ変換器とによって構成されている。ループフィルタ１９は、例えばローパスフィルタである。ループフィルタ１９は、位相差情報に基づいて、電圧制御発振器１１を制御するための制御電圧の値を示す制御情報を生成する。ループフィルタ１９は、生成した制御情報を制御電圧に変換し、当該制御電圧を電圧制御発振器１１に出力する。ループフィルタ１９は、入力された位相差情報を第１記憶部１５に記憶させる。ここで、ループフィルタ１９は、ＰＬＬ回路１がロックアップ状態となった場合に、入力された位相差情報を第１記憶部１５に記憶させてもよい。
以下に、ＰＬＬ回路１が長時間にわたって動作を停止してから動作を再開した場合におけるループフィルタ１９の処理について具体的に説明する。なお、ＰＬＬ回路１が動作を中断したときに、第１記憶部１５には位相差情報が記憶されているものとする。
ループフィルタ１９は、ＰＬＬ回路１が動作を開始すると、第１記憶部１５に記憶されている位相差情報に基づいて制御情報を生成する。ループフィルタ１９は、制御情報を制御電圧に変換し、当該制御電圧を電圧制御発振器１１に出力する。
ここで、ＰＬＬ回路１の動作が長時間停止することにより、電圧制御発振器１１を構成する水晶振動子の経年変化が進む。これにより、ループフィルタ１９から出力される制御電圧は、ＰＬＬ回路１の動作の再開時点においてロックアップ状態となる場合に必要な制御電圧と異なるものとなる。本実施形態では、ＰＬＬ回路１の動作の再開時点においてロックアップ状態となる場合に必要な制御電圧は、第１記憶部１５に記憶されている位相差情報に基づいてループフィルタ１９から出力される制御電圧よりも高くなるものとする。
電圧制御発振器１１は、入力された制御電圧に基づいて発振信号を生成し、当該発振信号を外部に出力するとともに分周器１２に出力する。分周器１２は、発振信号を所定の分周比で分周することにより分周信号を生成し、位相比較器１３に出力する。
位相比較器１３は、外部から入力された基準信号と、分周器１２によって生成された分周信号の位相差とを示す位相差情報を生成する。ここで、ループフィルタ１９から出力される制御電圧が、ＰＬＬ回路１の動作の再開時点においてロックアップ状態となる場合に必要な制御電圧と異なることから、位相比較器１３が出力する位相差情報が示す位相差も、ロックアップ状態となるときの位相差と異なるものとなる。
減算器１６は、ＰＬＬ回路１の動作が再開されると、第１記憶部１５に記憶されている位相差情報が示す位相差と、位相比較器１３から出力される位相差情報が示す位相差との差分を示す偏差を算出し、当該偏差を示す偏差情報を第２記憶部１７に記憶させる。
加算器１８は、第２記憶部１７に記憶されている偏差情報が示す偏差と、位相比較器１３から出力される位相差情報が示す位相差とを加算することにより、補正済位相差を算出する。補正済位相差は、ＰＬＬ回路１が動作を再開した時点のロックアップ状態に対応する位相差となる。加算器１８は、補正済位相差を示す補正済位相差情報をループフィルタ１９に出力する。
ループフィルタ１９は、加算器１８から出力される補正済位相差情報に基づいて制御電圧の値を示す制御情報を生成する。そして、ループフィルタ１９は、生成した制御情報を制御電圧に変換して電圧制御発振器１１に出力する。制御電圧は、補正済位相差情報に基づいて生成されることから、ＰＬＬ回路１が動作を再開した時点のロックアップ状態に対応したものとなる。これにより、電圧制御発振器１１は、ロックアップ状態に対応した周波数、すなわち、所定周波数の発振信号を出力することができる。
また、ループフィルタ１９は、加算器１８から出力される補正済位相差情報を第１記憶部１５に記憶させる。これにより、第１記憶部１５は、第２記憶部１７に偏差情報が記憶されている場合には、位相比較器１３から出力された位相差情報が示す位相差と、第２記憶部１７に記憶されている偏差情報が示す偏差とを加算した補正済位相差を示す補正済位相差情報を記憶する。
［制御電圧の時系列の変化］
続いて、ＰＬＬ回路１から出力される発振信号の周波数の時系列の変化例について説明する。図２は、本実施形態に係るＰＬＬ回路１のループフィルタ１９から出力される制御電圧の時系列の変化を示す図である。
図２に示すグラフでは、横軸を経過時間、縦軸を１日あたりの制御電圧の変化量を示している。図２では、１日あたりの変化量が約０．６ｐｐｔ（parts-per-trillion）以下であることが確認できる。すなわち、ＰＬＬ回路１は、時間が経過しても制御電圧がほとんど変化しておらず、所定周波数の発振信号を出力できていることが確認できる。
図３は、従来のＰＬＬ回路のループフィルタから出力される制御電圧の時系列の変化を示す図である。ここで、従来のＰＬＬ回路は、ＰＬＬ回路１の減算器１６、第２記憶部１７及び加算器１８を備えておらず、その他の構成でＰＬＬ回路１と同じ構成であるものとする。
従来のＰＬＬ回路を長時間停止させてから動作を再開させると、ループフィルタから出力される制御電圧が、当該ＰＬＬ回路の動作の再開時点においてロックアップ状態となる場合に必要な制御電圧と異なることから、これらの制御電圧の差分に伴う過渡応答特性が現れる。図３では、１日あたりの制御電圧の変化量が時間の経過にしたがって増加し、ＰＬＬ回路１が動作を再開してから２５時間経過後に、約２３ｐｐｔとなっていることが確認できる。すなわち、制御電圧が時間とともに変化し、従来のＰＬＬ回路がロックアップ状態となるまでに、ＰＬＬ回路１と比べて時間がかかっていることが確認できる。
［本実施形態の効果］
以上のとおり、本実施形態に係るＰＬＬ回路１は、自身が動作を停止してから動作を再開した場合に、ループフィルタ１９が制御電圧を出力したときの位相差と、第１記憶部１５に記憶されている位相差情報が示す位相差との偏差を示す偏差情報を記憶する第２記憶部１７とを備える。そして、ＰＬＬ回路１のループフィルタ１９は、ＰＬＬ回路１が動作を開始したことに応じて制御電圧を出力した後に、位相比較器１３から出力された位相差情報と、第２記憶部１７に記憶されている偏差情報とに基づく制御電圧を電圧制御発振器１１に出力する。
このようにすることで、ＰＬＬ回路１は、動作を停止している間の電圧制御発振器１１の経年変化に対応する偏差を特定し、当該偏差に基づいて、動作の再開時点においてロックアップ状態となる場合に必要な制御電圧を学習することができる。これにより、ＰＬＬ回路１は、動作再開時の動作停止時間が長い場合であっても動作開始からロックアップ状態になるまでの時間を短くすることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。また、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１・・・ＰＬＬ回路、１１・・・電圧制御発振器、１２・・・分周器、１３・・・位相比較器、１４・・・情報間引部、１５・・・第１記憶部、１６・・・減算器、１７・・・第２記憶部、１８・・・加算器、１９・・・ループフィルタ

Claims (4)

  1. 所定周波数の発振信号を出力する位相制御発振器であって、
    制御電圧に基づいて前記発振信号を出力する電圧制御発振器と、
    基準信号と前記発振信号との位相差を示す位相差情報を出力する位相比較器と、
    前記位相比較器から出力された前記位相差情報を記憶する第１記憶部と、
    前記位相制御発振器が動作を開始すると、前記第１記憶部に記憶されている位相差情報に基づく前記制御電圧を前記電圧制御発振器に出力するループフィルタと、
    前記位相制御発振器が動作を開始した場合に、前記ループフィルタが前記制御電圧を出力したときの前記位相差と、前記第１記憶部に記憶されている位相差情報が示す位相差との偏差を示す偏差情報を記憶する第２記憶部とを備え、
    前記ループフィルタは、前記位相制御発振器が動作を開始したことに応じて前記制御電圧を出力した後に、前記位相比較器から出力された前記位相差情報と、前記第２記憶部に記憶されている前記偏差情報とに基づく前記制御電圧を前記電圧制御発振器に出力する、
    位相制御発振器。
  2. 前記位相比較器から出力された前記位相差情報が示す位相差と、前記第２記憶部に記憶されている前記偏差情報が示す前記偏差とを加算した補正済位相差を示す補正済位相差情報を前記ループフィルタに出力する加算器をさらに備え、
    前記ループフィルタは、前記補正済位相差情報に基づく前記制御電圧を前記電圧制御発振器に出力する、
    請求項１に記載の位相制御発振器。
  3. 前記第１記憶部は、前記第２記憶部に前記偏差情報が記憶されている場合には、前記位相比較器から出力された前記位相差情報が示す位相差と、前記第２記憶部に記憶されている前記偏差情報が示す前記偏差とを加算した補正済位相差を示す補正済位相差情報を記憶する、
    請求項１又は２に記載の位相制御発振器。
  4. 前記位相比較器から出力された前記位相差情報を間引いて前記ループフィルタに出力する情報間引部をさらに備える、
    請求項１から３のいずれか１項に記載の位相制御発振器。



JP2017050884A 2017-03-16 2017-03-16 位相制御発振器 Active JP6804347B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017050884A JP6804347B2 (ja) 2017-03-16 2017-03-16 位相制御発振器
US15/919,231 US10298242B2 (en) 2017-03-16 2018-03-13 Phase control oscillator
CN201810208278.6A CN108631776A (zh) 2017-03-16 2018-03-14 相位控制振荡器
TW107108928A TW201836278A (zh) 2017-03-16 2018-03-16 相位控制振盪器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017050884A JP6804347B2 (ja) 2017-03-16 2017-03-16 位相制御発振器

Publications (2)

Publication Number Publication Date
JP2018157298A JP2018157298A (ja) 2018-10-04
JP6804347B2 true JP6804347B2 (ja) 2020-12-23

Family

ID=63519625

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017050884A Active JP6804347B2 (ja) 2017-03-16 2017-03-16 位相制御発振器

Country Status (4)

Country Link
US (1) US10298242B2 (ja)
JP (1) JP6804347B2 (ja)
CN (1) CN108631776A (ja)
TW (1) TW201836278A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6766427B2 (ja) * 2016-04-25 2020-10-14 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795069A (ja) 1993-09-20 1995-04-07 Fujitsu Ltd 高速ロックアップ制御付きｐｌｌシンセサイザ
US5576664A (en) * 1995-11-02 1996-11-19 Motorola, Inc. Discrete time digital phase locked loop
US8885788B1 (en) * 2013-05-15 2014-11-11 Intel IP Corporation Reducing settling time in phase-locked loops
CN105580278B (zh) * 2013-09-22 2018-10-19 瑞典爱立信有限公司 Pll及pll中的自适应补偿方法
US9008255B1 (en) * 2013-10-23 2015-04-14 Applied Micro Circuits Corporation Jitter mitigating phase locked loop circuit
JP6766427B2 (ja) * 2016-04-25 2020-10-14 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体

Also Published As

Publication number Publication date
US10298242B2 (en) 2019-05-21
US20180269883A1 (en) 2018-09-20
TW201836278A (zh) 2018-10-01
CN108631776A (zh) 2018-10-09
JP2018157298A (ja) 2018-10-04

Similar Documents

Publication Publication Date Title
US7741924B2 (en) Temperature-compensated crystal oscillator and temperature compensation method for oscillator
JPH0730413A (ja) Ｐｌｌ周波数シンセサイザ
US8638172B2 (en) Local oscillator
CN110022153B (zh) 半导体装置和操作半导体装置的方法
US20130285753A1 (en) Automatic self-calibrated oscillation method and apparatus using the same
JP6804347B2 (ja) 位相制御発振器
US8674780B2 (en) Oscillator with frequency adjustment
JP2011091583A (ja) 周波数シンセサイザ
JP5145398B2 (ja) 発振周波数制御回路
JP4805706B2 (ja) 恒温型の水晶発振器
US11264996B1 (en) Digital PLL circuitry
JP2010252126A (ja) Ｐｌｌ回路
JP2007295027A (ja) スペクトラム拡散クロックジェネレータ
JP3328218B2 (ja) Ｐｌｌ回路
JP2018148514A (ja) 位相制御発振器
JP5424473B2 (ja) 発振回路
JP6133071B2 (ja) 発振回路及びその制御方法
JP2004072244A (ja) デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路
JP5117823B2 (ja) 恒温槽付高安定発振器
JP2017157921A (ja) 位相同期回路
JP2015170997A (ja) 温度補償型発振デバイス及び温度補償型圧電発振器
JP2004172686A (ja) 基準信号発生器
CN116232315A (zh) 振荡电路、振荡方法以及振荡电路的调整方法
JP2018037977A (ja) 発振器
JP2005204044A (ja) Ｐｌｌ回路の初期動作制御回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201202

R150 Certificate of patent or registration of utility model

Ref document number: 6804347

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250