JP2005204044A - Ｐｌｌ回路の初期動作制御回路 - Google Patents

Abstract

【課題】 従来の電圧制御発振器では、一定の所要時間に亘って初期電圧が印加され続けることから、消費電力を低減することが困難であった。
【解決手段】 本発明に係るＰＬＬ回路の初期動作制御回路は、ＰＬＬ回路の初期時に前記電圧制御発振器に印加すべき制御電圧として、前記周波数に略対応する初期電圧を生成する初期電圧生成回路と、前記初期電圧生成回路が前記電圧制御発振器に前記初期電圧を印加するための経路を開閉するスイッチ回路と、前記スイッチ回路が閉状態になることにより前記初期電圧が当該電圧制御発振器に印加されてから前記電圧制御発振器による前記周波数の信号の発振が安定するまでの第１の期間より短い第２の期間であって始期が前記第１の期間の始期と同一である前記第２の期間の終期に前記スイッチ回路を開状態にすべく、前記第２の期間を計測するタイマー回路とを含む。
【選択図】 図３

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路の初期動作を制御するＰＬＬ回路の初期動作制御回路に関する。

ＰＬＬ回路は、従来知られたように、印加される制御電圧による制御下で当該制御電圧に対応する周波数の信号を発振する電圧制御発振器を有する。前記電圧制御発振器は、ＰＬＬ回路の起動時、即ち初期動作時に、初期電圧を印加された後所定周波数の信号の発振が安定するまでに一定の時間を要する。当該一定の所要時間を短縮することを企図する技術が、例えば、下記の特許文献１に記載されている。

特開平６−５３８２４号

しかしながら、上記した従来の電圧制御発振器には、前記一定の所要時間に亘り、電源電圧が印加され続けることから、消費電力を低減することが困難であるという問題があった。加えて、前記従来の電圧制御発振器では、前記一定の所要時間を確保せざるを得ないことから、前記ＰＬＬ回路が出力する前記信号に基いて動作する回路の処理時間、例えば、コンピュータ回路の処理時間が実際には短いにも拘らず、前記した一定の所要時間が存在することを理由に見かけ上長くなるという問題があった。

本発明に係るＰＬＬ回路の初期動作制御回路は、印加される制御電圧による制御下で当該制御電圧に対応する周波数の信号を発振する電圧制御発振器を有するＰＬＬ回路の初期時の動作を制御すべく、前記初期時に前記電圧制御発振器に印加すべき前記制御電圧として、前記周波数に略対応する初期電圧を生成する初期電圧生成回路と、前記初期電圧生成回路が前記電圧制御発振器に前記初期電圧を印加するための経路を開閉するスイッチ回路と、前記電圧制御発振器が本来的に必要とする、前記スイッチ回路が閉状態になることにより前記初期電圧が当該電圧制御発振器に印加される時点から前記電圧制御発振器による前記周波数の信号の発振が安定する時点までの第１の期間より短い第２の期間であって始期が前記第１の期間の始期と同一である前記第２の期間の終期に前記スイッチ回路を開状態にすべく、前記第２の期間を計測するタイマー回路とを含む。

本発明に係るＰＬＬ回路の初期動作制御回路によれば、前記電圧制御発振器は、前記電圧制御発振器が本来的に必要とする前記周波数の信号の発振が安定するまでの前記第１の期間より短い、前記タイマー回路により規定される前記第２の期間に亘り前記スイッチ回路の閉状態により前記電圧制御発振器に前記初期電圧が印加されることから、前記第１の期間に亘り前記電圧制御発振器に電源電圧が印加される従来技術に比して消費電力を低減することが可能になる。

上記の本発明に係るＰＬＬ回路の初期動作制御回路では、前記第２の期間は、前記第１の期間と、前記電圧制御発振器への前記初期電圧の印加が終了した時点から前記電圧制御発振器による前記周波数の信号の発振が安定する時点までの第３の期間との差より短い。

上記の本発明に係るＰＬＬ回路の初期動作制御回路では、前記制御電圧は、漸増して印加され、
前記第２の期間は、前記スイッチ回路が閉状態になった時点から前記制御電圧が前記初期電圧に達する時点までの期間である。

上記の本発明に係るＰＬＬ回路の初期動作制御回路では、前記電圧制御発振器は、前記初期電圧の温度変動を補償可能なリングオシレータであり、
前記リングオシレータ内に流れる電流の大きさに応じて、前記初期電圧を印加する。

上記の本発明に係るＰＬＬ回路の初期動作制御回路では、前記電圧制御発振器による前記周波数の信号の発振が安定した時点での前記制御電圧を記憶する記憶部を更に含み、前記電圧制御発振器は、前記周波数の信号の発振を別途行なうときに、前記記憶部に記憶されている前記制御電圧に基き発振を開始する。

上記の本発明に係るＰＬＬ回路の初期動作制御回路では、前記初期電圧生成回路は、相互に並列接続された複数の抵抗器と、各々が前記複数の抵抗器の一つに直列接続された複数のスイッチと、前記抵抗器のうち前記初期電圧を生成するために必要な抵抗器を選択すべく、当該抵抗器に対応するスイッチを閉状態にするための情報を記憶する記憶部とを有する。

本発明に係るＰＬＬ回路の初期動作制御回路を含む発振装置の具体例について図面を参照して説明する。

（具体例）
《発振装置》
図１は、具体例の発振装置の構成を示すブロック図である。具体例の発振装置１は、基準クロックＳ_refに基き所望の周波数を有する信号Ｓ_vcoを生成すべく、図１に示されるように、ＰＬＬ回路２と、ＰＬＬ回路２の初期動作を制御すべくＰＬＬ回路２に、後述の電圧制御発振器２３（図２）による前記所望の周波数の信号の発振が安定したとき、即ち、ロックしたときの制御電圧であるロック電圧Ｖ_Lに近似した初期電圧Ｖ_earを印加する初期動作制御回路３とを有する。以下、前記所望の周波数を「ロック周波数ｆ_L」といい、当該ロック周波数を有する信号を「ロック信号Ｓ_L」という。

《ＰＬＬ回路》
図２は、具体例のＰＬＬ回路の構成を示す回路図である。具体例のＰＬＬ回路２は、従来知られた構成を有し、具体的には、図２に示されるように、位相比較器２０と、チャージポンプ２１と、ループフィルタ２２と、電圧制御発振器２３と、１／Ｎ分周器２４とを有する。

位相比較器２０は、水晶発振器のような基準クロック生成器（図示せず）から供給される基準クロックＳ_refの位相と、１／Ｎ分周器２４から出力される帰還クロックＳ_fbの位相とを比較し、詳しくは、両クロックの立上りエッジ同士又は立下りエッジ同士を比較し、両クロック間の時間差を表すパルス信号である時間差信号Ｓ_up又はＳ_dnをチャージポンプ２１へ出力する。位相比較器２０は、より正確には、帰還クロックＳ_fbが基準クロックＳ_refより遅れているときには、当該遅れ量を表す時間差信号Ｓ_upを出力し、帰還クロックＳ_fbが基準クロックＳ_refより進んでいるときには、当該進み量を表す時間差信号Ｓ_dnを出力する。

チャージポンプ２１は、図２に示されるように、２つのスイッチＳＷ１、ＳＷ２からなる。当該２つのスイッチＳＷ１、ＳＷ２は、電源電圧及び接地電圧間に直列接続されており、また、時間差信号Ｓ_up又はＳ_dnによる開閉動作の制御を受ける。チャージポンプ２１では、位相比較器２０から時間差信号Ｓ_upが入力されると、当該時間差信号Ｓ_upが印加されている間、予め定められた値を有する、ループフィルタ２２を充電するための充電電流Ｉ_cpをループフィルタ２２へ吐き出し、他方で、位相比較器２０から時間差信号Ｓ_dnが入力されると、当該時間差信号Ｓ_dnが印加されている間、上記と同様な値を有する、ループフィルタ２２を放電するための放電電流Ｉ_cpをループフィルタ２２から吸い込む。

ループフィルタ２２は、相互に直列接続された抵抗器Ｒ及びコンデンサＣからなり、チャージポンプ２１が吐き出し又は吸い込む電流を積分することにより、当該電流の積分値に対応しかつ平滑化された、電圧制御発振器２３の動作を制御するための制御電圧Ｖ_cntを生成する。

電圧制御発振器２３は、定常動作には、ループフィルタ２２から出力される制御電圧Ｖ_cntに大きさに対応した周波数ｆ_vcoを有する信号Ｓ_vcoを生成し、換言すれば、ロック電圧Ｖ_Lの大きさに対応したロック周波数ｆ_Lを有するロック信号Ｓ_Lを生成し、他方で、初期動作には、初期動作制御回路３から出力される初期電圧Ｖ_earの大きさに対応した初期周波数ｆ_earを有する初期信号Ｓ_earを生成し、発振装置１の外部へ出力すると共に１／Ｎ分周器２４へも出力する。

１／Ｎ分周器２４は、電圧制御発振器２３から出力される信号Ｓ_vcoを１／Ｎの周波数に分周することにより帰還周波数ｆ_fbの帰還クロックＳ_fbを生成し、当該帰還クロックＳ_fbを位相比較器２０へ出力する。

上述したように、具体例のＰＬＬ回路２内の電圧制御発振器２３は、ＰＬＬ回路２の定常動作時には、ロック電圧Ｖ_Lに対応するロック周波数ｆ_Lを有するロック信号Ｓ_Lを生成し、対照的に、ＰＬＬ回路２の初期動作時には、初期電圧Ｖ_earに対応する初期周波数ｆ_earを有する初期信号Ｓ_earを生成する。

《初期動作制御回路》
図３は、具体例の初期動作制御回路の構成を示すブロック図である。具体例の初期動作制御回路３は、ＰＬＬ回路２の初期動作を初期電圧Ｖ_earにより制御すべく、図３に示されるように、初期電圧生成部３０と、スイッチ部３１と、タイマー部３２とから構成される。初期電圧生成部３０は、例えば、ＤＣ−ＤＣコンバータからなり、直流電源（図示せず）から与えられる直流電圧に基き初期電圧Ｖ_earを生成する。スイッチ部３１は、初期電圧生成部３０とＰＬＬ回路２内の電圧制御発振器２３との間、即ち、初期電圧生成部３０が電圧制御発振器２３に初期電圧Ｖ_earを印加するための経路上に設けられており、ＰＬＬ回路２の定常動作時には前記経路を開状態にし、ＰＬＬ回路２の初期動作時には、より正確には、タイマー部３２が規定する、後述のロックアップ時間Ｔ_LU（図４）と発振整定時間Ｔ_stb（図４）との差である初期電圧印加時間Ｔ_ear（図４）の間に限り、前記経路を閉状態にする。タイマー部３２は、例えば、カウンタであり、スイッチ部３１が閉状態になった時点を起点として初期電圧印加時間Ｔ_earの計測を開始し、初期電圧印加時間Ｔ_earの終期の時点でスイッチ部３１を開状態にする。

図４は、具体例の初期動作制御回路の動作を示すタイムチャートである。図４に示されるように、ＰＬＬ回路２が待機状態（オフ）から動作状態（オン）に切り換わる時刻ｔ１に、スイッチ部３１は、開状態（オフ）から閉状態（オン）に切り換わる。スイッチ部３１の閉状態への切り換えと同時に、電圧制御発振器２３に、初期電圧生成部３０が生成する初期電圧Ｖ_earが印加される。これにより、電圧制御発振器２３は、初期電圧Ｖ_earを元に発振を開始すると共に、タイマー部３２は、初期電圧印加時間Ｔ_earの計数を開始する。以後、初期電圧印加時間Ｔ_earの間、電圧制御発振器２３は、初期電圧Ｖ_earを印加され続ける。ここで、初期電圧印加時間Ｔ_earは、ＰＬＬ回路２が起動される時刻ｔ１からロック電圧Ｖ_Lに対応するロック周波数ｆ_Lのロック信号Ｓ_Lの発振を安定的に行なうことが可能となる時刻ｔ３までの時間であるロックアップ時間Ｔ_LUより短く、その始期がロックアップ時間Ｔ_LUと同一である。

タイマー部３２は、初期電圧印加時間Ｔ_earの計数を完了する時刻ｔ２になると、スイッチ部３１を閉状態に切り換え、これにより、電圧制御発振器２３は、初期電圧Ｖ_earを印加されなくなり、図示の発振整定時間Ｔ_sbに亘り、ロック電圧Ｖ_Lに対応するロック周波数ｆ_Lのロック信号Ｓ_Lを発振するように発振動作を収束させていく。ここで、「発振整定時間Ｔ_stb」は、電圧制御発振器２３への初期電圧Ｖ_earの印加が終了した時刻ｔ２から電圧制御発振器２３がロック電圧Ｖ_Lに対応するロック周波数ｆ_Lのロック信号Ｓ_Lを安定的に発振可能となる時刻ｔ３までの時間をいう。

ロックアップ時間Ｔ_LUの終期である時刻ｔ３になると、電圧制御発振器２３は、ロック電圧Ｖ_Lに対応するロック周波数ｆ_Lのロック信号Ｓ_Lを安定的に生成する。時刻ｔ３を経過した後、ＰＬＬ回路２、即ち、発振装置１から出力される信号Ｓ_Lに基き動作するコンピュータ回路（図示せず）は、その処理動作を開始する。

上述したように、具体例の初期電圧制御回路３では、電圧制御発振器２３への初期電圧Ｖ_earの印加を、ロックアップ時間Ｔ_LUより短い初期電圧印加時間Ｔ_earの間だけ行なうことから、電圧制御発振器２３への初期電圧Ｖ_earの印加をロックアップ時間Ｔ_LUの間行なっていた従来技術に比して、消費電力を低減することができる。

（変形例１）
図５は、変形例１の初期動作制御回路の構成を示すブロック図である。変形例１の初期動作制御回路３は、図３に図示の初期動作制御回路３を構成するタイマー部３２に代えて、図２に図示の電圧制御発振器２３に印加される、漸増する制御電圧Ｖ_cntが初期電圧Ｖ_earに達したことを検出する初期電圧印加検出部３３を有する。

図６は、変形例１の初期動作制御回路の動作を示すタイムチャートである。変形例１の初期動作制御回路３は、図６に示されるように、図１に図示のＰＬＬ回路２が待機状態（オフ）から動作状態（オン）状態に切り換わる時刻ｔ２に、スイッチ部３１は、開状態（オフ）から閉状態（オン）に切り換わり、これにより、電圧制御発振器２３に、初期電圧生成部３０が生成する制御電圧Ｖ_cntが、初期電圧到達時間Ｔ_reaに亘り０Ｖから初期電圧Ｖ_earまで漸増しながら印加される。制御電圧Ｖ_cntが初期電圧Ｖ_earに達する時刻ｔ２になると、即ち、初期電圧到達時間Ｔ_reaの終期になると、初期電圧印加検出部３３は、制御電圧Ｖ_cntが初期電圧Ｖ_earに達したことを検出する。当該検出の結果、初期電圧印加検出部３３は、スイッチ部３１を開状態に切り換え、これにより、電圧制御発振器２３は、初期電圧Ｖ_earを元に、ロック電圧Ｖ_Lに対応するロック周波数ｆ_Lのロック信号Ｓ_Lを安定的に発振するように、発振整定時間Ｔ_stbに亘り発振動作を収束させていく。

上述したように、変形例１の初期動作制御回路３では、初期電圧印加検出部３３は、漸増する制御電圧Ｖ_cntが初期電圧Ｖ_earに到達したことを検出すると、即ち、図４に図示の具体例の初期電圧印加時間Ｔ_earより短い初期電圧到達時間Ｔ_reaの終期になると、スイッチ部３１を開状態にする。これにより、図６と図４との比較から明らかなように、変形例１の電圧制御発振器２３のロックアップ時間Ｔ_LUを具体例の電圧制御発振器２３のロックアップ時間Ｔ_LUより短縮することが可能となり、例えば、ＰＬＬ回路２からのロック信号Ｓ_Lに基き動作するコンピュータ回路（図示せず）の見かけ上の処理時間を短縮することが可能となる。

（変形例２）
図７は、変形例２の初期動作制御回路の構成を示すブロック図である。変形例２の初期動作制御回路３は、温度補償を行なうべく、図３に図示の初期動作制御回路３を構成するタイマー部３２に代えて、図７に示されるように、電圧比較部３４を有する。

図８は、変形例２の初期動作制御回路内のスイッチ部、電圧比較部及びＰＬＬ回路内の電圧制御発振器の構成を示す回路図である。電圧比較部３４は、図８に示されるように、初期電圧Ｖ_ear及びロック電圧Ｖ_Lを含む制御電圧Ｖ_cntの温度変動を補償可能なリングオシレータである電圧制御発振器２３を流れる制御電流Ｉ_cntを換算電圧Ｖ_{c_cnt}に換算した後、換算電圧Ｖ_{c_cnt}と、ロック電圧Ｖ_Lに対応して予め定められた基準電圧Ｖ_rと比較した結果である、スイッチ部３１の開閉を制御するためのスイッチ制御信号Ｓ_{sw_cnt}をスイッチ部３１に帰還する。

より具体的には、電圧比較部３４内の比較器ＣＯＭＰは、換算電圧Ｖ_{c_cnt}と基準電圧Ｖ_rとの比較により、電圧制御発振器２３が生成する信号Ｓ_vcoの周波数ｆ_vcoがロック周波数ｆ_Lより低いと判断するときには、スイッチ部３１内のスイッチＳＷを閉状態にすることにより、初期電圧生成部３０から出力される初期電圧Ｖ_earを電圧制御発振器２３に印加し、他方で、信号Ｓ_vcoがロック周波数ｆ_Lより高いと判断するときには、スイッチＳＷを開状態にすることにより、初期電圧Ｖ_earを電圧制御発振器２３に印加しないようにする。特に、比較器ＣＯＭＰは、Ｄフリップフロップ回路Ｄ−ＦＦ、及び排他的論理和回路Ｅ−ＯＲにより、電圧制御発振器２３が生成する信号Ｓ_vcoの周波数ｆ_vcoが一度でもロック周波数ｆ_Lより高くなった後には、スイッチ部３１内のスイッチＳＷを閉状態にしないようにする。

図９は、変形例２の初期動作制御回路による温度補償の動作を示す図である。図９における”Ｖ_cnt（無）”は、変形例２の初期動作制御回路３を有しない発振装置１におけるＰＬＬ回路２の動作を示し、”Ｖ_cnt（有）”は、前記の初期動作制御回路３を有する発振装置１におけるＰＬＬ回路２の動作を示す。説明及び理解を容易にすべく、発振装置１が３つの異なる温度Ｔ１、Ｔ２、Ｔ３に置かれること、及び、初期電圧Ｖ_earが、温度Ｔ２に置かれる発振装置１内のＰＬＬ回路２の温度補償に好適な補償電圧Ｖ_ear（Ｔ２）に設定されていることを想定する。

発振装置１が温度Ｔ２に置かれる場合、図９（Ａ）に示されるように、制御電圧Ｖ_cnt（無）は、スイッチＳＷが閉状態から開状態に切り換わる時刻ｔ２以前に補償電圧Ｖ_ear（Ｔ２）に安定しており、時刻ｔ２以後も補償電圧Ｖ_ear（Ｔ２）を維持し、また、制御電圧Ｖ_cnt（有）も、同様にして、時刻ｔ２以前に補償電圧Ｖ_ear（Ｔ２）に安定しており、時刻ｔ２以後も補償電圧Ｖ_ear（Ｔ２）を維持する。

発振装置１が温度Ｔ１に置かれる場合、図９（Ｂ）に示されるように、制御電圧Ｖ_cnt（無）は、上記の時刻ｔ２以前に補償電圧Ｖ_ear（Ｔ２）に達しており、時刻ｔ２以後に上下変動しながら、温度Ｔ１に置かれたＰＬＬ回路２の温度補償に好適な補償電圧Ｖ_ear（Ｔ１）に収束していく。対照的に、制御電圧Ｖ_cnt（有）は、上記の時刻ｔ２以前に補償電圧Ｖ_ear（Ｔ１）に安定しており、時刻ｔ２以後も補償電圧Ｖ_ear（Ｔ１）を維持する。

発振装置１が温度Ｔ３に置かれる場合、図９（Ｃ）に示されるように、制御電圧Ｖ_cnt（無）は、上記の時刻ｔ２以前に補償電圧Ｖ_ear（Ｔ２）に達しており、時刻ｔ２以後に上下振動しながら、温度Ｔ３に置かれたＰＬＬ回路２の温度補償に好適な補償電圧Ｖ_ear（Ｔ３）に収束していく。対照的に、制御電圧Ｖ_cnt（有）は、時刻ｔ２以前に補償電圧Ｖ_ear（Ｔ３）に安定しており、時刻ｔ２以後も補償電圧Ｖ_ear（Ｔ３）を維持する。

上述したように、変形例２の初期動作制御回路３では、電圧比較部３４により、制御電圧Ｖ_cntの温度変動を補償可能なリングオシレータである電圧制御発振器２３内を流れる制御電流Ｉ_cntの大きさに応じてスイッチＳＷの開閉を制御し、これにより、電圧制御発振器２３の動作初期時の発振を制御することから、ＰＬＬ回路２、即ち、電圧制御発振器２３が温度Ｔ１、Ｔ２、Ｔ３のいずれに置かれても、制御電圧Ｖ_cntとして、温度Ｔ１、Ｔ２、Ｔ３に対応する補償電圧Ｖ_ear（Ｔ１）、Ｖ_ear（Ｔ２）、Ｖ_ear（Ｔ３）を早期に印加することができ、この結果、ロックアップ時間Ｔ_LUを短縮することが可能となる。

（変形例３）
図１０は、変形例３の初期動作制御回路の構成を示すブロック図である。変形例３の初期動作制御回路３は、図１０に示されるように、ＡＤコンバータ３５と、記憶部３６（例えば、不揮発性メモリ）と、ＤＡコンバータ３７と、スイッチ部３８とを有する。変形例３の初期動作制御回路３では、ＡＤコンバータ３５は、図２に図示の電圧制御発振器２３による上記ロック信号Ｓ_Lの発振が安定したときのロック電圧Ｖ_LにＡＤ変換を施すことによりデジタル値に変換し、記憶部３６は、当該デジタル値を記憶し、ＤＡコンバータ３７は、記憶部３６に記憶されているデジタル値にＤＡ変換を施すことによりアナログ値に変換し、スイッチ部３８は、電圧制御発振器２３が前記ロック信号Ｓ_Lの発振を新たに行なうとするときに、閉状態への切り換えにより、前記アナログ値であるロック電圧Ｖ_Lを電圧制御発振器２３に印加する。

上述したように、変形例３の初期動作制御回路３では、前回のロック電圧Ｖ_Lを記憶し、電圧制御発振器２３が今回新たにロック信号Ｓ_Lの発振を開始しようとするときに電圧制御発振器に前記ロック電圧Ｖ_Lを印加することから、電圧制御発振器２３にロック電圧Ｖ_Lの近傍である初期電圧Ｖ_earを印加する具体例の初期動作制御回路３に比して、図４に図示の発振整定時間Ｔ_stbを短縮することが可能になる。

（変形例４）
図１１、１２は、変形例４の初期電圧生成部の構成を示す図である。変形例４の初期電圧生成部３０は、図１１に示されるように、相互に直列接続された２つの抵抗器Ｒ３０、Ｒ３１、及び当該抵抗器Ｒ３０、Ｒ３１の各々に直列接続されたスイッチＳＷ３０、ＳＷ３１を備えており、初期電圧Ｖ_earは、スイッチＳＷ３０、ＳＷ３１の閉状態の下、電源電位Ｖ_cc及び接地電位間の電圧を抵抗器Ｒ３０、Ｒ３１により抵抗分割して規定される。

変形例４の他の初期電圧生成部３０は、図１２に示されるように、相互に並列接続された複数の抵抗器Ｒ４０、Ｒ４１、．．．と、及び複数の抵抗器Ｒ４０、Ｒ４１、．．．の各々に直列接続されたスイッチＳＷ４０、ＳＷ４１、．．．と、当該複数のスイッチＳＷ４０、ＳＷ４１、．．．に直列接続された抵抗器Ｒ５０と、前記複数のスイッチＳＷ４０、ＳＷ４１、．．．のいずれを開状態又は閉状態にすべきの情報を記憶する記憶部ＳＴ４０（例えば、Ｅ２ＰＲＯＭ）を有する。

テスト段階（例えば、出荷テストの段階）でロック信号Ｓ_Lを発振させるためのロック電圧Ｖ_Lを測定し、当該ロック電圧Ｖ_Lから初期電圧Ｖ_earを定め、当該初期電圧Ｖ_earを規定すべく抵抗器Ｒ４０、Ｒ４１、．．．のうちのいずれを用いるか、換言すれば、ＳＷ４０、ＳＷ４１、．．．のうちのいずれを閉状態にし又開状態にすべきかを示す情報を記憶部ＳＴ４０に書き込んでおく。発振装置１を起動するときに、記憶部ＳＴ４０に記憶された前記情報に基き、スイッチＳＷ４０、ＳＷ４１、．．．を開閉することにより、電源電位Ｖ_cc及び接地電位間を、スイッチＳＷ４０、ＳＷ４１、．．．のうち閉状態になっているものに対応する抵抗器により抵抗分割することにより、初期電圧Ｖ_earを規定する。

上述したように、図１１、１２に図示された変形例４の初期電圧生成部３０では、抵抗分割により初期電圧Ｖ_earを生成する。特に、図１２に図示の変形例４の初期電圧生成部３０では、複数の抵抗器Ｒ４０、Ｒ４１、．．．を、スイッチＳＷ４０、ＳＷ４１、．．．の開閉切り換えにより取捨選択することから、所望の初期電圧Ｖ_earを任意かつ正確に規定することが可能になる。

具体例の発振装置の構成を示すブロック図。 具体例のＰＬＬ回路の構成を示す回路図。 具体例の初期動作制御回路の構成を示すブロック図。 具体例の初期動作制御回路の動作を示すタイムチャート。 変形例１の初期動作制御回路の構成を示すブロック図。 変形例１の初期動作制御回路の動作を示すタイムチャート。 変形例２の初期動作制御回路の構成を示すブロック図。 変形例２の初期動作制御回路の構成を示す回路図。 変形例２の初期動作制御回路による温度補償の動作を示す図。 変形例３の初期動作制御回路の構成を示すブロック図。 変形例４の初期電圧生成部の構成を示す図（その１）。 変形例４の初期電圧生成部の構成を示す図（その２）。

符号の説明

３ 初期動作制御回路 ３０ 初期電圧生成部 ３１ スイッチ部 ３２ タイマー部。

Claims (6)

1. 印加される制御電圧による制御下で当該制御電圧に対応する周波数の信号を発振する電圧制御発振器を有するＰＬＬ回路の初期時の動作を制御すべく、前記初期時に前記電圧制御発振器に印加すべき前記制御電圧として、前記周波数に略対応する初期電圧を生成する初期電圧生成回路と、
   前記初期電圧生成回路が前記電圧制御発振器に前記初期電圧を印加するための経路を開閉するスイッチ回路と、
   前記電圧制御発振器が本来的に必要とする、前記スイッチ回路が閉状態になることにより前記初期電圧が当該電圧制御発振器に印加される時点から前記電圧制御発振器による前記周波数の信号の発振が安定する時点までの第１の期間より短い第２の期間であって始期が前記第１の期間の始期と同一である前記第２の期間の終期に前記スイッチ回路を開状態にすべく、前記第２の期間を計測するタイマー回路とを含むことを特徴とするＰＬＬ回路の初期動作制御回路。
2. 前記第２の期間は、前記第１の期間と、前記電圧制御発振器への前記初期電圧の印加が終了した時点から前記電圧制御発振器による前記周波数の信号の発振が安定する時点までの第３の期間との差より短いことを特徴とする請求項１記載のＰＬＬ回路の初期動作制御回路。
3. 前記制御電圧は、漸増して印加され、
   前記第２の期間は、前記スイッチ回路が閉状態になった時点から前記制御電圧が前記初期電圧に達する時点までの期間であることを特徴とする請求項１記載のＰＬＬ回路の初期動作制御回路。
4. 前記電圧制御発振器は、前記初期電圧の温度変動を補償可能なリングオシレータであり、
   前記リングオシレータ内に流れる電流の大きさに応じて、前記初期電圧を印加することを特徴とする請求項１記載のＰＬＬ回路の初期動作制御回路。
5. 前記電圧制御発振器による前記周波数の信号の発振が安定した時点での前記制御電圧を記憶する記憶部を更に含み、
   前記電圧制御発振器は、前記周波数の信号の発振を別途行なうときに、前記記憶部に記憶されている前記制御電圧に基き発振を開始することを特徴とする請求項１記載のＰＬＬ回路の初期動作制御回路。
6. 前記初期電圧生成回路は、
   相互に並列接続された複数の抵抗器と、
   各々が前記複数の抵抗器の一つに直列接続された複数のスイッチと、
   前記抵抗器のうち前記初期電圧を生成するために必要な抵抗器を選択すべく、当該抵抗器に対応するスイッチを閉状態にするための情報を記憶する記憶部とを有することを特徴とする請求項１記載のＰＬＬ回路の初期動作制御回路。
   

Images