JPH04373214A - 移相回路 - Google Patents
移相回路Info
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- JPH04373214A JPH04373214A JP3177554A JP17755491A JPH04373214A JP H04373214 A JPH04373214 A JP H04373214A JP 3177554 A JP3177554 A JP 3177554A JP 17755491 A JP17755491 A JP 17755491A JP H04373214 A JPH04373214 A JP H04373214A
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- JP
- Japan
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- signal
- phase
- adder
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- Pending
Links
- 230000010354 integration Effects 0.000 claims abstract description 16
- 230000010363 phase shift Effects 0.000 claims abstract description 11
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータが安
定なタイミングにサンプリングするためにディジタル的
な位相同期回路（ＰＬＬ）を利用して、基準信号と任意
の位相差を有する安定発振出力（クロック信号）を得る
移相回路に関する。
定なタイミングにサンプリングするためにディジタル的
な位相同期回路（ＰＬＬ）を利用して、基準信号と任意
の位相差を有する安定発振出力（クロック信号）を得る
移相回路に関する。
【０００２】
【従来の技術】従来、図２（Ｂ）に示すような、基準信
号（イ）に対してΔθの位相差を有する信号（ロ）を生
成するには同図（Ａ）に示す方法が一般的であった。即
ち、基準信号発振器２１の出力信号を遅延器２２で所要
の位相分遅延していた。
号（イ）に対してΔθの位相差を有する信号（ロ）を生
成するには同図（Ａ）に示す方法が一般的であった。即
ち、基準信号発振器２１の出力信号を遅延器２２で所要
の位相分遅延していた。
【０００３】
【発明が解決しようとする課題】図２（Ａ）に示す方法
は固定の遅延量を実現するには適しているが可変遅延と
することはできないという欠点があった。本発明は、か
かる欠点を改善し、位相差を任意に可変設定することが
できる移相回路を提供することを目的とする。
は固定の遅延量を実現するには適しているが可変遅延と
することはできないという欠点があった。本発明は、か
かる欠点を改善し、位相差を任意に可変設定することが
できる移相回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、基準信号と電
圧制御発振器の出力信号との位相を比較して両信号の位
相差をディジタル信号として出力する位相比較器と、該
ディジタル信号を所定係数乗する乗算器と、分岐した該
ディジタル信号を完全積分する完全積分回路と、該乗算
器よりの信号と該完全積分回路よりの信号とを加算する
加算器と、該加算器よりのディジタル信号をアナログ信
号に変換し、制御信号として出力するＤ／Ａ変換回路と
、該制御信号に基づき該基準信号と位相が同期した信号
を出力する該電圧制御発振器とからなる位相同期回路に
おいて、該位相比較器よりの上記ディジタル信号を入力
するとともに所定定数を別に入力して双方を加算し、該
加算した信号出力を該乗算器と該完全積分回路とに分岐
してそれぞれに入力する加算器を該位相同期回路に設け
た移相回路を提供するものである。
圧制御発振器の出力信号との位相を比較して両信号の位
相差をディジタル信号として出力する位相比較器と、該
ディジタル信号を所定係数乗する乗算器と、分岐した該
ディジタル信号を完全積分する完全積分回路と、該乗算
器よりの信号と該完全積分回路よりの信号とを加算する
加算器と、該加算器よりのディジタル信号をアナログ信
号に変換し、制御信号として出力するＤ／Ａ変換回路と
、該制御信号に基づき該基準信号と位相が同期した信号
を出力する該電圧制御発振器とからなる位相同期回路に
おいて、該位相比較器よりの上記ディジタル信号を入力
するとともに所定定数を別に入力して双方を加算し、該
加算した信号出力を該乗算器と該完全積分回路とに分岐
してそれぞれに入力する加算器を該位相同期回路に設け
た移相回路を提供するものである。
【０００５】
【作用】完全積分型ループフィルタをもつディジタル位
相同期回路（ＰＬＬ）の定常位相誤差が零であることを
利用することにより、位相差Δθを該ループフィルタに
定数として入力すると、電圧制御発振器（ＶＣＯ）の出
力は基準信号からΔθシフト（移相）したものとなる。 従って、該定数を可変することによりＶＣＯ出力を任意
にシフトすることができる。
相同期回路（ＰＬＬ）の定常位相誤差が零であることを
利用することにより、位相差Δθを該ループフィルタに
定数として入力すると、電圧制御発振器（ＶＣＯ）の出
力は基準信号からΔθシフト（移相）したものとなる。 従って、該定数を可変することによりＶＣＯ出力を任意
にシフトすることができる。
【０００６】
【実施例】以下、図面に基づいて本発明による移相回路
を説明する。図１は本発明による移相回路の一実施例を
示す要部ブロック図である。図において、１は基準信号
を発生する基準信号発振器、２は該基準信号と電圧制御
発振器１５の出力信号との位相を比較する位相比較器、
３は位相比較器２よりの位相差ディジタル信号（以下、
位相差信号）、４は移相量を定める入力定数、５は該位
相差信号３と該定数４とを加算する第１の加算器、６は
第１の加算器５よりの信号に所定の係数を乗する第１の
乗算器、７は第１の乗算器６よりの信号と完全積分回路
９よりの信号とを加算する第２の加算器、９は第２の乗
算器１０と第３の加算器１１と遅延器１２とからなる完
全積分回路、１０は第１の加算器５よりの信号に所定の
係数を乗する第２の乗算器、１１は第２の乗算器１０よ
りの信号と遅延器１２の出力信号とを加算する第３の加
算器、１２は第３の加算器よりの信号を所定時間遅延す
る遅延器、１３は第２の加算器７よりのディジタル信号
をアナログ信号に変換し、制御信号１４として出力する
Ｄ／Ａ変換器、１５は電圧制御発振器（以下、ＶＣＯ）
、１６は信号出力端子である。
を説明する。図１は本発明による移相回路の一実施例を
示す要部ブロック図である。図において、１は基準信号
を発生する基準信号発振器、２は該基準信号と電圧制御
発振器１５の出力信号との位相を比較する位相比較器、
３は位相比較器２よりの位相差ディジタル信号（以下、
位相差信号）、４は移相量を定める入力定数、５は該位
相差信号３と該定数４とを加算する第１の加算器、６は
第１の加算器５よりの信号に所定の係数を乗する第１の
乗算器、７は第１の乗算器６よりの信号と完全積分回路
９よりの信号とを加算する第２の加算器、９は第２の乗
算器１０と第３の加算器１１と遅延器１２とからなる完
全積分回路、１０は第１の加算器５よりの信号に所定の
係数を乗する第２の乗算器、１１は第２の乗算器１０よ
りの信号と遅延器１２の出力信号とを加算する第３の加
算器、１２は第３の加算器よりの信号を所定時間遅延す
る遅延器、１３は第２の加算器７よりのディジタル信号
をアナログ信号に変換し、制御信号１４として出力する
Ｄ／Ａ変換器、１５は電圧制御発振器（以下、ＶＣＯ）
、１６は信号出力端子である。
【０００７】次に、本発明の動作について説明する。図
１において、第１の加算器５および定数入力４の部分を
除外（位相差信号３を第１の乗算器６および第２の乗算
器１０に直接入力）した回路ブロックは従来より実施さ
れているディジタル位相同期回路（ＰＬＬ）である。以
下に、本位相同期回路の動作につき説明する。位相比較
器２は基準信号とＶＣＯ１５の出力信号との位相を比較
し、位相差信号３を出力する。該位相差信号３は第１の
乗算器で所定係数乗するとともに完全積分回路９に入力
する。該完全積分回路９に入力した該位相差信号３は第
２の乗算器で所定定数乗算後、該乗算出力と、該乗算出
力の第３の加算器１１を介した出力につき所定時間遅延
した遅延器１２の出力とを該第３の加算器１１で加算す
る。該第３の加算器１１の遅延加算は、基準信号のサン
プリング時のクロック信号により逐次繰り返す。該完全
積分回路９の出力と該第１の乗算器６とは第２の加算器
７で加算後、Ｄ／Ａ変換器１３へ入力し、アナログ化し
た制御信号１４を出力する。該制御信号によりＶＣＯは
位相制御され基準信号と位相の一致した信号を出力する
。本位相同期回路で位相差「０」を実現する上で重要な
役割を果たすものは完全積分回路９である。該完全積分
回路９のループ直流利得は該完全積分回路９における遅
延時間に対し十分長い時間では無限大となるため、本位
相同期回路としてのループ直流利得も無限大になる。従
って、ＶＣＯの出力信号１６は基準信号と周波数および
位相共に一致した状態で安定し、該位相比較器２の出力
は「０」となる。
１において、第１の加算器５および定数入力４の部分を
除外（位相差信号３を第１の乗算器６および第２の乗算
器１０に直接入力）した回路ブロックは従来より実施さ
れているディジタル位相同期回路（ＰＬＬ）である。以
下に、本位相同期回路の動作につき説明する。位相比較
器２は基準信号とＶＣＯ１５の出力信号との位相を比較
し、位相差信号３を出力する。該位相差信号３は第１の
乗算器で所定係数乗するとともに完全積分回路９に入力
する。該完全積分回路９に入力した該位相差信号３は第
２の乗算器で所定定数乗算後、該乗算出力と、該乗算出
力の第３の加算器１１を介した出力につき所定時間遅延
した遅延器１２の出力とを該第３の加算器１１で加算す
る。該第３の加算器１１の遅延加算は、基準信号のサン
プリング時のクロック信号により逐次繰り返す。該完全
積分回路９の出力と該第１の乗算器６とは第２の加算器
７で加算後、Ｄ／Ａ変換器１３へ入力し、アナログ化し
た制御信号１４を出力する。該制御信号によりＶＣＯは
位相制御され基準信号と位相の一致した信号を出力する
。本位相同期回路で位相差「０」を実現する上で重要な
役割を果たすものは完全積分回路９である。該完全積分
回路９のループ直流利得は該完全積分回路９における遅
延時間に対し十分長い時間では無限大となるため、本位
相同期回路としてのループ直流利得も無限大になる。従
って、ＶＣＯの出力信号１６は基準信号と周波数および
位相共に一致した状態で安定し、該位相比較器２の出力
は「０」となる。
【０００８】次に、本発明の本論につき説明する。上述
した位相同期回路に第１の加算器５を位相比較器２の出
力回路中に設けたものが図１である。該第１の加算器５
には位相比較器２よりの位相差信号３と前記定数とを入
力して双方加算する。該加算出力は第１の乗算器６と第
２の乗算器１０とへ分岐入力される。以降の各ブロック
の作用は上述に従う。該第１の加算器５における入力定
数を含めた形で図１における位相差を数式で表すと次の
ようになる。 α（ｒａｄ ）＝Δθ＋（ｆａ−ｆｂ
）／〔Ａ×（Ｋａ＋Ｋｂ）〕 （１）ここで、αは第
２の加算器７の出力端における全位相量、Δθは第１の
加算器５に入力する定数、ｆａは基準信号の発振周波数
、ｆｂはＶＣＯの発振周波数、Ａは第１の加算器５の出
力レベル、Ｋａは図１の符号８の部分の直流利得、Ｋｂ
は完全積分回路９の直流利得である。上記説明の如く、
完全積分回路９の直流利得は無限大であるので、（１）
式の右辺第２項は零になり（Ｋｂ無限大）、α（ｒａｄ
）＝Δθ （２） となる。つまり、ＶＣＯは基準信号からΔθの位相差を
有した信号を出力することになる。そして、Δθは任意
に設定できるので基準信号から任意の位相量シフトした
ＶＣＯ出力を発生することが可能になる。
した位相同期回路に第１の加算器５を位相比較器２の出
力回路中に設けたものが図１である。該第１の加算器５
には位相比較器２よりの位相差信号３と前記定数とを入
力して双方加算する。該加算出力は第１の乗算器６と第
２の乗算器１０とへ分岐入力される。以降の各ブロック
の作用は上述に従う。該第１の加算器５における入力定
数を含めた形で図１における位相差を数式で表すと次の
ようになる。 α（ｒａｄ ）＝Δθ＋（ｆａ−ｆｂ
）／〔Ａ×（Ｋａ＋Ｋｂ）〕 （１）ここで、αは第
２の加算器７の出力端における全位相量、Δθは第１の
加算器５に入力する定数、ｆａは基準信号の発振周波数
、ｆｂはＶＣＯの発振周波数、Ａは第１の加算器５の出
力レベル、Ｋａは図１の符号８の部分の直流利得、Ｋｂ
は完全積分回路９の直流利得である。上記説明の如く、
完全積分回路９の直流利得は無限大であるので、（１）
式の右辺第２項は零になり（Ｋｂ無限大）、α（ｒａｄ
）＝Δθ （２） となる。つまり、ＶＣＯは基準信号からΔθの位相差を
有した信号を出力することになる。そして、Δθは任意
に設定できるので基準信号から任意の位相量シフトした
ＶＣＯ出力を発生することが可能になる。
【０００９】
【発明の効果】以上説明したように本発明によれば、完
全積分回路を構成要素としたディジタル位相同期回路（
ＰＬＬ）に設けた加算器に外部より入力した位相量分だ
け基準信号より移相したＶＣＯ出力を得ることができる
ので、該ＶＣＯ出力をクロック信号とすることにより、
デイジタルデータが安定しているタイミッグにおいてサ
ンプリングすることが可能となる効果を呈する。
全積分回路を構成要素としたディジタル位相同期回路（
ＰＬＬ）に設けた加算器に外部より入力した位相量分だ
け基準信号より移相したＶＣＯ出力を得ることができる
ので、該ＶＣＯ出力をクロック信号とすることにより、
デイジタルデータが安定しているタイミッグにおいてサ
ンプリングすることが可能となる効果を呈する。
【図１】本発明による移相回路の一実施例を示す要部ブ
ロック図である。
ロック図である。
【図２】（Ａ）は従来の移相回路の一実施例を示す要部
ブロック図、（Ｂ）は位相相関図である。
ブロック図、（Ｂ）は位相相関図である。
１ 基準信号発振器
２ 位相比較器
３ 位相差ディジタル信号
４ 移相量を定める入力定数
５ 第１の加算器
６ 第１の乗算器
７ 第２の加算器
９ 完全積分回路
１０ 第２の乗算器
１１ 第３の加算器
１２ 遅延器
１３ Ｄ／Ａ変換器
１４ 制御信号
１５ 電圧制御発振器（ＶＣＯ）
１６ 信号出力端子
２１ 基準信号発振器
２２ 遅延器
Claims (1)
- 【請求項１】 基準信号と電圧制御発振器の出力信号
との位相を比較して両信号の位相差をディジタル信号と
して出力する位相比較器と、該ディジタル信号を所定係
数乗する乗算器と、分岐した該ディジタル信号を完全積
分する完全積分回路と、該乗算器よりの信号と該完全積
分回路よりの信号とを加算する加算器と、該加算器より
のディジタル信号をアナログ信号に変換し、制御信号と
して出力するＤ／Ａ変換回路と、該制御信号に基づき該
基準信号と位相が同期した信号を出力する該電圧制御発
振器とからなる位相同期回路において、該位相比較器よ
りの上記ディジタル信号を入力するとともに所定定数を
別に入力して双方を加算し、該加算した信号出力を該乗
算器と該完全積分回路とに分岐してそれぞれに入力する
加算器を該位相同期回路に設けたことを特徴とする移相
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177554A JPH04373214A (ja) | 1991-06-21 | 1991-06-21 | 移相回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177554A JPH04373214A (ja) | 1991-06-21 | 1991-06-21 | 移相回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373214A true JPH04373214A (ja) | 1992-12-25 |
Family
ID=16032989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177554A Pending JPH04373214A (ja) | 1991-06-21 | 1991-06-21 | 移相回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107306132A (zh) * | 2016-04-25 | 2017-10-31 | 精工爱普生株式会社 | 电路装置、振荡器、电子设备以及移动体 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177428A (ja) * | 1984-09-25 | 1986-04-21 | Sony Corp | サンプルクロツク信号発生器 |
| JPS63288590A (ja) * | 1987-05-21 | 1988-11-25 | Toshiba Corp | クロック位相制御回路 |
-
1991
- 1991-06-21 JP JP3177554A patent/JPH04373214A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177428A (ja) * | 1984-09-25 | 1986-04-21 | Sony Corp | サンプルクロツク信号発生器 |
| JPS63288590A (ja) * | 1987-05-21 | 1988-11-25 | Toshiba Corp | クロック位相制御回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107306132A (zh) * | 2016-04-25 | 2017-10-31 | 精工爱普生株式会社 | 电路装置、振荡器、电子设备以及移动体 |
| JP2017199947A (ja) * | 2016-04-25 | 2017-11-02 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| US10613234B2 (en) | 2016-04-25 | 2020-04-07 | Seiko Epson Corporation | Circuit device, oscillator, electronic apparatus, and vehicle |
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