JPH0448823A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数シンセサイザに関し、特に高安定のクロ
ック信号から、位相同期ループを用いることなく任意の
周波数の方形波信号を得ることのできる周波数シンセサ
イザに関する。

〔従来の技術〕

従来、この種の周波数シンセサイザとして第４図および
第５図に示すものがある。

第４図の周波数シンセサイザは、同図（ａ）のように、
クロック発生器１と演算器２とで構成される。１１は入
力端子、１２は出力端子である。

この構成では、同図（ｂ）にその出力波形を示すように
、演算器２は入クロックに同期して適当なタイミングで
出力レベル（１又は０）を切替える。

例えば、クロック周波数が１００ＭＨ２の時、出力周波
数を８ＭＨ２にするためには、同図（ｂ）に示すような
信号を演算器２は出力する。

また、第５図の周波数シンセサイザは同図（ａ）のよう
に、演算器２の後にＤ／Ａ変換器３と比較器５を接続し
ている。この構成では、同図（ｂ）にその出力波形を示
すように、演算器２はＤ／Ａ変換器３の出力信号が正弦
波に極力近くなるように機能する。そして、このＤ／Ａ
変換器３から出力されるアナログ信号を一定の閾値を持
った比較器５に加えることにより、目的の方形波信号を
得ることができる。

〔発明が解決しようとする課題〕

しかしながら、第４図に示した従来の周波数シンセサイ
ザでは、シンセサイザ出力信号におけるレベル変化点は
基準クロックに完全に同期しており、シンセサイザの出
力信号における時間分解能がクロック信号の１周期分の
時間に制限されている。このため、目的とする周波数信
号と基準クロック周波数とが整数比の関係にないときに
は、目的とする周波数信号、ここでは８ＭＨ２信号のレ
ベル変化点と基準クロックとのタイミングにずれが生じ
ることになる。このタイミングのずれ、すなわち位相ジ
ッタは、２５０　ｎ　ｓｅｅの周翔を持つ。

つまり、シンセサイザの出力信号は４ＭＨ２の位相変調
を受け、これが側波帯となったスペクトラム成分に現れ
る。

この現象は第５図のシンセサイザにおいても同様に生じ
ることになる。

このため、このようなジッタは、この種の周波数シンセ
サイザを通信機用シンセサイザとして使用する際に大き
な問題となっていた。

本発明の目的は上述したジッタを解消した周波数シンセ
サイザを提供することにある。

〔課題を解決するための手段〕

本発明の周波数シンセサイザは、一定周波数の基準クロ
ックを出力するクロック発生器と、この基準クロックに
同期した多ビットのディジタル信号を出力する演算器と
、この演算器が出力するディジタル信号をアナログ電圧
に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力電
圧を積分する積分器と、この積分器から入力される入力
信号を一定の閾値と比較し、入力信号が閾値を横切ると
きに出力信号を切り換える比較器と、この比較器の出力
信号の切り換え時にパルスを発生す乙パルス発生器とで
構成される。

この場合、Ｄ／Ａ変換器の出力が比較器における閾値を
横切るタイミングにより、基準クロックの周波数と得よ
うとする周波数とが整数比となるように積分器の時定数
を設定する。

〔作用〕

本発明によれば、Ｄ／Ａ変換器の出力を積分器により遅
延させて比較器に入力させているので、比較器において
入力信号が閾値を横切るタイミングの時間分解能を基準
クロックよりも細かくでき、得ようとする周波数を基準
クロックの周波数の整数比に設定し、ジッタを解消する
。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の周波数シンセサイザの一実施例を示す
ブロック図であり、ここでは基準クロック１００ＭＨ２
，出力周波数ｔ６ＭＨ２の周波数シンセサイザを示して
いる。

第１図において、１は一定周波数の基準クロック、ここ
では１００ＭＨ２の基準クロックを出力するクロツタ発
生器、２はこのクロック発生器１で発生されたに基準ク
ロックの周波数に同期した多ビット、ここでは１０ビツ
トのディジタル信号を出力する演算器、３はこの演算器
２が出力するディジタル信号をアナログ電圧に変換する
Ｄ／Ａ変換器、４はこのＤ／Ａ変換器３の出力電圧を積
分する積分器、５はこの積分器４から入力される入力信
号を一定の閾値と比較し、入力信号が閾値を横切るとき
に出力信号を切り換える比較器、６はこの比較器５の出
力信号の切り換え時にパルスを発生するパルス発生器で
ある。なお、１１は入力端子、１２は出力端子である。

この構成によれば、クロック発生器ｌから出力される基
準クロックは、演算器２において多ビットのディジタル
信号として出力され、かつＤ／Ａ変換器３においてディ
ジタル信号に対応するアナログ電圧として出力される。

そして、このＤ／Ａ変換器３の出力信号は積分器４を通
った後に比較器５に加えられ、比較器５において閾値と
比較され、この閾値との大小関係により切り換えられる
出力信号に同期してパルス発生器６からパルスが発生さ
れる。

このとき、Ｄ／Ａ変換器３の出力信号は積分器４を通っ
たときに遅延されるため、比較器５の閾値通過時刻は積
分器４により多少遅れることになり、この遅れ時間は積
分器４の時定数と通過前後の電圧により決定される。

今、説明を簡略化するため積分器４の伝達特性を第２図
のように定める。すなわち、同図（ａ）に示すステップ
状の入力信号が加えられた時、同図（ｂ）に示すように
、出力が安定するために２７　＝２０　ｎ　ｓｅｃの時
間を要し、その間は出力は時間に対しリニアに変化する
ものとする。そして、時刻ｔ１において、この積分器の
入力電圧が、Ｖｌ（負）からｖ！　（正）に変化したと
仮定する。比較器５の閾値電圧を０■とすると、積分器
の出力電圧がしきい値を横切る時刻ｔ０は、次式で表さ
れる。

Ｖｚ　　〜Ｖ。

これに、次の条件を代入する。

−３，０≦Ｖ＋　＜　　１．ＧＶ　（１０ｍＶステップ
）１．０≦ｖｚ　＜　３．ＯＶ　（１０ｍＶステップ）
Ｖｚ　　Ｖｌ　＝　４．ＯＶ この時、 ５０　ｎ　ｓｅｃ≦ｔｏ　　　ｔ＋＜１５０ｎｓｅｃ（
０，５ｎｓｅｃステツプ） が成立する。

つまり、積分器４に加える入力電力を適当な値にするこ
とにより、比較器５の出力電圧の変化時刻を非常に小さ
な時間ステップで制御することができる。このように第
（１）式から算出される各クロックステップのＤ／Ａコ
ンバータ出力電圧を次表に示す。この周波数関係では、
２５ステツプで１周期となる。

以上におけるクロック発生器１．Ｄ／Ａ変換器３、積分
器４．比較器５．およびパルス発生器６のそれぞれの出
力波形を第３図に示す。これから、時間分解能が基準ク
ロック周期の１／ｌＯとなっているので、ジッタも従来
より１／１０に軽減されることが判る。

表 クロックよりも細かくでき、従来の周波数シンセサイザ
に比較してジッタを著しく軽減することができる効果が
ある。

【図面の簡単な説明】

第１図は本発明の周波数シンセサイザの一実施例のブロ
ック図、第２図（ａ）および（ｂ）は積分器における入
力信号と出力信号の特性図、第３図は第１図の各部の出
力波形図、第４図（ａ）および（ｂ）は従来の周波数シ
ンセサイザの一例を示すブロック図および出力波形図、
第５図（ａ）および（ｂ）は従来の周波数シンセサイザ
の他の例を示すブロック図および出力波形図である。 １・・・クロック発生器、２・・・演算器、３・・・Ｄ
／Ａ変換器、４・・・積分器、５・・・比較器、６・・
・パルス発生器、１１・・・入力端子、１２・・・出力
端子。 〔発明の効果〕

Claims (1)

1. 【特許請求の範囲】 １、一定周波数の基準クロックを出力するクロック発生
   器と、この基準クロックに同期した多ビットのディジタ
   ル信号を出力する演算器と、この演算器が出力するディ
   ジタル信号をアナログ電圧に変換するＤ／Ａ変換器と、
   このＤ／Ａ変換器の出力電圧を積分する積分器と、この
   積分器から入力される入力信号を一定の閾値と比較し、
   入力信号が閾値を横切るときに出力信号を切り換える比
   較器と、この比較器の出力信号の切り換え時にパルスを
   発生するパルス発生器とを備えることを特徴とする周波
   数シンセサイザ。 ２、Ｄ／Ａ変換器の出力が比較器における閾値を横切る
   タイミングにより、基準クロックの周波数と得ようとす
   る周波数とが整数比となるように積分器の時定数を設定
   してなる特許請求の範囲第１項記載の周波数シンセサイ
   ザ。